CN212412047U

CN212412047U - 一种悬空管脚esd保护结构

Info

Publication number: CN212412047U
Application number: CN202021683924.3U
Authority: CN
Inventors: 马树永
Original assignee: Weixin Technology Shaoxing Co ltd
Current assignee: Weixin Technology Shaoxing Co ltd
Priority date: 2020-08-13
Filing date: 2020-08-13
Publication date: 2021-01-26
Anticipated expiration: 2030-08-13

Abstract

本实用新型公开了一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；所述芯片上设有若干IO PAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD上；本实用新型针对芯片IO PAD与封装管壳上的管脚数目不一致时造成部分悬空管脚的情况，在悬空管脚上构造管脚保护结构，利用IO PAD的ESD保护电路使得悬空的管脚也具备静电保护能力，防止悬空管脚出现静电造成ESD失效继而导致芯片失效的情况发生，实现整体芯片结构的高可靠性。

Description

一种悬空管脚ESD保护结构

技术领域

本实用新型涉及ESD电路技术领域，具体涉及一种悬空管脚ESD保护结构。

背景技术

集成电路内部为硅加工的芯片，外部为封装管壳，将芯片1封装在管壳2内部，形成集成电路，其芯片上有IO PAD(简称“IO”)，负责数据传输，管壳上有管脚，与芯片IO是类似的作用，因此通常通过金属线将对应的芯片IO PAD与封装管壳的管脚连接，实现芯片信号与外部的联通。

如图1所示，芯片1部分管脚1、管脚3、管脚4通过连接线3分别与IO1、2、3连接，而每个IO PAD上都有ESD保护结构，因此上述管脚1、3、4可以得到很好的ESD保护。但通常外部管脚数量和内部IO pad数量不是一一对应，如图就出现管脚2、管脚5、管脚6为悬空管脚。

集成电路的所有管脚在实际使用中，都存在静电(ESD)失效风险，因此所有的管脚需要通过ESD测试才能出厂销售。而传统技术中，悬空管脚因为没有实际功能，在芯片测试时，不会测试悬空管脚，因此在ESD测试时也会直接跳过，不测试悬空管脚；但悬空管脚也是外部管脚，也同样会面临与普通信号管脚一样的ESD环境，实际使用中也会被人体或者设备等触碰到，因此悬空管脚发生人体或者设备等触碰时，悬空管脚上也同样会出现静电，而一旦悬空管脚上累计了静电，就容易造成ESD失效，导致芯片失效。

有鉴于此，特提出本实用新型。

实用新型内容

针对现有技术中的缺陷，本实用新型提供一种悬空管脚ESD保护结构，提高芯片可靠性。

为实现上述目的，本申请的技术方案如下：

一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；所述芯片上设有若干IOPAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD或管壳地。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第一封装打线，各悬空管脚通过第一封装打线就近连接到芯片的IO PAD。

进一步的，上述的悬空管脚ESD保护结构中，多个悬空管脚通过第一封装打线连接到同一个所述芯片的IO PAD上。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第二封装打线，所述悬空管脚通过第二封装打线连接就近的管壳使用功能管脚。

进一步的，上述的悬空管脚ESD保护结构中，多个悬空管脚通过第二封装打线连接到同一管壳使用功能管脚。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第三封装打线，多个悬空管脚通过第三封装打线连接后，任意一个悬空管脚通过第三封装打线连接到芯片的IO PAD或管壳地。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括布置在所述芯片所在基板上的封装基板布线，多个悬空管脚通过封装基板布线连接至管壳使用功能管脚。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括在芯片上构造的冗余IO PAD，冗余IO PAD连接有所述ESD保护电路；所述管脚保护结构还包括第四封装打线，悬空管脚通过第四封装打线连接到芯片的冗余IO PAD。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述ESD保护电路包括一级保护电路和二级保护电路，其中一级保护电路包括串联在电源与地之间的第一反向二极管和第二反向二极管，所述IO PAD接入该两二极管的连接节点；二级保护电路包括设置在电源与地之间的第一MOS管与第二MOS管，两MOS管的连接节点通过一保护电阻接入所述IOPAD；

所述第一MOS管为GGNMOS管，第二MOS管为GDPMOS管；第一MOS管源端、栅端和衬底接地且漏端接第二MOS管的源端，第二MOS管的栅端、衬底以及漏端接电源端。

作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述ESD保护电路包括初级保护电路和次级保护电路，其中初级保护电路包括第三MOS管和第四MOS管，第三MOS管漏极接电源、源极接所述IO PAD、且栅极通过第一电阻接至电源，第四MOS管的源极接地、漏极接所述IO PAD、且栅极通过第二电阻接地；次级保护电路包括串联在电源与地之间的第三反向二极管和第四反向二极管，所述IO PAD接该两二极管的连接节点，该连接节点通过第三电阻接入所述芯片内部电路；

第三MOS管为PMOS管，第四MOS管为NMOS管。

本实用新型的有益效果体现在：

本实用新型提供的悬空管脚ESD保护结构中，针对芯片IO PAD与封装管壳上的功能管脚数目不一致时造成部分悬空管脚的情况，在悬空管脚上构造管脚保护结构，令悬空管脚通过封装打线就进连接到芯片IO PAD或已经接入芯片IO PAD的管壳功能管脚上，利用芯片IO PAD的ESD保护电路使得悬空的管脚也具备静电保护能力，防止在人体或者设备等触碰到悬空管脚而出现静电造成ESD失效继而导致芯片失效的情况发生，实现整体芯片结构的高可靠性。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1为现有技术中芯片的管脚示意图；

图2为本实用新型一实施例提供悬空管脚ESD保护结构的示意图；

图3为本实用新型另一实施例提供悬空管脚ESD保护结构的示意图；

图4为本实用新型另一实施例提供悬空管脚ESD保护结构的示意图；

图5为本实用新型另一实施例提供悬空管脚ESD保护结构的示意图；

图6为本实用新型另一实施例提供悬空管脚ESD保护结构的示意图；

图7为本实用新型另一实施例提供悬空管脚ESD保护结构的示意图；

图8为本实用新型一实施例提供的ESD保护电路原理图；

图9为本实用新型另一实施例提供的ESD保护电路原理图。

附图中，1-芯片，2-管壳；3-连接线；

100-芯片；101-管壳；102-IO PAD；103-管脚；104-悬空管脚；105-第一封装打线；106-第二封装打线；108-连接线；109-第三封装打线；110-第四封装打线；111-管壳地；112-封装基板布线；113-冗余IO PAD。

具体实施方式

下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本实用新型所属领域技术人员所理解的通常意义。

此外，术语“第一”、“第二”或相同术语的不同标号(如“VDD1”、“VDD2”)仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

实施例1

如图2所示，一种悬空管脚ESD保护结构，包括芯片100和封装芯片100的管壳101；所述芯片100上设有若干IO PAD 102，每个IO PAD 102均接入芯片100上的ESD保护电路；管壳101上设有与所述IO PAD 102数量不等的管脚103；其中管壳101上与所述若干IO PAD数量相等的一部分管脚103通过连接线108一一对应地连接所述若干IO PAD 102，形成使用功能管脚；管壳101上剩余另一部分为悬空管脚104，悬空管脚104上构造有管脚保护结构连接到就近的IO PAD 102。

芯片封装管壳上的若干功能管脚有时只需要用到一部分，即实现部分功能，剩余的部分管脚悬空；本实用新型中，封装管壳101上与芯片IO PAD连接的管脚作为使用功能管脚(即需要使用以实现功能的管脚)，可以得到芯片IO PAD的ESD保护，管壳其余悬空管脚(即实际不需要用到的功能管脚)通过构造保护结构，得到ESD保护能力。

具体的，本实用新型给出的一个实施例中，所述管脚保护结构若干第一封装打线105，各悬空管脚104分别通过第一封装打线105就近的连接到芯片的IO PAD 102上；同时允许多个悬空管脚104通过第一封装打线105连接到芯片上的同一个IO PAD上。

如图2所示的示例中，芯片100上具有三个IO PAD 102(简称“IO”)，即IO1、IO2、IO3；封装的管壳101上具有六个管脚103，即管脚1～管脚6；则其中的管脚1、管脚3和管脚4作为使用功能管脚通过连接线108分别连接IO1、IO2、IO3；剩余管脚2、管脚5和管脚6为悬空管脚，此时本实用新型构造的所述保护结构，通过第一封装打线105将各悬空管脚就近连接芯片的IO PAD，所以管脚2通过第一封装打线105连接IO1，管脚5和管脚6通过第一封装打线105连接IO3。这样由于芯片的每个IO PAD102都具有ESD保护电路，则连接到芯片的IO PAD的管壳的各管脚也就具有了ESD保护能力；芯片具体应用时只使用上述的管脚1、管脚3和管脚4(即使用功能管脚)接入外部电路，实现目标功能，故而达到悬空管脚静电保护的同时不影响实际芯片的应用，提高整体集成器件的可靠性。

其中连接线108为传统的芯片封装打线，材质与本实用新型中的第一封装打线相同，采用键合金线或键合银线；下述实施例中的各封装打线亦同。

实施例2

在该实施例中，悬空管脚ESD保护结构包括芯片100和封装芯片100的管壳101；所述芯片100上设有若干IO PAD 102，每个IO PAD均接入芯片100上的ESD保护电路；管壳101上设有与所述IO PAD 102数量不等的管脚103；其中管壳101上与所述若干IO PAD数量相等的一部分管脚103一一对应地连接所述若干IO PAD 102，形成使用功能管脚；管壳101上剩余另一部分为悬空管脚104，其中管壳101上与所述若干IO PAD数量相等的一部分管脚103通过连接线108一一对应地连接所述若干IO PAD 102，形成使用功能管脚；管壳101上剩余另一部分为悬空管脚104，悬空管脚104上构造有管脚保护结构连接到就近的IO PAD 102。

所述管脚保护结构若干第二封装打线106，所述悬空管脚104通过第二封装打线106连接就近的管壳使用功能管脚；并且允许多个悬空管脚104通过第二封装打线106分别连接到管壳的同一使用功能管脚上。

如图3所示的示例中，芯片100上具有三个IO PAD 102(简称“IO”)，即IO1、IO2、IO3；封装的管壳101上具有六个管脚103，即管脚1～管脚6；则其中的管脚1、管脚3和管脚4作为使用功能管脚分别连接IO1、IO2、IO3；剩余管脚2、管脚5和管脚6为悬空管脚，此时本实用新型构造的所述保护结构，通过第二封装打线106将各悬空管脚连接就近的使用功能管脚，所以管脚2通过第二封装打线106连接管脚1；管脚5和管脚6通过第二封装打线106连接管脚4。这样由于芯片每个IO PAD102都具有ESD保护电路，则连接到IO PAD的管壳上的各使用功能管脚也具有ESD保护能力，而使用功能管脚与悬空管脚连接，可以将悬空管脚104的静电通过共同连接的芯片IO PAD实现泄放；芯片具体应用时只使用上述的管脚1、管脚3和管脚4(即使用功能管脚)接入外部电路，实现目标功能，也能达到悬空管脚静电保护的同时不影响实际芯片的应用，提高整体集成器件的可靠性。

实施例3

所述管脚保护结构包括第三封装打线109，当管壳上有大量的悬空管脚时，而芯片的功能IO PAD很少，则多个悬空管脚104通过第三封装打线109连接，然后多个悬空管脚中的任意一个(一般选距离芯片IO PAD最近的一个悬空管脚)通过第三封装打线109连接到芯片的其中一个IO PAD。

如图4所示的示例中，芯片100上具有两个IO PAD 102(简称“IO”)，即IO1、IO3；封装的管壳101上具有六个管脚103，即管脚1～管脚6；则其中的管脚1和管脚6作为使用功能管脚分别连接IO1、IO3；剩余管脚2～管脚5为悬空管脚，此时本实用新型构造的所述保护结构，通过第三封装打线109将各悬空管脚连接起来，然后管脚2通过第三封装打线109连接芯片的IO1。这样借由芯片IO PAD具有ESD保护电路，连接到芯片该IO PAD的管壳悬空管脚也可以在有静电时从连接的芯片IO PAD实现泄放；芯片具体应用时只使用管壳管脚1、管脚6(即使用功能管脚)接入外部电路，实现目标功能，并且达到悬空管脚静电保护的同时不影响实际芯片的应用，提高整体集成器件的可靠性。

实施例4

与实施例3类似，当管壳上有大量的悬空管脚，而芯片的功能IO PAD很少，则所述管脚保护结构包括第三封装打线109，多个悬空管脚104通过第三封装打线109连接，然后多个悬空管脚中的任意一个(一般选距离管壳地最近的一个悬空管脚)通过第三封装打线109连接到管壳地111。

如图5所示的，芯片100上具有两个IO PAD 102(简称“IO”)，即IO1、IO3；封装的管壳101上具有六个管脚103，即管脚1～管脚6；则其中的管脚1和管脚6作为使用功能管脚分别连接IO1、IO3；剩余管脚2～管脚5为悬空管脚，此时本实用新型构造的所述保护结构，通过第三封装打线109将各悬空管脚连接起来，然后管脚2通过第三封装打线109连接管壳地111。管壳各悬空管脚连接后借由管壳地实现接地保护。

实施例5

与实施例3类似，当管壳上有大量的悬空管脚，而芯片的功能IO PAD很少，并且管壳内不适合用封装打线连接，则可以通过封装基板的布线(PCB布线)构造管壳保护结构：

则所述管脚保护结构包括布置在所述芯片所在基板(图中未标识)上的封装基板布线112，多个悬空管脚104通过封装基板布线112连接至管壳使用功能管脚。

如图6所示的，芯片100上具有两个IO PAD 102(简称“IO”)，即IO1、IO3；封装的管壳101上具有六个管脚103，即管脚1～管脚6；则其中的管脚1和管脚6作为使用功能管脚分别连接IO1、IO3；剩余管脚2～管脚5为悬空管脚，此时本实用新型构造的所述保护结构，通过封装基板布线112将各悬空管脚连接起来，然后就近的连接至管脚1；管壳各悬空管脚连接后借由管壳的管脚1接入芯片的IO1，悬空管脚也就具备了ESD保护能力。

实施例6

在该实施例中，悬空管脚ESD保护结构包括芯片100和封装芯片100的管壳101；所述芯片100上设有若干IO PAD 102，每个IO PAD均接入芯片100上的ESD保护电路；管壳101上设有与所述IO PAD 102数量不等的管脚103；其中管壳101上与所述若干IO PAD数量相等的一部分管脚103一一对应地连接所述若干IO PAD 102，形成使用功能管脚；则所述管脚保护结构包括在芯片上构造的冗余IO PAD 113，芯片的冗余IO PAD113连接有芯片上其他IOPAD相同的ESD保护电路；所述管脚保护结构还包括第四封装打线110，悬空管脚104通过第四封装打线110连接到芯片的冗余IO PAD 113。

如图7所示，该实施例适用于如果在芯片上的功能IO pad之间还有空余面积的情况，此时可以另外设计具有ESD保护电路的冗余IO PAD 113，将悬空管脚(即管脚2)通过第四封装打线110连接至冗余IO PAD 113，该冗冗余IO PAD 113的ESD电路可以采用传统的与其他功能IO一样的ESD结构，不在赘述。

因此，本实用新型提供的悬空管脚ESD保护结构中，针对芯片IO PAD与封装管壳上的功能管脚数目不一致时造成部分悬空管脚的情况，在悬空管脚上构造管脚保护结构，令悬空管脚通过封装打线就进连接到芯片IO PAD或已经接入芯片IO PAD的管壳功能管脚上，利用芯片IO PAD的ESD保护电路使得悬空的管脚也具备静电保护能力，防止在人体或者设备等触碰到悬空管脚而出现静电造成ESD失效继而导致芯片失效的情况发生，实现整体芯片结构的高可靠性。

实施例7

针对上述实施例1-6任一实施例，本实用新型给出了一个所述ESD保护电路的具体实现方式，如图8所示，即该保护电路包括一级保护电路和二级保护电路，其中一级保护电路包括串联在电源VDD与地VSS之间的第一反向二极管D1和第二反向二极管D2，所述IO PAD(图示为PAD)接入该两二极管的连接节点；二级保护电路包括设置在电源VDD与地VSS之间的第一MOS管M1与第二MOS管M2，两MOS管的连接节点通过一保护电阻R0接入所述IO PAD。

其中所述第一MOS管M1为GGNMOS管，第二MOS管M2为GDPMOS管；第一MOS管M1源端、栅端和衬底接地VSS且其漏端接第二MOS管M2的源端，第二MOS管M2的栅端、衬底以及漏端接电源端VDD；该保护电路设置在每一IO PAD和芯片内部电路(即内核)之间。该实施例中的ESD保护电路利用GGNMOS管、GDPMOS管的寄生三极管，可以在IO PAD上产生静电(聚集大量正电荷或负电荷)时对应导通，快速泄放；以GGNMOS管为例，IO PAD上聚集大量正电荷时该mos管导通，寄生三极管能使正电荷快速泄放到地，继而保护芯片的内部电路。

实施例8

在另一具体实施例中，针对上述实施例1-6任一实施例，本实用新型给出了另一个所述ESD保护电路的具体实现方式，如图9所示，即该保护电路初级保护电路和次级保护电路，其中初级保护电路包括第三MOS管M3和第四MOS管M4，第三MOS管为PMOS管，第四MOS管为NMOS管；第三MOS管M3漏极接电源、源极接所述IO PAD、且其栅极通过第一电阻R1接至电源VDD；第四MOS管M4的源极接地、漏极接所述IO PAD(图示为PAD)、且其栅极通过第二电阻R2接地；次级保护电路包括串联在电源VDD与地VSS之间的第三反向二极管D3和第四反向二极管D4，所述IO PAD接该两二极管的连接节点，该连接节点通过作为限流电阻的第三电阻R3接入所述芯片内部电路(即芯片内核)。

本实施例中，如果发生IO PAD到地VSS的负向放电时，第四MOS管M4正向导通形成放电通路，起到ESD保护作用；在栅极加电阻R2的目的是为了提供一条通过第四MOS管M4漏、栅寄生电容和电阻R2到VSS的放电通路，增强ESD防护能力。如果发生IO PAD到电源VDD之间的正向静电放电，第三MOS管正向导通形成放电通路，起到ESD保护作用；同理，电阻R1的作用也是增强IO PAD到电源VDD的放电能力。次级保护电路可以用于若发生所述正向静电放电，增加一条到电源泄放正电荷的泄放通路(经过二极管D3)实现；若发生所述负向静电放电，则增加一条到地泄放负电荷的泄放通路(经过二极管D4)实现。两级静电保护，使得ESD电路的抗静电能力得到极大提高。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims

1.一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；其特征在于：所述芯片上设有若干IO PAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD或管壳地。

2.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第一封装打线，各悬空管脚通过第一封装打线就近连接到芯片的IO PAD。

3.根据权利要求2所述的悬空管脚ESD保护结构，其特征在于：多个悬空管脚通过第一封装打线连接到同一个所述芯片的IO PAD上。

4.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第二封装打线，所述悬空管脚通过第二封装打线连接就近的管壳使用功能管脚。

5.根据权利要求4所述的悬空管脚ESD保护结构，其特征在于：多个悬空管脚通过第二封装打线连接到同一管壳使用功能管脚。

6.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第三封装打线，多个悬空管脚通过第三封装打线连接后，任意一个悬空管脚通过第三封装打线连接到芯片的IO PAD或管壳地。

7.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括布置在所述芯片所在基板上的封装基板布线，多个悬空管脚通过封装基板布线连接至管壳使用功能管脚。

8.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括在芯片上构造的冗余IO PAD，冗余IO PAD连接有所述ESD保护电路；所述管脚保护结构还包括第四封装打线，悬空管脚通过第四封装打线连接到芯片的冗余IO PAD。

9.根据权利要求1-8任一项所述的悬空管脚ESD保护结构，其特征在于：所述ESD保护电路包括一级保护电路和二级保护电路，其中一级保护电路包括串联在电源与地之间的第一反向二极管和第二反向二极管，所述IO PAD接入该两二极管的连接节点；二级保护电路包括设置在电源与地之间的第一MOS管与第二MOS管，两MOS管的连接节点通过一保护电阻接入所述IO PAD；

10.根据权利要求1-8任一项所述的悬空管脚ESD保护结构，其特征在于：所述ESD保护电路包括初级保护电路和次级保护电路，其中初级保护电路包括第三MOS管和第四MOS管，第三MOS管漏极接电源、源极接所述IO PAD、且栅极通过第一电阻接至电源，第四MOS管的源极接地、漏极接所述IO PAD、且栅极通过第二电阻接地；次级保护电路包括串联在电源与地之间的第三反向二极管和第四反向二极管，所述IO PAD接该两二极管的连接节点，该连接节点通过第三电阻接入所述芯片内部电路；

第三MOS管为PMOS管，第四MOS管为NMOS管。