TWI381518B - 具有一電源切斷電晶體之半導體裝置 - Google Patents

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Description

具有一電源切斷電晶體之半導體裝置
本發明係關於一種具有一電源切斷電晶體之半導體裝置，該電源切斷電晶體經調適用以控制一源極或參考電壓至一邏輯電路的供應或中斷，該電源切斷電晶體係形成於與該邏輯電路之一邏輯電晶體相同的半導體基板中。
近幾年可見由於半導體裝置製造之晶圓製程(在下文中簡單稱為「製程」)所需的較小最小尺寸，使得在關斷狀態中之電晶體漏電流增大。這已推升由漏電流引起的無用電力消耗在半導體積體電路(晶片)之總電力消耗中的百分比。今天，此百分比已增長到不再可忽略的位準。
電源閘控被用作為一種減少無用電力消耗之方法。電源閘控亦係名為多臨限值式互補金屬氧化物半導體(multi-threshold complementary metal oxide semiconductor；MTCMOS)之熟知電路技術。
藉由與經調適用以供應一電源電流至一邏輯電路之一路徑串聯地插入具有一高臨限值電壓之一電晶體(電源切斷電晶體)而使用電源閘控。在當該邏輯電路可被撤銷啟動之一時段期間關閉該電源切斷電晶體。此截止了該電源電流供應路徑，因而確保漏電流的減少。
然而，以上需要兩種不同類型之電晶體，也就是，在相同半導體基板上形成該邏輯電路之一邏輯電晶體及具有一高臨限值電壓之一電源切斷電晶體，因而導致較高製程成本。
為將成本降低到可能的程度，必須增強邏輯電晶體與電源切斷電晶體之間的製程之相似性(通用性)。
為達成此任務，必須在可能之程度上對於不同製程使用相同結構及製造條件參數，也就是，必須在一單一步驟中製造兩種類型之電晶體的一較高百分比。例如，僅藉由控制通道濃度來改變臨限值電壓。該兩種電晶體之其他參數保持相同。在該兩種電晶體之間該等參數中相同的係引入到源極及汲極區域之雜質類型及濃度、閘極絕緣膜之材料及厚度，及閘極電極之材料及厚度。
然而，下列缺點係起因於為達成介於兩個製程之間的一較高位準通用性。
也就是，該兩種電晶體除了通道濃度具有幾乎相同之電壓電阻外幾乎相同。因此，該兩種電晶體在閘極控制電壓之上限中具有相同的限制。
在此，該邏輯電晶體之臨限值電壓被設定相對小。因此，該閘極控制電壓相對小(舉例來說，大約1.2V)。
附帶言之，通常根據邏輯電晶體來決定製程，以便達到該邏輯電路之希望速度。邏輯電晶體在數量上顯著為大量，且電路特徵取決於該等電晶體。因此，在與閘極控制電壓相對低(大約1.2V)的邏輯電晶體相同的製程中製造臨限值電壓高的電源切斷電晶體導致一大接通電阻。此引起在經調適用以在操作中供電至該邏輯電路之路徑中的一較高串聯電阻，因而導致供應至該邏輯電路之電源電壓的較低有效振幅(介於電源電壓與參考電壓之間的差異)。此導致該邏輯電路之一較低速度。此外，必須增大該電源切斷電晶體尺寸(所謂的閘極寬度)以減少該串聯電阻。然而在此情況下，整體電路面積將增加，因而導致可歸因於與製程無關之一原因的成本增加。
如上所述，為了使用電源閘控，發展陷入了僵局。也就是，增強製程之通用性以降低成本導致邏輯電路之一較低速度。或者，由於電路面積增加而引起成本增加，電路面積的增加係與製程無關之一原因。
本發明之目的旨在解決介於成本增加與對使用電源閘控造成困難之效能降級之間的權衡問題。
根據本發明實施例之一種半導體裝置包含：一第一傳導性類型之一半導體基板；及在該半導體基板中形成為彼此隔開的該第一傳導性類型之第一井及第二井。一邏輯電路部件之一電晶體係形成在該第一井中。一電源切斷電晶體係形成在該第二井中。該電源切斷電晶體被連接至一電源電流路徑，該電源切斷電晶體經調適用以驅動該邏輯電路部件。該電源切斷電晶體回應於一輸入控制信號而關閉，以便電切斷該路徑。一屏蔽部件係形成在該第一井與該第二井之間以屏蔽在該半導體基板中之電位干擾。兩個基板區域受到該屏蔽部件屏蔽以防電位干擾，在該第二井之一側上的一基板區域具有形成在該基板區域中的一基板接觸區域。該基板接觸區域被用以提供一基板偏壓至該電源切斷電晶體。
此處，術語「屏蔽」不表述絕對無電位干擾，而是電位干擾被充分抑制而致使操作期間供應之電位確保適當操作。
在本發明之實施例中，該屏蔽部件應較佳地包含兩個P-N接面。該兩個P-N接面係藉由引入與該半導體基板相反的一第二傳導性類型之井而形成。該相反傳導性類型井包圍除了基板前表面以外之該第一井。在定向上互相相反的該等P-N接面被形成為一者係介於該相反傳導性類型井與該第一井之間，另一者係介於該相反傳導性類型井與該半導體基板之間。
在本發明之實施例中，該基板接觸區域應較佳地係該第一傳導性類型。均為該第一傳導性類型的該基板接觸區域及該第二井兩者應較佳地係藉由同樣為第一傳導性類型之一半導體基板區域連接在一起。
在本發明之實施例中，當該半導體基板之一電晶體形成區域在平面圖中可見時，該基板接觸區域應較佳地被提供在一電路形成區域周圍。該電路形成區域應較佳地包含：該邏輯電路之一形成區域；及與該邏輯電路形成區域接觸的該電源切斷電晶體之一形成區域。
在本發明之實施例中，一邏輯電晶體應較佳地形成在該第一井中。該邏輯電晶體及該電源切斷電晶體應較佳地被結構化以使該邏輯電晶體及該電源切斷電晶體之臨限值電壓相同。
該邏輯電晶體及該電源切斷電晶體之源極及汲極區域應較佳地經形成具有一第二傳導性類型半導體區域，該第二傳導性類型半導體區域包含相同濃度相同類型之雜質。提供在該等源極與汲極區域之間的一第一傳導性類型井區域應較佳地包含相同濃度相同類型之雜質。形成在該井區域之一閘極絕緣薄膜應較佳地用相同材料製成且具有相同厚度。提供在該閘極絕緣薄膜上之一閘極電極應較佳地由相同材料製成。此外，該閘極電極在該等源極與汲極區域彼此隔開之方向上尺寸相等。
在本發明之實施例中，該基板接觸區域應較佳地形成在電晶體形成在其上之其前表面之相反側的該半導體基板之後表面。
或者，該基板接觸區域應較佳地形成在該半導體基板之側表面，該基板接觸區域接觸於該等電晶體形成在其上之該前表面及該後表面兩者。
本發明之實施例解決成本增加與對使用電源閘控造成困難之效能降級之間的權衡問題。
下文將參考附圖描述本發明之較佳實施例。
<<第一實施例>>
圖1說明根據一第一實施例之一半導體積體電路的一結構截面圖。圖2說明根據該第一實施例之該半導體積體電路之一部份平面布局圖。術語「半導體積體電路」指的是半導體裝置之晶片部件。因此，該半導體裝置係以裸晶片或封裝的形式被供應。
該第一實施例之一特性為在具有經調適用以切斷電源供應路徑之一電晶體的半導體裝置之邏輯電路部件中提供一深N井(在下文中稱為該電源切斷電晶體)。
在圖1中所說明之一半導體積體電路1-1具有例如一P型矽晶圓作為一P型半導體基板。該P型半導體基板將在下文中稱為一P型基板(PSUB)2。
該P型基板2的主要表面之一者被稱為電晶體形成表面(或基板前表面)。另一主要表面被稱為後表面。
當從該基板之前表面看時，例如，如在圖2中所說明，經調適用以達成一給定功能的一電路形成區域1C包含一邏輯電路形成區域1A及電源閘極區域(PGR)1B。該電源閘極區域1B經提供而與該邏輯電路形成區域1A接觸。該電源閘極區域1B包含一電源切斷電晶體PGT，電源切斷電晶體PGT經調適用以切斷至該邏輯電路之該電源供應路徑。
應注意，在圖2中介於該邏輯電路形成區域1A與電源閘極區域1B之間的布局關係不限制於本圖中所說明的。或者，該電源閘極區域1B可被布局為垂直地伸長。再或者，可布局複數個不規則絕緣電源閘極區域1B。
圖1說明該邏輯電路形成區域1A及電源閘極區域1B的部件。
如圖1所說明，一N型井(N井)3係形成在P型基板2之基板前表面。該N井3包含一N井部件(下文中稱為深N井)3A及淺N井3B。該深N井3A係形成在離該基板前表面之一深位置。該淺N井3B係形成在該深N井3A上至該基板前表面。
一般而言，通常在一類比電路形成區域(圖中未繪示)中提供一深N井，以提供來自該P型基板之減少雜訊傳播。
在實施例中，在該邏輯電路形成區域1A中提供該深N井3A。由該淺N井3B及深N井3A所製成的該N井3係相當於相反傳導性類型井之一實例。
一P型井(下文中稱為第一P井)4係形成在該N井3中。該第一P井4被該相反傳導性類型井(即，N井3)包圍，惟在基板前表面除外。
不同於具有上述井結構之該邏輯電路形成區域1A，無任何相反傳導性井被形成在該電源閘極區域1B中。因此，一P型井(下文中稱為第二P井)5直接形成在該P型基板2之該基板前表面上。
該第二P井5可形成為與該第一P井4分開。然而，該兩個井應較佳地同時形成以減少製程成本。在該同時形成中，對於該兩個井(第一P井4與第二P井5)，井中P型雜質類型及沿深度之濃度分佈幾乎相同。
如上所述形成之該第一P井4與該第二P井5之間的區域藉由該「屏蔽部件」屏蔽電位干擾。在本實施例中，術語「屏蔽」不是指絕對無電位干擾，而是電位干擾被充分抑制而致使操作期間供應之電位確保適當操作。
更明確言之，該「屏蔽部件」係藉由形成該N井3被引入的。為方便理解，如圖1中二極體符號所指示，形成兩個P-N接面，也就是，介於第一P井4與N井3之間之一P-N接面(PN1)，及介於N井3與P型基板2之間的另一接面(PN2)。因為該兩個接面形成方向相反之二極體，該兩個P-N接面有效地屏蔽電位干擾。也就是，本實施例之該「屏蔽部件」包含此兩個P-N接面。
一N型邏輯電晶體LTn係形成在該第一P井4中。一P型邏輯電晶體LTp係形成在該淺N井3B中。
該N型邏輯電晶體LTn包含一N型源極區域6S、N型汲極區域6D、閘極絕緣薄膜Fn及閘極電極Gn。該N型源極區域6S及N型汲極區域6D係互相隔開的。該閘極絕緣薄膜Fn及閘極電極Gn係形成在介於該源極區域6S與汲極區域6D之間的一P井區域上。
儘管傳導性類型相反，該P型邏輯電晶體LTp亦包含一源極區域8S、汲極區域8D、閘極絕緣薄膜Fp及閘極電極Gp。
另一方面，該N型電源切斷電晶體PGT係形成在該第二P井5中。
電源切斷電晶體PGT包含一N型源極區域10S、N型汲極區域10D、閘極絕緣薄膜Fg及閘極電極Gg。該N型源極區域10S及N型汲極區域10D係互相隔開的。該閘極絕緣薄膜Fg及閘極電極Gg係形成在介於該源極區域10S與汲極區域10D之間的一P井區域上。
在此，該N型邏輯電晶體LTn及該電源切斷電晶體PGT在結構及製程參數上基本相同，因為該兩個電晶體係同時形成的。
因此，該N型邏輯電晶體LTn及該電源切斷電晶體PGT在源極與汲極雜質類型與濃度、通道雜質類型與濃度、閘極絕緣薄膜材料與厚度以及閘極電極材料與厚度上相同。自然地，儘管該兩個電晶體在上述特徵中被認為係相同的，但有一些變動。然而在本發明之實施例中，術語「相同的」假定了一定程度的變動且意謂不提供有意的差異。
如圖1所說明，例如，該等電晶體藉由一未繪示之上伏配線而被連接在一起。如圖1所示之實例，該P型邏輯電晶體LTp、N型邏輯電晶體LTn及電源切斷電晶體PGT係以此順序被一起串聯連接在電源電壓VDD與參考電壓VSS(舉例來說，接地電壓GND)的供應線之間。該兩個邏輯電晶體具有例如經一起連接之閘極，此形成一反相器。該電源切斷電晶體PGT被連接在該N型邏輯電晶體LTn的源極與該參考電壓VSS之間。因而，該電源切斷電晶體PGT被插入在至構成邏輯電路之閘極電路的電源電流供應路徑中，因此控制至該邏輯電路的電源供應。自一未繪示之控制電路供應一閘極信號至該電源切斷電晶體PGT。
本實施例之特性之一者係一基板接觸區域11係提供在該第二P井5之一側。該第二P井5係藉由該屏蔽部件(兩個P-N接面)分離之該兩個基板區域之一者，也就是，該第一P井4及另外基板區域。該基板接觸區域11係一P型雜質區域，自外部供應一基板偏壓電壓VBB給該基板接觸區域11。
基板偏壓電壓VBB在形成在該第二P井5中之該電源切斷電晶體PGT之該通道區域充當一反向偏壓。此原因在於該屏蔽部件對基板偏壓電壓VBB無影響，因為儘管有所變動，該基板偏壓電壓VBB之供應路徑係全部用一P型半導體所形成。另一方面，該基板偏壓電壓VBB並不用作該N型邏輯電晶體LTn之一反向偏壓，因為該電壓被該屏蔽部件所封鎖。
該電源切斷電晶體PGT之該臨限值電壓可根據該基板偏壓電壓VBB之量值而改變。通常地，當該基板偏壓電壓VBB經降低低於該參考電壓VSS時，該電源切斷電晶體PGT之該臨限值電壓上升。因此，當該邏輯電路不作用時，隨著例如提供至該電源切斷電晶體PGT之該閘極電壓保持恆定而使有效臨限值電壓上升。此提供了減少之漏電流。此外，因為該臨限值電壓上升，所以該電源切斷電晶體PGT之接通電阻對於相同閘極電壓如同對於該邏輯電晶體一樣下降相等的量。此提供了與較小接通電阻成比例之供應至該邏輯電路之該電源電壓之較大有效振幅，因而對該邏輯電路之升高的操作速度有貢獻。
另一方面，由於升高的操作速度，該電源切斷電晶體PGT在尺寸上將不增大。更正確地，一足夠高操作速度允許可容許的誤差以減小尺寸。此節省用於基板及組件之材料且確保較高的良率及降低的成本。
如圖2所說明，該基板接觸區域11應較佳地提供在電路形成區域1C外部。假使該基板偏壓電壓VBB之供應線經過電源閘極區域1B，相對於當該基板接觸區域係提供在電源閘極區域1B中，此對該電源閘極區域1B提供一顯著較小區域。因此，在此態樣中，亦可顯著減小成本。
將在下文描述之一第二且接替的實施例對應於該第一實施例之修改。因此，如同上文所述之組件藉由相似元件符號表示，且其等組件的描述將被省略或簡化。
<<第二實施例>>
圖3說明根據一第二實施例之一半導體積體電路之結構截面圖。
在本實施例中，一基板接觸區域11A係提供在基板後表面。任意數目(一個或多個)個終端可被連接至基板接觸區域11A。
在晶片(半導體積體電路1-2)裝配期間，該晶片可經由一傳導膏被晶粒黏合至該晶粒墊。在此情況下，該晶粒墊被連接至用於該基板偏壓電壓VBB之外部終端(封裝終端)，而不是用於該接地電壓GND之外部終端。僅自該晶片表面透過線接合而連接正常參考電壓VSS。
此外，在三維IC的情況下，一第二晶片可被電接合或機械接合在第一晶片之頂部。在此情況下，該第二晶片之該後表面被接合至圖案，經調適用以施加該基板偏壓電壓VBB，其係形成在該第一晶片之前表面上。此容許準備供應基板偏壓至該第二晶片，而不需要任何複雜路徑，諸如導通孔。
此外，可節省前表面之面積，提供一實質上較小晶片尺寸。此容許了基板及其他材料成本的節省且對與該較小晶片尺寸成比例之改良的良率有貢獻，因而對降低成本有貢獻。
<<第三實施例>>
圖4說明根據一第三實施例之一半導體積體電路之一結構截面圖。
在本實施例中，一基板接觸區域11C係提供在該基板側表面上。任意數目(一個或多個)個終端可被連接至基板接觸區域11C。
在一晶圓切割成一晶片(半導體積體電路1-3)前，從後面蝕刻切割道之部份，致使側表面被暴露。接著，一P型區域(基板接觸區域11C)及電極被形成在該側表面上。沿該切割道切割該晶圓形成該半導體積體電路1-3，其在側表面具有該基板接觸區域11C。
如同該第二實施例，本實施例亦容許節省前表面面積，提供一實質上較小晶片尺寸。此容許節省基板及其他材料成本且對改良與該較小晶片尺寸成比例之良率有貢獻，因而對降低成本有貢獻。此外，該晶片側表面可被有效率地使用在三維IC中，因而節省用於該基板偏壓電壓VBB之配線資源。假設該半導體積體電路1-3在該三維IC中係一中間晶片，可經由該側表面容易地連接該半導體積體電路1-3至具有一後表面連接結構(圖3)之上部晶片及具有一前表面連接結構(圖1)之下部晶片。
<<第四實施例>>
圖5說明根據一第四實施例之一半導體積體電路之一結構截面圖。
在本實施例中，該基板接觸區域11C提供在該基板側表面。任意數目(一個或多個)個終端可被連接至基板接觸區域11C。
然而應注意，一半導體積體電路1-4具有一所謂的SOI結構。該半導體積體電路1-4包含一半導體層(SOI層)，其被提供在形成在該P型基板2上之一基板隔離絕緣層20之頂部上。一元件隔離絕緣層21係用該SOI層中之一絕緣材料而形成。該元件隔離絕緣層21經形成致使沿其厚度切割通過該SOI層。此將SOI層分離成為該邏輯電路形成區域1A及電源閘極區域1B。
在此情況下，如同另一實施例，該基板接觸區域11可被形成在該第二P井5外面之該SOI層中。然而，該基板接觸區域11亦可被形成在該第二P井5之內部，如圖5中所說明。
或者，該基板接觸區域11C可形成在該第二P井5被暴露處的該側表面上。
應注意，第一至第四實施例之任一者之修改係可能的，其中所有傳導性類型及雜質傳導性類型為顛倒的且其中該電源切斷電晶體PGT被連接在該電源電壓VDD與該P型邏輯電晶體LTp的源極之間。
如上所述，該第一至第四實施例抑制操作速度的降級而同時容許避免因為在電源閘控執行中之額外製程步驟產生之成本的升高。
在一般電源閘控中，製造具有不同臨限值電壓之兩種類型之電晶體。相比之下，本發明之實施例僅運用一種類型之電晶體。電晶體臨限值電壓通常由於例如製程變動而改變。然而，可藉由調整該基板電位(基板偏壓電壓)，致使該電位在該電晶體通道起作用，而改變該臨限值電壓。在一N通道電晶體中，可藉由改變直接在該電晶體下方之該P井之電位至一負位準而升高該臨限值電壓。使用此特性，被插入以切斷該電源供應路徑之該電晶體之該臨限值電壓被增加，因而在一關斷狀態提供降低的漏電流。
該第一及第四實施例特定經由該P型基板2供應一反向閘極偏壓。此在該電源切斷電晶體PGT形成區域中提供一降低金屬線區域。
該第二實施例從該基板後表面供應一反向閘極偏壓。此提供直接連接至該P井的終端之一減少面積。
該第三實施例從該基板側表面供應一反向閘極偏壓。此提供直接連接至該P井的終端之一減少面積。此外，本實施例提供解決在三維封裝中對前表面及後表面連接能力限制之一有效方法。
本申請案包含在2008年6月11日向日本專利局申請的日本優先權專利申請案JP 2008-153083之相關標的，該案全部內容以引用的方式併入本文中。
熟悉此項技術者應瞭解各種修改、組合、次組合及替代可取決於設計需求及其他因素在申請專利範圍或其相等物之範圍內發生。
1-1．．．半導體積體電路
1-2．．．半導體積體電路
1-3．．．半導體積體電路
1-4．．．半導體積體電路
1A．．．邏輯電路形成區域
1B．．．電源閘極區域(PGR)
1C．．．電路形成區域
2．．．P型基板(PSUB)
3．．．N井
3A．．．深N井
3B．．．淺N井
4．．．第一P井
5．．．第二P井
6D．．．N型汲極區域
6S．．．N型源極區
8D．．．汲極區域
8S．．．源極區域
10D．．．N型汲極區域
10S．．．N型源極區域
11．．．基板接觸區域
11A．．．基板接觸區域
11C．．．基板接觸區域
Fg．．．閘極絕緣薄膜
Fn．．．閘極絕緣薄膜
Fp．．．閘極絕緣薄膜
Gg．．．閘極電極
Gn．．．閘極電極
GND．．．接地電壓
Gp．．．閘極電極
LTn．．．N型邏輯電晶體
LTp．．．P型邏輯電晶體
PGT．．．電源切斷電晶體
PN1．．．P-N接面
PN2．．．P-N接面
VBB．．．基板偏壓電壓
VDD．．．電源電壓
VSS．．．參考電壓
圖1係根據一第一實施例之一半導體積體電路之一結構截面圖；
圖2係根據該第一實施例之該半導體積體電路之一部份平面布局圖；
圖3係根據一第二實施例之一半導體積體電路之一結構截面圖；
圖4係根據一第三實施例之一半導體積體電路之一結構截面圖；及
圖5係根據一第四實施例之一半導體積體電路之一結構截面圖。
1-1．．．半導體積體電路
1A．．．邏輯電路形成區域
1B．．．電源閘極區域(PGR)
2．．．P型基板(PSUB)
3．．．N井
4．．．第一P井
5．．．第二P井
6D．．．N型汲極區域
6S．．．N型源極區域
8D．．．汲極區域
8S．．．源極區域
10D．．．N型汲極區域
10S．．．N型源極區域
11．．．基板接觸區域
Fg．．．閘極絕緣薄膜
Fn．．．閘極絕緣薄膜
Fp．．．閘極絕緣薄膜
Gg．．．閘極電極
Gn．．．閘極電極
Gp．．．閘極電極
LTn．．．N型邏輯電晶體
LTp．．．P型邏輯電晶體
PGT．．．電源切斷電晶體
PN1．．．P-N接面
PN2．．．P-N接面
VBB．．．基板偏壓電壓
VDD．．．電源電壓
VSS．．．參考電壓

Claims (8)

  1. 一種具有一電源切斷電晶體之半導體裝置，其包括：一第一傳導性類型之一半導體基板；及在該半導體基板中形成為彼此隔開的該第一傳導性類型之第一井及第二井，其中一邏輯電路部件之一電晶體係形成在該第一井中，一電源切斷電晶體係形成在該第二井中，該電源切斷電晶體連接至一電源電流路徑，該電源切斷電晶體經調適用以驅動該邏輯電路部件且回應於一輸入控制信號而關閉，以便電切斷該路徑，一屏蔽部件係形成在該第一井與該第二井之間以屏蔽在該半導體基板中之電位干擾，及兩個基板區域受到該屏蔽部件屏蔽以防電位干擾，在該第二井之一側上的一基板區域具有形成在該基板區域中的一基板接觸區域，該基板接觸區域被用以提供一基板偏壓至該電源切斷電晶體。
  2. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中該屏蔽部件包含：兩個P-N接面，該兩個P-N接面係藉由引入與該半導體基板相反的一第二傳導性類型之井而形成，該相反傳導性類型井包圍除了基板前表面以外之該第一井，在定向上互相相反的該等P-N接面被形成為一者係介於該相反傳導性類型井與該第一井之間，而另一者係介於該相反傳導性類型井與該半導體基板之間。
  3. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中該基板接觸區域係屬於該第一傳導性類型，且均屬於該第一傳導性類型的該基板接觸區域及該第二井兩者係藉由同樣為第一傳導性類型之一半導體基板區域連接在一起。
  4. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中當該半導體基板之一電晶體形成區域在平面圖中可見時，該基板接觸區域被提供在一電路形成區域周圍，該電路形成區域包含該邏輯電路之一形成區域，及與該邏輯電路形成區域接觸的該電源切斷電晶體之一形成區域。
  5. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中一邏輯電晶體係形成在該第一井中，且該邏輯電晶體及該電源切斷電晶體係被結構化以使該邏輯電晶體及該電源切斷電晶體之臨限值電壓相同。
  6. 如請求項5之具有一電源切斷電晶體之半導體裝置，其中該邏輯電晶體及該電源切斷電晶體之源極及汲極區域經形成具有一第二傳導性類型半導體區域，該第二傳導性類型半導體區域包含相同濃度相同類型之雜質，提供在該等源極與汲極區域之間的一第一傳導性類型井區域包含相同濃度相同類型之雜質，形成在該井區域上之該兩個電晶體之一閘極絕緣薄膜係用相同材料製成且具有相同厚度，提供在該閘極絕緣薄膜上之一閘極電極係由相同材料製成，及該閘極電極在該等源極與汲極區域彼此隔開之方向上尺寸相等。
  7. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中該基板接觸區域係形成在電晶體形成在其上之前表面之相反側的該半導體基板之後表面上。
  8. 如請求項1之具有一電源切斷電晶體之半導體裝置，其中該基板接觸區域係形成在該半導體基板之側表面上，該基板接觸區域接觸於該等電晶體形成在其上之該前表面及該後表面兩者。
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