JPH09107072A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09107072A JPH09107072A JP7264003A JP26400395A JPH09107072A JP H09107072 A JPH09107072 A JP H09107072A JP 7264003 A JP7264003 A JP 7264003A JP 26400395 A JP26400395 A JP 26400395A JP H09107072 A JPH09107072 A JP H09107072A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は半導体デバイスの実装方法、特に
ＭＣＭ実装における基板電極取り出し方法に関し、フリ
ップチップ法の場合にも、エピタキシャル基板を用いた
ＣＭＯＳ−ＬＳＩの裏面コンタクトを、ＬＳＩチップを
作製してある表面側から取ることを目的とする。 【解決手段】 不純物が第１の濃度にドープされた基
板１上に不純物が該第１の濃度よりも低い第２の濃度の
エピタキシャル層２を有する基板のチップ領域の一部分
の該第２の濃度のエピタキシャル層が除去された該不純
物が第１の濃度にドープされた基板上の露出面３に金属
電極４が形成されてなる。
ＭＣＭ実装における基板電極取り出し方法に関し、フリ
ップチップ法の場合にも、エピタキシャル基板を用いた
ＣＭＯＳ−ＬＳＩの裏面コンタクトを、ＬＳＩチップを
作製してある表面側から取ることを目的とする。 【解決手段】 不純物が第１の濃度にドープされた基
板１上に不純物が該第１の濃度よりも低い第２の濃度の
エピタキシャル層２を有する基板のチップ領域の一部分
の該第２の濃度のエピタキシャル層が除去された該不純
物が第１の濃度にドープされた基板上の露出面３に金属
電極４が形成されてなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの電
極取り出し方法、特にＭＣＭ実装における基板電極取り
出し方法に関する。
極取り出し方法、特にＭＣＭ実装における基板電極取り
出し方法に関する。
【０００２】近年、ＣＭＯＳトランジスタの高性能化が
進み、多ピンで、クロック周波数が１００ＭＨｚを越え
るチップが得られるようになってきている。このため、
シングルチップ実装ではパッケージなどで生じる遅延が
問題になってきている。これらを解決する手段として、
基板に複数のチップを実装するマルチチップモジュール
（ＭＣＭ）という方法がある。本発明はＭＣＭに実装す
る方法に関するものである。
進み、多ピンで、クロック周波数が１００ＭＨｚを越え
るチップが得られるようになってきている。このため、
シングルチップ実装ではパッケージなどで生じる遅延が
問題になってきている。これらを解決する手段として、
基板に複数のチップを実装するマルチチップモジュール
（ＭＣＭ）という方法がある。本発明はＭＣＭに実装す
る方法に関するものである。
【０００３】
【従来の技術】最先端のＣＭＯＳ−ＬＳＩでは、システ
ムの高性能化のためにチップはＭＣＭに実装される。Ｍ
ＣＭに実装する方法として、ワイヤボンディング方法、
ＴＡＢ(Taped Auto-mated Bonding 法) 、フリップチッ
プ法が知られているが、その中で、フリップチップ法
は、チップのデバイスを作成している側の面が、実装基
板面と向かい合う形で実装を行う方法であり、エリアバ
ンプを用いて接続すれば、接続リードを短くでき、且
つ、多ピン化が可能となる。
ムの高性能化のためにチップはＭＣＭに実装される。Ｍ
ＣＭに実装する方法として、ワイヤボンディング方法、
ＴＡＢ(Taped Auto-mated Bonding 法) 、フリップチッ
プ法が知られているが、その中で、フリップチップ法
は、チップのデバイスを作成している側の面が、実装基
板面と向かい合う形で実装を行う方法であり、エリアバ
ンプを用いて接続すれば、接続リードを短くでき、且
つ、多ピン化が可能となる。
【０００４】従って、最近では、バンプを用いたフリッ
プチップ法を採用する方向で開発が行われている。
プチップ法を採用する方向で開発が行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、このバ
ンプを用いたフリップチップ法では、チップ表面が下向
きに実装基板面と対向している構造のため、チップ基板
裏面と実装基板とのコンタクトをとることが難しくな
る。
ンプを用いたフリップチップ法では、チップ表面が下向
きに実装基板面と対向している構造のため、チップ基板
裏面と実装基板とのコンタクトをとることが難しくな
る。
【０００６】一方で、ＭＰＵに多く使われるようになっ
たＣＭＯＳ回路では、微細化が進むにつれ、ラッチアッ
プが起きやすくなってきており、このラッチアップ耐性
を向上させる対策が種々とられている。このラッチアッ
プを防ぐための対策の中に、Ｓｉの高濃度基板とその上
に形成した低濃度のエピタキシャル層とからなるエピタ
キシャル基板を用いる方法が知られている。
たＣＭＯＳ回路では、微細化が進むにつれ、ラッチアッ
プが起きやすくなってきており、このラッチアップ耐性
を向上させる対策が種々とられている。このラッチアッ
プを防ぐための対策の中に、Ｓｉの高濃度基板とその上
に形成した低濃度のエピタキシャル層とからなるエピタ
キシャル基板を用いる方法が知られている。
【０００７】このエピタキヒャル基板にＣＭＯＳを作製
した場合には、基板裏面をｐ／ｐ+基板の場合には電源
のアース側に、ｎ／ｎ+ 基板の場合には電源の高電位側
に接続すると、ラッチアップを引き起こす原因となるノ
イズ電流が基板側に流れるため、ラッチアップ防止に大
きな効果がある。
した場合には、基板裏面をｐ／ｐ+基板の場合には電源
のアース側に、ｎ／ｎ+ 基板の場合には電源の高電位側
に接続すると、ラッチアップを引き起こす原因となるノ
イズ電流が基板側に流れるため、ラッチアップ防止に大
きな効果がある。
【０００８】ところが、前述のようにエリアバンプを用
いたフリップチップ法では、通常、基板裏面は直接には
電気的にどこにも接続されないため、この効果が期待で
きないという問題点がある。
いたフリップチップ法では、通常、基板裏面は直接には
電気的にどこにも接続されないため、この効果が期待で
きないという問題点がある。
【０００９】本発明は、以上の点を鑑み、フリップチッ
プ法の場合にも、エピタキシャル基板を用いたＣＭＯＳ
−ＬＳＩの裏面コンタクトを、ＬＳＩチップを作製して
ある表面側から取ることを目的として提供される。
プ法の場合にも、エピタキシャル基板を用いたＣＭＯＳ
−ＬＳＩの裏面コンタクトを、ＬＳＩチップを作製して
ある表面側から取ることを目的として提供される。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図、図２はＣＭＯＳデバイスの寄生サイリスタ等価回路
図である。
図、図２はＣＭＯＳデバイスの寄生サイリスタ等価回路
図である。
【００１１】図において、１は基板、２はエピタキシャ
ル層、３は露出面、４は金属電極である。本発明では、
図１の原理説明図に示すように、不純物が第１の濃度に
ドープされた基板１上に不純物が該第１の濃度よりも低
い第２の濃度のエピタキシャル層２を有する基板を用い
た半導体装置の製造方法において、該不純物が第１の濃
度にドープされた基板１の表面の該第１の濃度よりも低
い第２の濃度のエピタキシャル層２のチップ領域の一部
分を除去して、該不純物が第１の濃度にドープされた基
板１上に露出面３を形成し、該露出面３に金属電極４を
形成して、ＣＭＯＳデバイスを形成している側の面から
基板コンタクトを取るようにする。
ル層、３は露出面、４は金属電極である。本発明では、
図１の原理説明図に示すように、不純物が第１の濃度に
ドープされた基板１上に不純物が該第１の濃度よりも低
い第２の濃度のエピタキシャル層２を有する基板を用い
た半導体装置の製造方法において、該不純物が第１の濃
度にドープされた基板１の表面の該第１の濃度よりも低
い第２の濃度のエピタキシャル層２のチップ領域の一部
分を除去して、該不純物が第１の濃度にドープされた基
板１上に露出面３を形成し、該露出面３に金属電極４を
形成して、ＣＭＯＳデバイスを形成している側の面から
基板コンタクトを取るようにする。
【００１２】こうすることによるＣＭＯＳデバイスの寄
生サイリスタ等価回路図を図２に示す。ｐＭＯＳ７とｎ
ＭＯＳ８とからなるＣＭＯＳデバイスにおいて、ｐ+ 基
板５より基板コンタクトを取ってアースすることによ
り、ラッチアップが起こった時に電流が低抵抗のｐ+ 基
板５側に流れやすくなる。従って、寄生ｐｎｐトランジ
スタのエミッタ−ベース間が順バイアスされにくくな
り、ｏｎしないで、正帰還がかからず、ラッチアップ状
態が解除される。
生サイリスタ等価回路図を図２に示す。ｐＭＯＳ７とｎ
ＭＯＳ８とからなるＣＭＯＳデバイスにおいて、ｐ+ 基
板５より基板コンタクトを取ってアースすることによ
り、ラッチアップが起こった時に電流が低抵抗のｐ+ 基
板５側に流れやすくなる。従って、寄生ｐｎｐトランジ
スタのエミッタ−ベース間が順バイアスされにくくな
り、ｏｎしないで、正帰還がかからず、ラッチアップ状
態が解除される。
【００１３】すなわち、本発明の目的は、図１に示すよ
うに、不純物が第１の濃度にドープされた基板上に不純
物が該第１の濃度よりも低い第２の濃度のエピタキシャ
ル層を有する基板のチップ領域の一部分の該第２の濃度
のエピタキシャル層が除去された該不純物が第１の濃度
にドープされた基板上の露出面に金属電極が形成されて
なる構造を有することにより、また、不純物が第１の濃
度にドープされた基板上に不純物が該第１の濃度よりも
低い第２の濃度のエピタキシャル層を有する基板を用い
た半導体装置の製造方法において、該不純物が第１の濃
度にドープされた基板表面の該第１の濃度よりも低い第
２の濃度のエピタキシャル層のチップ領域の一部分を除
去して、該不純物が第１の濃度にドープされた基板上に
露出面を形成し、該露出面に金属電極を形成することに
より、また、前記チップ領域の除去部分が、チップ領域
の周縁の全域または四隅の部分であることにより、不純
物が第１の濃度にドープされた基板上に不純物が該第１
の濃度よりも低い第２の濃度のエピタキシャル層を有す
る基板を用いた半導体装置の製造方法において、前記不
純物が第１の濃度にドープされた基板の側面から基板コ
ンタクトを取ることにより達成される。
うに、不純物が第１の濃度にドープされた基板上に不純
物が該第１の濃度よりも低い第２の濃度のエピタキシャ
ル層を有する基板のチップ領域の一部分の該第２の濃度
のエピタキシャル層が除去された該不純物が第１の濃度
にドープされた基板上の露出面に金属電極が形成されて
なる構造を有することにより、また、不純物が第１の濃
度にドープされた基板上に不純物が該第１の濃度よりも
低い第２の濃度のエピタキシャル層を有する基板を用い
た半導体装置の製造方法において、該不純物が第１の濃
度にドープされた基板表面の該第１の濃度よりも低い第
２の濃度のエピタキシャル層のチップ領域の一部分を除
去して、該不純物が第１の濃度にドープされた基板上に
露出面を形成し、該露出面に金属電極を形成することに
より、また、前記チップ領域の除去部分が、チップ領域
の周縁の全域または四隅の部分であることにより、不純
物が第１の濃度にドープされた基板上に不純物が該第１
の濃度よりも低い第２の濃度のエピタキシャル層を有す
る基板を用いた半導体装置の製造方法において、前記不
純物が第１の濃度にドープされた基板の側面から基板コ
ンタクトを取ることにより達成される。
【００１４】
【発明の実施の形態】図１は本発明の原理説明図兼第１
の実施例の説明図であり、図３〜図５は本発明の第２か
ら第４の実施例の説明図である。
の実施例の説明図であり、図３〜図５は本発明の第２か
ら第４の実施例の説明図である。
【００１５】図において、１は基板、２はエピタキシャ
ル層、３は露出面、４は金属電極、５はｐ+ 基板、６は
エピタキシャル層、９はスクライブラインの位置、10は
凹部、11は基板電極、12はチップ、13はＭＣＭ基板、14
はバンプ、15は導通金具である。
ル層、３は露出面、４は金属電極、５はｐ+ 基板、６は
エピタキシャル層、９はスクライブラインの位置、10は
凹部、11は基板電極、12はチップ、13はＭＣＭ基板、14
はバンプ、15は導通金具である。
【００１６】本発明の第１の実施例では、図１に示すよ
うに、不純物の硼素（Ｂ）濃度が３〜９×１０18ｃｍ-3
（抵抗率０．０１〜０．０２Ωｃｍ）のｐ+ 型の基板１
上のエピタキシャル層２の厚さが１μｍで不純物の硼素
濃度が１．５×１０15ｃｍ-3（抵抗率１０Ωｃｍ）のい
わゆるｐ／ｐ+ 基板のｐ型のエピタキシャル層２及び基
板１の一部を２μｍの深さに除去して基板１の露出面３
を形成した後、電極材としてアルミニウムを用いた金属
電極４を形成する。この際、金属電極４の高さは、デバ
イス形成領域と同じ高さにする。その後、スクライブラ
インの位置でチップにスクライブすると、チップ表面の
基板１の露出部に金属電極４が形成されて、バンプを用
いたＭＣＭ実装をしやすくする。
うに、不純物の硼素（Ｂ）濃度が３〜９×１０18ｃｍ-3
（抵抗率０．０１〜０．０２Ωｃｍ）のｐ+ 型の基板１
上のエピタキシャル層２の厚さが１μｍで不純物の硼素
濃度が１．５×１０15ｃｍ-3（抵抗率１０Ωｃｍ）のい
わゆるｐ／ｐ+ 基板のｐ型のエピタキシャル層２及び基
板１の一部を２μｍの深さに除去して基板１の露出面３
を形成した後、電極材としてアルミニウムを用いた金属
電極４を形成する。この際、金属電極４の高さは、デバ
イス形成領域と同じ高さにする。その後、スクライブラ
インの位置でチップにスクライブすると、チップ表面の
基板１の露出部に金属電極４が形成されて、バンプを用
いたＭＣＭ実装をしやすくする。
【００１７】次に本発明の第２の実施例では、図３
（ａ）に示すように、不純物である硼素（Ｂ）濃度が３
〜９×１０18ｃｍ-3（抵抗率０．０１〜０．０２Ωｃ
ｍ）のｐ+基板５上のｐエピタキシャル層６の厚さが１
μｍで不純物の硼素濃度が１．５×１０15ｃｍ-3（抵抗
率１０Ωｃｍ）のｐ／ｐ+ 基板を使ったＣＭＯＳ−ＬＳ
Ｉのウェーハの最終工程において、ｐ+ 基板５のチップ
のスクライブラインの位置９に沿って、図３（ｂ）に示
すように、ｐエピタキシャル層６の表面に溝状の凹部10
を形成し、図３（ｃ）に示すように、アルミニウム電極
をこの溝状の凹部10に埋め込んで基板電極11とする。そ
して、図３（ｄ）に示すように、ｐ+ 基板５をチップ12
にスクライブすると、図３（ｅ）にチップ上面から見た
平面図で示すように、チップ12の表面の周辺に沿って基
板電極11が形成された構造となる。溝状の凹部10はダイ
ヤモンドカッターで形成する。
（ａ）に示すように、不純物である硼素（Ｂ）濃度が３
〜９×１０18ｃｍ-3（抵抗率０．０１〜０．０２Ωｃ
ｍ）のｐ+基板５上のｐエピタキシャル層６の厚さが１
μｍで不純物の硼素濃度が１．５×１０15ｃｍ-3（抵抗
率１０Ωｃｍ）のｐ／ｐ+ 基板を使ったＣＭＯＳ−ＬＳ
Ｉのウェーハの最終工程において、ｐ+ 基板５のチップ
のスクライブラインの位置９に沿って、図３（ｂ）に示
すように、ｐエピタキシャル層６の表面に溝状の凹部10
を形成し、図３（ｃ）に示すように、アルミニウム電極
をこの溝状の凹部10に埋め込んで基板電極11とする。そ
して、図３（ｄ）に示すように、ｐ+ 基板５をチップ12
にスクライブすると、図３（ｅ）にチップ上面から見た
平面図で示すように、チップ12の表面の周辺に沿って基
板電極11が形成された構造となる。溝状の凹部10はダイ
ヤモンドカッターで形成する。
【００１８】次に本発明の第３の実施例では、図４に示
すように、不純物である燐（Ｐ）濃度が１．５〜５×１
０18ｃｍ-3（抵抗率０．０１〜０．０２Ωｃｍ）のｎ+
基板上のｎエピタキシャル層の厚さが１μｍで、不純物
の燐濃度が４×１０15ｃｍ-3（抵抗率１０Ωｃｍ）のｎ
／ｎ+ 基板を使ったＣＭＯＳ−ＬＳＩのウェーハの最終
工程において、チップ12の表面の四隅のみに丸い凹部を
形成し、アルミニウム電極を埋め込んで基板電極11とす
る。そしてチップ12をスクライブすると、チップ12の四
隅に基板電極11が形成された構造となる。
すように、不純物である燐（Ｐ）濃度が１．５〜５×１
０18ｃｍ-3（抵抗率０．０１〜０．０２Ωｃｍ）のｎ+
基板上のｎエピタキシャル層の厚さが１μｍで、不純物
の燐濃度が４×１０15ｃｍ-3（抵抗率１０Ωｃｍ）のｎ
／ｎ+ 基板を使ったＣＭＯＳ−ＬＳＩのウェーハの最終
工程において、チップ12の表面の四隅のみに丸い凹部を
形成し、アルミニウム電極を埋め込んで基板電極11とす
る。そしてチップ12をスクライブすると、チップ12の四
隅に基板電極11が形成された構造となる。
【００１９】次に、本発明の第４の実施例では、図５に
示すように、エピタキシャル層の厚さ１μｍのｐ／ｐ+
基板を使ったＣＭＯＳ−ＬＳＩのチップの側面から、基
板コンタクトを取るため、ＭＣＭ基板13側にチップの大
きさに合わせて金属の導通金具15を取り付けておき、チ
ップ12をはめ込む。
示すように、エピタキシャル層の厚さ１μｍのｐ／ｐ+
基板を使ったＣＭＯＳ−ＬＳＩのチップの側面から、基
板コンタクトを取るため、ＭＣＭ基板13側にチップの大
きさに合わせて金属の導通金具15を取り付けておき、チ
ップ12をはめ込む。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
エピタキシャル基板を使ったＣＭＯＳ−ＬＳＩを、バン
プを使ったフリップチップ法でＭＣＭ実装する際に、基
板コンタクトが取りやすくなる。
エピタキシャル基板を使ったＣＭＯＳ−ＬＳＩを、バン
プを使ったフリップチップ法でＭＣＭ実装する際に、基
板コンタクトが取りやすくなる。
【図１】 本発明の原理説明図
【図２】 ＣＭＯＳデバイスの寄生サイリスタ等価回路
図
図
【図３】 本発明の第２の実施例の説明図
【図４】 本発明の第３の実施例の説明図
【図５】 本発明の第４の実施例の説明図
図において １ 基板 ２ エピタキシャル層 ３ 露出面 ４ 金属電極 ５ ｐ+ 基板 ６ ｐエピタキシャル層 ７ ｐＭＯＳ ８ ｎＭＯＳ ９ スクライブラインの位置 10 凹部 11 基板電極 12 チップ 13 ＭＣＭ基板 14 バンプ 15 導通金具
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｃ // Ｈ０１Ｌ 21/60 ３１１
Claims (4)
- 【請求項１】 不純物が第１の濃度にドープされた基板
上に不純物が該第１の濃度よりも低い第２の濃度のエピ
タキシャル層を有する基板のチップ領域の一部分の少な
くとも該第２の濃度のエピタキシャル層が除去された基
板上の露出面に金属電極が形成されてなる構造を有する
ことを特徴とする半導体装置。 - 【請求項２】 不純物が第１の濃度にドープされた基板
上に不純物が該第１の濃度よりも低い第２の濃度のエピ
タキシャル層を有する基板を用いた半導体装置の製造方
法において、該不純物が第１の濃度にドープされた基板
表面の該第１の濃度よりも低い第２の濃度のエピタキシ
ャル層のチップ領域の一部分を除去して、該不純物が第
１の濃度にドープされた基板上に露出面を形成し、該露
出面に金属電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項３】 前記チップ領域の除去部分が、チップ領
域の周縁の全域または四隅の部分であることを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 不純物が第１の濃度にドープされた基板
上に不純物が該第１の濃度よりも低い第２の濃度のエピ
タキシャル層を有する基板を用いた半導体装置の製造方
法において、前記不純物が第１の濃度にドープされた基
板の側面から基板コンタクトを取ることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264003A JPH09107072A (ja) | 1995-10-12 | 1995-10-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264003A JPH09107072A (ja) | 1995-10-12 | 1995-10-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107072A true JPH09107072A (ja) | 1997-04-22 |
Family
ID=17397204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264003A Withdrawn JPH09107072A (ja) | 1995-10-12 | 1995-10-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504855A (ja) * | 1999-07-03 | 2003-02-04 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 金属半導体コンタクトを備えたダイオード、および金属半導体コンタクトを備えたダイオードの製造方法 |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
-
1995
- 1995-10-12 JP JP7264003A patent/JPH09107072A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003504855A (ja) * | 1999-07-03 | 2003-02-04 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 金属半導体コンタクトを備えたダイオード、および金属半導体コンタクトを備えたダイオードの製造方法 |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
| US8008733B2 (en) | 2008-06-11 | 2011-08-30 | Sony Corporation | Semiconductor device having a power cutoff transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |