KR20060056024A - 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법 - Google Patents

소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법 Download PDF

Info

Publication number
KR20060056024A
KR20060056024A KR1020040095242A KR20040095242A KR20060056024A KR 20060056024 A KR20060056024 A KR 20060056024A KR 1020040095242 A KR1020040095242 A KR 1020040095242A KR 20040095242 A KR20040095242 A KR 20040095242A KR 20060056024 A KR20060056024 A KR 20060056024A
Authority
KR
South Korea
Prior art keywords
post
memory cells
erase
word line
sector
Prior art date
Application number
KR1020040095242A
Other languages
English (en)
Other versions
KR100660541B1 (ko
Inventor
박재우
정재용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040095242A priority Critical patent/KR100660541B1/ko
Priority to US11/247,839 priority patent/US7200049B2/en
Publication of KR20060056024A publication Critical patent/KR20060056024A/ko
Application granted granted Critical
Publication of KR100660541B1 publication Critical patent/KR100660541B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

행들과 열들로 배열되는 섹터들로 구성된 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치의 소거 방법이 제공된다. 본 발명에 따른 소거 방법은 상기 섹터들의 메모리 셀들을 동시에 소거하는 단계와; 포스트-프로그램 동작시 동일한 행에 속하는 섹터들 각각의 워드 라인을 동시에 선택하는 단계와; 그리고 상기 동시에 선택된 워드 라인들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함한다.

Description

소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의 소거 방법{NON-VOLATILE MEMORY DEVICE CAPABLE OF REDUCING ERASE TIME AND ERASE METHOD THEREOF}
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 메모리 셀 어레이의 구조를 보여주는 도면;
도 3은 동일한 매트에 속하는 도 1의 뱅크들의 섹터들 중 일부를 개략적으로 보여주는 블록도; 그리고
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 설명하기 위한 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 110 : 메모리 셀 어레이
120 : 열 선택 회로 130 : 기입 드라이버 회로
140 : 제어 로직 150 : 비트 라인 전압 발생 회로
160 : 워드 라인 전압 발생 회로 170 : 어드레스 발생 회로
180 : 뱅크 선택 회로 190 : 매트 선택 회로
200 : 그로벌 워드 라인 선택 회로 210 : 로컬 워드 라인 선택 회로
220 : 디코더 회로 230 : 섹터 선택 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치의 소거 방법에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플 래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압 을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다 (특정 데이터 값으로 설정된다). 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입 (hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판 (또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 섹터 내의 메모리 셀들이 모두 동시에 소거된다. NOR 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
NOR 플래시 메모리 장치의 소거 절차는, 크게, 프리-프로그램 구간 (pre-program interval), 메인 소거 구간 (main erase interval), 그리고 포스트-프로그램 구간 (post-program interval)으로 구성된다. 프리-프로그램 동작은, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건을 이용하여 수행된다. 이때, 소거될 메모리 셀들이 모두 프리-프로그램된다. 그 다음에, 섹터의 모든 메모리 셀들이 온-셀 상태를 갖도록 메인 소거 동작이 수행된다. 메인 소거 동작이 시작하면, 섹터 내의 모든 메모리 셀들이 동시에 소거된다. 마지막으로, 메인 소거 구간에서 과도하게 소거된 메모리 셀들을 치유하기 위해서, 포스트-프로그램 동작이 수행된다. 포스트-프로그램 동작은 바이어스 조건을 제외하면 프리-프로그램 동작과 동일하게 수행된다. 즉, 각 워드 라인 (또는 행)에 연결된 메모리 셀들이 바이트 또는 워드 단위로 포스트/소프트-프로그램된다.
앞서 언급된 바와 같이, NOR 프로그래밍은 바이트 또는 워드 단위로 수행된다. 그러한 이유때문에, 앞서 설명된 소거 절차를 이용한 NOR 플래시 메모리 장치의 단점은 프리-프로그램 및 포스트-프로그램 동작들을 수행하는 데 걸리는 시간이 소거 절차에 필요한 전체 시간의 상당 부분을 차지한다는 것이다.
본 발명의 목적은 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의 소거 방법을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 행들과 열들로 배열되는 섹터들로 구성된 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치의 소거 방법이 제공된다. 본 발명에 따른 소거 방법은 상기 섹터들의 메모리 셀들을 동시에 소거하는 단계와; 포스트-프로그램 동작시 동일한 행에 속하는 섹터들 각각의 워드 라인을 동시에 선택하는 단계와; 그리고 상기 동시에 선택된 워드 라인들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함한다.
이 실시예에 있어서, 상기 포스트-프로그램 동작시 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는다.
이 실시예에 있어서, 상기 동시에 선택된 워드 라인들의 소거된 메모리 셀들은 소정 열 단위로 프로그램된다.
이 실시예에 있어서, 상기 메모리 셀 어레이의 메모리 셀들이 모두 프로그램 될 때까지 상기 선택 및 프로그램 단계들을 반복하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 소거 단계 이전에 오프 상태를 갖도록 상기 각 섹터의 메모리 셀들을 프리-프로그램하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 프리-프로그램 단계에서는 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NOR 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NAND형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 N-비트 데이터 정보 (N=1 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이 (110)를 포함한다. 메모리 셀 어레이 (110)는, 도 2에 도시된 바와 같이, 복수 개의 뱅크들 (BANKm) (m=0-15)을 포함하며, 뱅크들 (BANKm) 각각은 복수 개의 섹터들 (SECTORm)로 구성된다. 비록 도면에는 도시되지 않았지만, 각 섹터는 행들과 열들로 배열된 메모리 셀들을 포함한다. 앞서 언급된 바와 같이, 하나의 섹터에 속하는 메모리 셀들은 동시에 소거된다. 열 선택 회로 (120)는 제어 로직 (140)으로부터의 제어 신호 (ACC_POST_PGM)에 응답하여 동작하며, 선택된 뱅크(들)에 속하는 섹터의 열들을 미리 설정된 단위 (예를 들면, 바이트 또는 워드 단위)로 선택하도록 구성된다. 제어 신호 (ACC_POST_PGM)는 소거 절차의 포스트-프로그램 구간 동안 활성화된다. 제어 신호 (ACC_POST_PGM)가 활성화될 때, 열 선택 회로 (120)는 뱅크들 (BANKm) 각각의 열들을 미리 설정된 단위로 선택한다. 제어 신호 (ACC_POST_PGM)가 비활성화될 때, 열 선택 회로 (120)는 뱅크들 (BANKm) 중 어느 하나의 열들을 미리 설정된 단위로 선택한다. 선택된 열들은, 프리/포스트-프로그램 구간 동안, 기입 드라이버 회로 (130)에 의해서 비트 라인 전압 발생 회로 (150)로부터의 비트 라인 전압으로 구동된다.
제어 로직 (140)은 메모리 장치의 전반적인 동작을 제어하도록 구성된다. 제어 로직 (140)은 포스트-프로그램 구간 동안 제어 신호 (ACC_POST_PGM)를 활성화시킨다. 비트 라인 전압 발생 회로 (150)는 제어 로직 (140)의 제어에 따라 비트 라인 전압을 발생한다. 비트 라인 전압 발생 회로 (150)는 포스트-프로그램 구간 동안 외부에서 공급되는 전압을 이용하여 비트 라인 전압을 생성하도록 구성될 수 있다. 또는, 포스트-프로그램 구간 동안, 비트 라인 전압은 외부에서 공급될 수 있다. 워드 라인 전압 발생 회로 (160)는 제어 로직 (140)의 제어에 따라 워드 라인 전압을 발생한다. 워드 라인 전압 발생 회로 (160)는 포스트-프로그램 구간 동안 외부에서 공급되는 전압을 이용하여 워드 라인 전압을 생성하도록 구성될 수 있다. 또는, 포스트-프로그램 구간 동안, 워드 라인 전압은 외부에서 공급될 수 있다.
어드레스 발생 회로 (170)는 제어 로직 (140)에 의해서 제어되며, 행 어드레스를 발생한다. 행 어드레스는 뱅크를 선택하기 위한 어드레스 정보 (RA1) (이하, 제 1 행 어드레스라 칭함), 매트를 선택하기 위한 어드레스 정보 (RA2) (이하, 제 2 행 어드레스라 칭함), 그로벌 워드 라인을 선택하기 위한 어드레스 정보 (RA3) (이하, 제 3 행 어드레스라 칭함), 그리고 로컬 워드 라인을 선택하기 위한 어드레스 정보 (RA4) (이하, 제 4 행 어드레스라 칭함)를 포함한다. 이 실시예에 있어서, 도 2에 도시된 바와 같이, 메모리 셀 어레이 (110)는 16개의 뱅크들로 구성되고, 각 뱅크는 16개의 섹터들로 구성될 것이다. 각 섹터에는 64개의 그로벌 워드 라인들과 512개의 워드 라인들 (또는 로컬 워드 라인들이라 불림)이 배열될 것이다. 본 발명의 메모리 장치는 하나의 그로벌 워드 라인이 8개의 워드 라인들에 대응하는 계층적인 워드 라인 구조를 갖는다. 모든 섹터들은 또한 복수의 매트들을 구성한다. 하지만, 본 발명에 따른 메모리 셀 어레이의 구조가 이에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 뱅크 선택 회로 (180)는 제어 신호 (ACC_POST_PGM)에 의해서 제어되며, 제 1 행 어드레스 (RA1)에 응답하여 뱅크들에 각각 대응하는 뱅크 선택 신호들 (BS0-BS15)을 발생한다. 예를 들면, 제어 신호 (ACC_POST_PGM)가 활성화될 때 (또는 포스트-프로그램 구간 동안), 뱅크 선택 회로 (180)는 제 1 행 어드레스 (RA1)에 무관하게 뱅크 선택 신호들 (BS0-BS15)을 모두 또는 제 1 행 어드레스 (RA1)에 응답하여 뱅크 선택 신호들 (BS0-BS15) 중 일부 (예를 들면, 2개의 뱅크 선택 신호들)을 활성화시킨다.
매트 선택 회로 (190)는 제 2 행 어드레스 (RA2)에 응답하여 매트들에 각각 대응하는 매트 선택 신호들 (MATm)을 발생하고, 섹터 선택 회로 (230)는 뱅크 선택 신호들 (BSm) 및 매트 선택 신호들 (MATm)에 응답하여 섹터 선택 신호들 (SSij) (i 는 매트 수를 나타내고 j은 뱅크 수를 나타냄)을 발생한다. 예를 들면, 제어 신호 (ACC_POST_PGM)가 활성화될 때, 섹터 선택 회로 (190)는 동일한 매트에 속하는 각 뱅크의 섹터들이 모두 선택되도록 섹터 선택 신호들 (SSij)을 발생한다. 제어 신호 (ACC_POST_PGM)가 비활성화될 때, 섹터 선택 회로 (190)는 하나의 섹터만이 선택되도록 섹터 선택 신호들 (SSij)을 발생한다. 그로벌 워드 라인 선택 회로 (200)는 제 3 행 어드레스 (RA3)에 응답하여 매트들에 각각 대응하는 그로벌 워드 라인 선택 신호들 (Mm_GWL0-Mm_GWL63)을 발생한다. 예를 들면, 그로벌 워드 라인 선택 회로 (200)는 제 3 행 어드레스 (RA3)에 응답하여 임의의 매트에 대응하는 그로벌 워드 라인 선택 신호들 (Mm_GWL0-Mm_GWL63) 중 하나만을 활성화시킨다. 로컬 워드 라인 선택 회로 (210)는 제 4 행 어드레스 (RA4)에 응답하여 로컬 워드 라인 선택 신호들 (S0-S7) 중 어느 하나를 활성화시킨다. 디코더 회로 (220)는 선택 신호들 (S0-S7, BSm)에 응답하여 워드 라인 선택 신호들 (Bm_PWL0-Bm_PWL7)을 발생한다. 예를 들면, 뱅크 선택 신호 (BS0)가 활성화될 때, 디코더 회로 (220)는 선택 신호들 (S0-S7)에 따라 선택 신호들 (B0_PWL0-B0_PWL7) 중 어느 하나를 활성화시킨다. 뱅크 선택 신호들 (BS0-BS15)이 모두 활성화될 때 (또는 제어 신호 (ACC_POST_PGM)가 활성화될 때), 디코더 회로 (220)는 선택 신호들 (S0-S7)에 따라 각 뱅크에 대응하는 선택 신호들 중 어느 하나를 동시에 활성화시킨다. 이는 동일 매트에 속하는 섹터들로 각각 공급되는 선택 신호들 (B0_PWL0, B1_PWL0, ..., B15_PWL0)이 동시에 활성화됨을 의미한다.
도 3은 본 발명의 예시적인 실시예에 따른 도 1에 도시된 어레이의 일부를 보여주는 블록도이다. 도 3에는 상이한 뱅크들에 속하고 동일한 행 (또는 매트)에 배열된 2개의 섹터들이 단지 도시되어 있다. 뱅크 (BANK0)에 속하는 섹터 (SECTOR0)는 선택 신호들 (M0_GWL0-M0_GWL63)에 각각 대응하는 구동 블록들 (DRV0-DRV63)을 갖는 워드 라인 구동 회로를 포함한다. 섹터 (SECTOR0)는 섹터 선택 신호 (SS00)에 의해서 선택된다. 구동 블록들 (DRV0-DRV63)에는 선택 신호들 (B0_PWL0-B0_PWL7)이 공통으로 인가된다. 선택 신호들 (SS00, M0_GWL0, B0_PWL0)가 활성화될 때, 구동 블록 (DRV0)은 워드 라인 (WL0)을 워드 라인 전압 (VWL)으로 구동한다. 뱅크 (BANK1)에 속하는 섹터 (SECTOR0)는 선택 신호들 (M0_GWL0-M0_GWL63)에 각각 대응하는 구동 블록들 (DRV0-DRV63)을 갖는 워드 라인 구동 회로를 포함한다. 섹터 (SECTOR0)는 섹터 선택 신호 (SS01)에 의해서 선택된다. 구동 블록들 (DRV0-DRV63)에는 선택 신호들 (B1_PWL0-B1_PWL7)이 공통으로 인가된다. 선택 신호들 (SS01, M0_GWL0, B1_PWL0)가 활성화될 때, 구동 블록 (DRV0)은 워드 라인 (WL0)을 워드 라인 전압 (VWL)으로 구동한다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차를 설명하기 위한 흐름도이다. 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차가 이하 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명에 따른 불 휘발성 메모리 장치의 소거 절차는, 크게, 프리-프로그램 구간, 메인 소거 구간, 그리고 포스트-프로그램 구간으로 구성된다.
프리-프로그램 구간에서는, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건 하에서 각 섹터의 메모리 셀들이 프리-프로그램된다 (S100). 본 발명의 프리-프로그램 동작에 따르면, 각 섹터에 있어서, 하나의 워드 라인이 선택된 상태에서 미리 정해진 단위 (예를 들면, 바이트 또는 워드 단위)로 선택된 워드 라인의 메모리 셀들이 프리-프로그램된다. 선택된 워드 라인의 모든 메모리 셀들이 프리-프로그램되면, 다음의 워드 라인이 선택된다. 이러한 과정의 반복을 통해 각 섹터의 메모리 셀들이 모두 프리-프로그램된다. 프리-프로그램 구간에서는 검증 동작이 수행되지 않는다. 즉, 프로그램 검증 동작없이 오프 상태를 갖도록 각 섹터의 모든 메모리 셀들이 프리-프로그램된다. 이후, 모든 섹터들의 메모리 셀들이 온 상태를 갖도록 잘 알려진 방식으로 동시에 소거된다 (S110). 소거 동작이 완료된 후, 본 발명에 따른 포스트-프로그램 동작이 다음과 같은 절차를 통해 수행될 것이다 (S160).
S120 단계에서, 제어 로직 (140)은 소거 동작이 종료된 후 포스트-프로그래밍을 위해 제어 신호 (ACC_POST_PGM)를 활성화시키며, 어드레스 발생 회로 (160)는 제어 로직 (140)의 제어에 따라 행 어드레스를 발생한다. 제어 신호 (ACC_POST_PGM)가 활성화될 때, 뱅크 선택 회로 (180)는 뱅크 선택 신호들 (BS0-BS15)을 모두 활성화시킨다. 다른 예로서, 제어 신호 (ACC_POST_PGM)가 활성화될 때, 뱅크 선택 회로 (180)는 제 1 행 어드레스 (RA1)에 응답하여 뱅크 선택 신호들 (BS0-BS15) 중 일부 (2 또는 그 보다 많은 뱅크 선택 신호들)을 활성화시킨다. 제어 신호 (ACC_POST_PGM)가 활성화될 때, 매트 선택 회로 (190)는 제 2 행 어드레스 (RA2)에 응답하여 매트 선택 신호들 (MAT0-MAT15)을 발생하고, 섹터 선택 회로 (230)는 입력된 선택 신호들 (MATm, BSm)에 응답하여 섹터 선택 신호들 (예를 들면, SS<0><0>-SS<15><0>)을 동시에 발생한다. 그로벌 워드 라인 선택 회로 (200)는 제 3 행 어드레스 (RA3)에 응답하여 임의 매트에 대응하는 선택 신호들 (예를 들면, M0_GWL0-M0_GWL63) 중 하나 (예를 들면, M0_GWL0)를 활성화시킨다. 로컬 워드 라인 선택 회로 (210)는 제 4 행 어드레스 (RA4)에 응답하여 선택 신호들 (S0-S7) 중 하나 (예를 들면, S0)를 활성화시킨다. 디코더 회로 (220)는 입력 신호들 (S0-S7, BS0-BS15)에 응답하여 선택 신호들 (B0_PWL0-B15_PWL0)을 동시에 활성화시킨다. 이러한 조건에 따르면, 뱅크들 (BANK0-BANK15)에 각각 배열되고 동일한 매트에 속하는 섹터들 (SECTOR0)의 워드 라인들 (WL0)이 동시에 선택되며, 선택된 워드 라인들 (WL0)에는 워드 라인 전압 (VWL)이 공급될 것이다 (S130).
이후, 열 선택 회로 (120)는 제어 신호 (ACC_POST_PGM)의 활성화에 응답하여 모든 뱅크들 각각에 속하는 선택된 섹터의 열들을 미리 설정된 단위로 선택한다. 모든 뱅크들 각각에 속하는 선택된 섹터의 열들은 제어 로직 (140)의 제어하에 기입 드라이버 회로 (130)에 의해서 비트 라인 전압으로 구동된다. 즉, 포스트-프로그램 동작 동안, 선택된 섹터들의 워드 라인들에 연결된 메모리 셀들이 미리 설정된 단위로 동시에 포스트-프로그램된다 (S140). 다음 단계 (S150)에서는 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되었는 지의 여부가 판별된다. 만약 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되지 않았으면, 절차는 S130 단계로 진행한다. 이후, 모든 메모리 셀들이 포스트-프로그램될 때까지 앞서 설명된 단계들 (S130-S150)이 반복된다. 만약 메모리 셀 어레이의 모든 셀들이 포스트-프로그램되었으면, 소거 절차는 종료된다. 프리-프로그래밍과 마찬가지로, 프로그램 검증 동작없이 모든 메모리 셀들이 포스트-프로그램된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 동일한 행 (또는 매트)에 속하는 섹터들의 복수 개의 워드 라인들이 동시에 선택된 상태에서 포스트-프로그램 동작을 수행함으로써 포스트-프로그램 시간을 단축시킬 수 있다. 결과적으로, 소거 시간을 줄이는 것이 가능하다.

Claims (6)

  1. 행들과 열들로 배열되는 섹터들로 구성된 메모리 셀 어레이를 포함하는 불 휘발성 메모리 장치의 소거 방법에 있어서:
    상기 섹터들의 메모리 셀들을 동시에 소거하는 단계와;
    포스트-프로그램 동작시 동일한 행에 속하는 섹터들 각각의 워드 라인을 동시에 선택하는 단계와; 그리고
    상기 동시에 선택된 워드 라인들의 소거된 메모리 셀들을 포스트-프로그램하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 포스트-프로그램 동작시 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는 것을 특징으로 하는 소거 방법.
  3. 제 1 항에 있어서,
    상기 동시에 선택된 워드 라인들의 소거된 메모리 셀들은 소정 열 단위로 프로그램되는 것을 특징으로 하는 소거 방법.
  4. 제 1 항에 있어서,
    상기 메모리 셀 어레이의 메모리 셀들이 모두 프로그램될 때까지 상기 선택 및 프로그램 단계들을 반복하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  5. 제 1 항에 있어서,
    상기 소거 단계 이전에 오프 상태를 갖도록 상기 각 섹터의 메모리 셀들을 프리-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 소거 방법.
  6. 제 5 항에 있어서,
    상기 프리-프로그램 단계에서는 상기 프로그램된 메모리 셀들에 대한 검증 동작이 수행되지 않는 것을 특징으로 하는 소거 방법.
KR1020040095242A 2004-11-18 2004-11-19 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법 KR100660541B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040095242A KR100660541B1 (ko) 2004-11-19 2004-11-19 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
US11/247,839 US7200049B2 (en) 2004-11-18 2005-10-11 Methods for accelerated erase operations in non-volatile memory devices and related devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040095242A KR100660541B1 (ko) 2004-11-19 2004-11-19 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법

Publications (2)

Publication Number Publication Date
KR20060056024A true KR20060056024A (ko) 2006-05-24
KR100660541B1 KR100660541B1 (ko) 2006-12-26

Family

ID=37151938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040095242A KR100660541B1 (ko) 2004-11-18 2004-11-19 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법

Country Status (1)

Country Link
KR (1) KR100660541B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811277B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293635B1 (ko) * 1998-03-26 2001-07-12 박종섭 플래쉬 메모리 장치의 포스트 프로그램 방법
KR20000019844A (ko) * 1998-09-16 2000-04-15 김영환 플래쉬 메모리의 소거 방법
KR20010061470A (ko) * 1999-12-28 2001-07-07 박종섭 플래시 메모리의 소거방법
JP2004145910A (ja) 2002-10-21 2004-05-20 Renesas Technology Corp 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811277B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거방법

Also Published As

Publication number Publication date
KR100660541B1 (ko) 2006-12-26

Similar Documents

Publication Publication Date Title
KR100744013B1 (ko) 플래시 메모리 장치 및 그것의 소거 방법
US7200049B2 (en) Methods for accelerated erase operations in non-volatile memory devices and related devices
US8520436B2 (en) Programming memory devices
KR100684873B1 (ko) 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법
US20180040368A1 (en) Methods of Programming Memory Devices
US8023330B2 (en) Method of erasing a nonvolatile memory device
US9875802B2 (en) Access line management in a memory device
JP4593159B2 (ja) 半導体装置
JP2004014043A (ja) 不揮発性半導体メモリ
JP2013125576A (ja) 不揮発性半導体記憶装置
JP2011018397A (ja) Ｎａｎｄ型フラッシュメモリ
KR100908562B1 (ko) 불휘발성 메모리 소자의 소거 방법
JP3802763B2 (ja) 不揮発性半導体メモリ装置およびその消去方法
JP2007164937A (ja) 不揮発性半導体記憶装置
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
KR100735009B1 (ko) 소거 시간을 줄일 수 있는 플래시 메모리 장치
CN111724852A (zh) 非易失性存储器件及其擦除方法
JP4672673B2 (ja) 半導体装置および半導体装置の制御方法
JP2010086623A (ja) Ｎａｎｄ型フラッシュメモリ
KR100648249B1 (ko) 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
KR100660541B1 (ko) 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
JP2007188547A (ja) 不揮発性半導体記憶装置
JP2006351112A (ja) 半導体装置
JP2011028845A (ja) 半導体装置および半導体装置の制御方法
JP2007095233A (ja) 不揮発性メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee