JPH09200015A - 半導体スイッチ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】負荷に十分な電圧と、十分な電力を供給し得る
半導体スイッチ制御回路を提供する。 【解決手段】パルス信号生成回路１５，１６は、制御信
号ＣＳに基づいていずれか一方が活性化される。出力ト
ランジスタＴr11 は、第一の電源ＶB より高電圧の第二
の電源ＶA がドレインに供給され、ソースが出力端子Ｔ
o に接続される。第一の制御回路１７は、パルス信号生
成回路１５から出力されるパルス信号を容量Ｃ１を介し
て入力して、出力端子Ｔo から出力される出力電圧を容
量結合により昇圧し、その昇圧電圧を出力トランジスタ
Ｔr11 のゲートに出力して該出力トランジスタＴr11 を
オンさせる。第二の制御回路１８は、パルス信号生成回
路１６から出力されるパルス信号の容量Ｃ２を介した容
量結合による入力に基づいて、出力トランジスタＴr11
のゲートを出力端子Ｔo に接続して該ゲート電圧を低下
させることにより、出力トランジスタＴr11 をオフさせ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体素子で構
成されるスイッチ回路の開閉動作を制御する制御回路に
関するものである。

【０００２】近年、電磁バルブ等の負荷に供給する電力
を開閉するためのスイッチ回路に半導体素子が使用され
るようになり、その使用範囲もますます拡大されてい
る。このため、高電圧で駆動される負荷に対して、十分
な電力を供給し得る半導体スイッチ回路及びそのスイッ
チ回路を開閉制御する制御回路が必要となっている。

【０００３】

【従来の技術】図５は、従来の半導体スイッチ制御回路
を示す。ＮチャネルＭＯＳトランジスタで構成される出
力トランジスタＴr1のドレインには電源ＶA が供給さ
れ、その出力トランジスタＴr1のソースは、負荷Ｌに接
続される。

【０００４】能動素子としてバイポーラトランジスタが
使用されるチャージポンプ１には前記電源ＶA が供給さ
れる。そのチャージポンプ１は、クロック信号ＣＬＫの
入力に基づいて、電源ＶA を昇圧した出力信号ＰＯを前
記出力トランジスタＴr1のゲートに出力する。従って、
出力トランジスタＴr1のゲートには、前記電源ＶA より
高い電圧が入力される。

【０００５】前記出力トランジスタＴr1のゲートには、
ＮＰＮトランジスタＴr2のコレクタが接続され、同トラ
ンジスタＴr2のエミッタはグランドＧＮＤに接続され、
ベースには制御信号ＣＳが入力される。

【０００６】前記トランジスタＴr2の電流駆動能力は、
チャージポンプ１の負荷駆動能力に優り、同トランジス
タＴr2がオンされると、出力トランジスタＴr1のゲート
電位はほぼグランドＧＮＤレベルとなるように設定され
る。

【０００７】このように構成された半導体スイッチ制御
回路では、電源ＶA が供給されて、制御信号ＣＳにより
トランジスタＴr2がオフされると、チャージポンプ１の
出力信号に基づいて出力トランジスタＴr1がオンされ
る。

【０００８】このとき、出力トランジスタＴr1のゲート
電圧は電源ＶA より同トランジスタＴr1のしきい値分以
上高くなるので、出力トランジスタＴr1のソースから出
力される出力電圧は、電源ＶA レベルとなる。

【０００９】また、制御信号ＣＳによりトランジスタＴ
r2がオンされると、出力トランジスタＴr1のゲート電圧
がほぼグランドＧＮＤレベルまで低下して、出力トラン
ジスタＴr1がオフされる。従って、負荷Ｌへの電力供給
が停止される。

【００１０】

【発明が解決しようとする課題】上記のような半導体ス
イッチ制御回路では、負荷Ｌを駆動するために高電圧が
必要となると、電源ＶA として所要の高電圧が供給され
る。すると、チャージポンプ１は電源ＶA をさらに昇圧
した出力電圧を出力する必要があるとともに、トランジ
スタＴr2のコレクタにはチャージポンプ１の昇圧出力電
圧が印加される。

【００１１】従って、チャージポンプ１を構成するトラ
ンジスタ及びトランジスタＴr2には十分な耐圧を確保す
る必要があるが、半導体装置上に形成されるチャージポ
ンプ１及びトランジスタＴr2の耐圧を十分に確保するこ
とは困難である。

【００１２】また、出力トランジスタをＰチャネルＭＯ
Ｓトランジスタで構成すると、そのトランジスタのゲー
ト電圧を電源ＶA より昇圧する必要はないので、チャー
ジポンプは不要となり、その出力トランジスタの動作を
制御する回路に電源ＶA の電圧レベル以上の耐圧を確保
する必要はない。

【００１３】ところが、ＰチャネルＭＯＳトランジスタ
はＮチャネルＭＯＳトランジスタに比べてオン抵抗が高
く、また十分な耐圧も確保し難い。従って、Ｐチャネル
ＭＯＳトランジスタは、十分な耐圧を確保しながら、負
荷Ｌに十分な電力を供給するためのスイッチング素子と
してはＮチャネルＭＯＳトランジスタより特性が劣ると
いう問題点がある。

【００１４】この発明の目的は、負荷に十分な電圧と、
十分な電力を供給し得る半導体スイッチ制御回路を提供
することにある。

【００１５】

【課題を解決するための手段】請求項１では、第一及び
第二のパルス信号生成回路１５，１６は、第一の電源Ｖ
B の供給に基づいて、パルス信号を出力する。前記第一
及び第二のパルス信号生成回路１５，１６は、制御信号
ＣＳに基づいていずれか一方が活性化される。出力トラ
ンジスタＴr11 は、前記第一の電源ＶB より高電圧の第
二の電源ＶA がドレインに供給され、ソースが出力端子
Ｔo に接続されるＮチャネルＭＯＳトランジスタで構成
される。第一の制御回路１７は、前記第一のパルス信号
生成回路１５から出力されるパルス信号を容量Ｃ１を介
して入力して、前記出力端子Ｔoから出力される出力電
圧を容量結合により昇圧し、その昇圧電圧を、前記出力
トランジスタＴr11 のゲートに出力して該出力トランジ
スタＴr11 をオンさせる。第二の制御回路１８は、前記
第二のパルス信号生成回路１６から出力されるパルス信
号の容量Ｃ２を介した容量結合による入力に基づいて、
前記出力トランジスタＴr11 のゲートを前記出力端子Ｔ
o に接続して該ゲート電圧を低下させることにより、前
記出力トランジスタＴr11 をオフさせる。

【００１６】請求項２では、前記第一の制御回路は、容
量結合を介した前記第一のパルス信号生成回路からの入
力信号が第一のダイオードを介して前記出力トランジス
タのゲートに出力され、前記出力トランジスタのソース
が第二のダイオードを介して前記第一のダイオードのア
ノードに接続される。前記第二の制御回路は、容量結合
を介した前記第二のパルス信号生成回路からの入力信号
に基づいて、前記出力トランジスタのゲートとソースと
を断続的に接続する第一のスイッチング素子と、前記出
力トランジスタのオン動作に基づいて、前記出力トラン
ジスタのゲートと前記第一のスイッチング素子の制御端
子とを接続する第二のスイッチング素子とから構成され
る。

【００１７】請求項３では、前記第一及び第二のスイッ
チング素子は、第一及び第二のＮＰＮトランジスタで構
成され、前記第二のＮＰＮトランジスタのベースとコレ
クタとで前記第二のダイオードが構成される。

【００１８】請求項４では、前記第一及び第二のスイッ
チング素子は、第一及び第二のＮチャネルＭＯＳトラン
ジスタで構成される。請求項５では、前記第二のスイッ
チング素子は、ダイオードで構成される。

【００１９】（作用）請求項１では、第一のパルス信号
生成回路１５からパルス信号が出力されると、出力トラ
ンジスタＴr11 のゲート電圧が第二の電源電圧ＶA より
昇圧されて、出力トランジスタＴr11 がオンされるの
で、出力端子Ｔo から第二の電源電圧ＶA が出力され
る。第二のパルス信号生成回路１６からパルス信号が出
力されると、出力トランジスタＴr11 のゲート電圧がソ
ース電圧と同電位となって、出力トランジスタＴr11 が
オフされる。

【００２０】請求項２では、第一のパルス信号生成回路
からパルス信号が出力されると、容量結合により第一の
ダイオードを介して出力トランジスタのゲート電圧が昇
圧され、出力トランジスタがオンされる。そして、出力
トランジスタのソース電圧が第二のダイオードを介して
第一のダイオードのアノードに供給され、そのソース電
圧が容量結合によりさらに昇圧されて、出力トランジス
タのゲート電圧は第二の電源のレベルより高くなる。ま
た、第二のスイッチング素子により、第一のスイッチン
グ素子の制御端子に接続される容量が充電される。第二
のパルス信号生成回路からパルス信号が出力されると、
第一の制御回路での昇圧動作が停止され、第一のスイッ
チング素子で出力トランジスタのゲートとソースとが断
続的に接続されて、出力トランジスタがオフされる。

【００２１】請求項３では、第二のＮＰＮトランジスタ
のベースとコレクタが第二のダイオードとして動作す
る。請求項４では、第一及び第二のスイッチング素子が
ＮチャネルＭＯＳトランジスタで構成されて、耐圧の確
保が容易となる。

【００２２】請求項５では、出力トランジスタのゲート
電圧が昇圧されると、ダイオードを介して第一のスイッ
チング素子の制御端子に接続された容量が充電される。

【００２３】

【発明の実施の形態】

（第一の実施の形態）図２は、この発明を具体化した半
導体スイッチ制御回路の第一の実施の形態を示す。発振
回路１１は、電源ＶB の供給に基づいて、一定周波数の
パルス信号をＡＮＤ回路１２ａ，１２ｂに出力する。

【００２４】前記ＡＮＤ回路１２ａには、制御信号ＣＳ
が入力され、前記ＡＮＤ回路１２ｂには、前記制御信号
ＣＳがインバータ回路１３を介して入力される。前記Ａ
ＮＤ回路１２ａの出力信号は、容量Ｃ１を介してダイオ
ードＤ２のアノードに出力される。前記ダイオードＤ２
のアノードは、ダイオードＤ１のカソードに接続され、
そのダイオードＤ１のアノードは、出力端子Ｔo に接続
される。前記出力端子Ｔo には、負荷ＲL が接続され
る。

【００２５】前記ダイオードＤ２のカソードは、Ｎチャ
ネルＭＯＳトランジスタで構成される出力トランジスタ
Ｔr11 のゲートに接続され、その出力トランジスタＴr1
1 のドレインには電源ＶA が供給され、ソースは前記出
力端子Ｔo に接続される。

【００２６】前記ＡＮＤ回路１２ｂの出力信号は、容量
Ｃ２を介してＮＰＮトランジスタＴr12 のベースに入力
され、同トランジスタＴr12 のコレクタは、前記出力ト
ランジスタＴr11 のゲートに接続され、エミッタは前記
出力端子Ｔo に接続される。

【００２７】また、出力トランジスタＴr11 のゲートに
は、ＮＰＮトランジスタＴr13 のコレクタが接続され、
同トランジスタＴr13 のエミッタは前記トランジスタＴ
r12のベースに接続され、同トランジスタＴr13 のベー
スは出力端子Ｔo に接続される。

【００２８】このように構成された半導体スイッチ制御
回路では、制御信号ＣＳがＨレベルとなると、ＡＮＤ回
路１２ａの出力信号は、発振回路１１の出力信号に基づ
くパルス信号となる。また、ＡＮＤ回路１２ｂの出力信
号は、Ｌレベルに固定され、トランジスタＴr12 はオフ
される。

【００２９】ＡＮＤ回路１２ａからのパルス信号の出力
に基づいて、出力トランジスタＴr11 のゲート電圧は徐
々に上昇し、出力トランジスタＴr11 がオンされると、
出力端子Ｔo から負荷ＲL に電源ＶA が供給される。

【００３０】すると、負荷ＲL への供給電圧が、ダイオ
ードＤ１を介してダイオードＤ２のアノードに供給され
るため、ＡＮＤ回路１２ａから出力されるパルス信号と
容量Ｃ１による容量結合に基づいて、ダイオードＤ２の
アノード電位は電源ＶA の電圧以上に昇圧される。その
昇圧電圧は、電源ＶA よりほぼＡＮＤ回路１２ａから出
力されるパルス信号の振幅分高くなる。

【００３１】このとき、トランジスタＴr13 はオンされ
て、容量Ｃ２が充電され、トランジスタＴr12 のベース
電位は、負荷ＲL への供給電圧からトランジスタＴr13
のベース・エミッタ間電圧降下分低下した電位となる。
また、トランジスタＴr12 はベース電位よりエミッタ電
位の方が高くなるので、オンされない。

【００３２】このような動作により、出力トランジスタ
Ｔr11 のゲート電圧は電源ＶA より同トランジスタＴr1
1 のしきい値分以上高くなるため、負荷ＲL には電源Ｖ
A の電圧レベルが供給される。

【００３３】また、制御信号ＣＳがＬレベルとなると、
ＡＮＤ回路１２ａの出力信号はＬレベルに固定され、Ａ
ＮＤ回路１２ｂの出力信号は発振回路１１の出力信号に
基づくパルス信号となる。

【００３４】すると、トランジスタＴr12 のベース電位
は、負荷ＲL への供給電圧からトランジスタＴr13 のベ
ース・エミッタ間電圧降下分低下した電位に維持されて
いたので、トランジスタＴr12 のベースには、容量Ｃ２
による容量結合により、その電位を下限値としたパルス
信号が入力される。

【００３５】従って、トランジスタＴr12 が断続的にオ
ンされて、出力トランジスタＴr11のゲート電位が低下
し、出力トランジスタＴr11 がオフされる。この結果、
負荷ＲL への電源ＶA の供給が停止される。

【００３６】以上のような半導体スイッチ制御回路で
は、次のような作用効果を得ることができる。 （イ）制御信号ＣＳをＨレベルとすれば、出力トランジ
スタＴr11 のゲート電位を、電源ＶA より出力トランジ
スタＴr11 のしきい値分以上高く昇圧することができる
ので、負荷ＲL に電源ＶA の電圧レベルを供給すること
ができる。また、出力トランジスタＴr11 はＮチャネル
ＭＯＳトランジスタで構成されるので、耐圧の確保が容
易であるとともに、オン抵抗が小さいので、負荷ＲL に
十分な電力を供給することができる。 （ロ）出力トランジスタＴr11 のゲートへの昇圧電圧の
供給は、ＡＮＤ回路１２ａから出力されるパルス信号
と、容量Ｃ１による容量結合と、ダイオードＤ１，Ｄ２
による整流作用により行われるので、ＡＮＤ回路１２ａ
及びそのＡＮＤ回路１２ａにパルス信号を供給する発振
回路１１の電源ＶB は、電源ＶA より低電圧の電源でよ
い。また、ＡＮＤ回路１２ｂ及びインバータ回路１３の
電源も、電源ＶB でよい。

【００３７】従って、電源ＶA が高電圧化されても、Ａ
ＮＤ回路１２ａ及び発振回路１１の耐圧を高くする必要
はない。 （ハ）トランジスタＴr12 ，Ｔr13 のコレクタ・エミッ
タ間には、昇圧電圧とグランドＧＮＤとの電圧差が印加
されることはなく、昇圧電圧と、負荷ＲL への供給電圧
との電位差分が印加される。従って、トランジスタＴr1
2 ，Ｔr13 の耐圧を高くする必要はない。同様に、ダイ
オードＤ１，Ｄ２の耐圧を高くする必要もない。 （ニ）容量Ｃ１，Ｃ２には、電源ＶA とグランドＧＮＤ
レベルとの電位差が印加されるので、十分な耐圧が必要
となるが、その容量Ｃ１，Ｃ２を外付け素子とすれば、
耐圧を確保することも容易である。 （ホ）電源ＶA で動作する回路と、電源ＶB で動作する
回路とは、容量Ｃ１，Ｃ２を介して接続されて、互いの
回路が直流的に遮断されているので、電源電圧の相違に
よる互いの回路の干渉はない。 （第二の実施の形態）図３は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態のトラン
ジスタＴr12 ，Ｔr13 をＮチャネルＭＯＳトランジスタ
Ｔr14 ，Ｔr15で構成したものである。

【００３８】このような構成により、前記実施の形態と
同様な作用効果を得ることができる。また、トランジス
タＴr14 ，Ｔr15 がＮチャネルＭＯＳトランジスタで構
成されるので、耐圧の確保も容易となる。特に、出力ト
ランジスタＴr11 がオフされたとき、トランジスタＴr1
4 のドレイン・ソース間には昇圧電圧とグランドＧＮＤ
との電位差が瞬間的に印加されるため、その電位差に対
する耐圧を確保する事が容易となる。 （第三の実施の形態）図４は、第三の実施の形態を示
す。この実施の形態は、前記第一の実施の形態のダイオ
ードＤ１を削除し、トランジスタＴr13 のコレクタをダ
イオードＤ２のアノードに接続したものである。

【００３９】このような構成により、ＡＮＤ回路１２ａ
からパルス信号が出力されると、出力トランジスタＴr1
1 の電位が上昇して、その出力トランジスタＴr11 がオ
ンされる。

【００４０】そして、負荷ＲL への供給電圧が上昇し
て、トランジスタＴr13 のベース電位がそのコレクタ電
位より高くなると、その供給電圧が同トランジスタＴr1
3 のベースからコレクタに供給される。

【００４１】従って、トランジスタＴr13 のベース・コ
レクタが前記第一の実施の形態のダイオードＤ１と等価
となる。このような構成により、前記第一の実施の形態
よりダイオードを一つ削減することができる。

【００４２】また、第一及び第二の実施の形態の前記ト
ランジスタＴr13 , Ｔr15 をダイオードに置換してもよ
い。前記実施の形態から把握できる請求項以外の技術思
想を以下にその効果とともに述べる。 （１）請求項２において、第一のスイッチング素子をＮ
チャネルＭＯＳトランジスタで構成した。第一のスイッ
チング素子の耐圧を確保することが容易となる。

【００４３】

【発明の効果】以上詳述したように、この発明は負荷に
十分な電圧と、十分な電力を供給し得る半導体スイッチ
制御回路を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施の形態を示す回路図である。

【図３】 第二の実施の形態を示す回路図である。

【図４】 第三の実施の形態を示す回路図である。

【図５】 従来例を示す回路図である。

【符号の説明】

１５ 第一のパルス信号生成回路 １６ 第二のパルス信号生成回路 １７ 第一の制御回路 １８ 第二の制御回路 ＶB 第一の電源 ＶA 第二の電源 ＣＳ 制御信号 Ｔo 出力端子 Ｔr11 出力トランジスタ Ｃ１，Ｃ２ 容量

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一の電源の供給に基づいて、パルス信
   号を出力する第一及び第二のパルス信号生成回路と、 前記第一及び第二のパルス信号生成回路は、制御信号に
   基づいていずれか一方が活性化されることと、 前記第一の電源より高電圧の第二の電源がドレインに供
   給され、ソースが出力端子に接続されるＮチャネルＭＯ
   Ｓトランジスタで構成された出力トランジスタと、 前記第一のパルス信号生成回路から出力されるパルス信
   号を容量を介して入力して、前記出力端子から出力され
   る出力電圧を容量結合により昇圧し、その昇圧電圧を前
   記出力トランジスタのゲートに出力して該出力トランジ
   スタをオンさせる第一の制御回路と、 前記第二のパルス信号生成回路から出力されるパルス信
   号の容量を介した容量結合による入力に基づいて、前記
   出力トランジスタのゲートを前記出力端子に接続して該
   ゲート電圧を低下させることにより、前記出力トランジ
   スタをオフさせる第二の制御回路とを備えたことを特徴
   とする半導体スイッチ制御回路。
2. 【請求項２】 前記第一の制御回路は、容量結合を介し
   た前記第一のパルス信号生成回路からの入力信号を第一
   のダイオードを介して前記出力トランジスタのゲートに
   出力し、前記出力トランジスタのソースを第二のダイオ
   ードを介して前記第一のダイオードのアノードに接続し
   て構成し、 前記第二の制御回路は、容量結合を介した前記第二のパ
   ルス信号生成回路からの入力信号に基づいて、前記出力
   トランジスタのゲートとソースとを断続的に接続する第
   一のスイッチング素子と、前記出力トランジスタのオン
   動作に基づいて、前記出力トランジスタのゲートと前記
   第一のスイッチング素子の制御端子とを接続する第二の
   スイッチング素子とから構成したことを特徴とする請求
   項１記載の半導体スイッチ制御回路。
3. 【請求項３】 前記第一及び第二のスイッチング素子
   は、第一及び第二のＮＰＮトランジスタで構成し、前記
   第二のＮＰＮトランジスタのベースとコレクタとで前記
   第二のダイオードを構成することを特徴とする請求項２
   記載の半導体スイッチ制御回路。
4. 【請求項４】 前記第一及び第二のスイッチング素子
   は、第一及び第二のＮチャネルＭＯＳトランジスタで構
   成したことを特徴とする請求項２記載の半導体スイッチ
   制御回路。
5. 【請求項５】 前記第二のスイッチング素子は、ダイオ
   ードで構成したことを特徴とする請求項２記載の半導体
   スイッチ制御回路。