JP3091384B2 - スイッチ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＮチャネルＭＯＳＦ
ＥＴをハイサイドスイッチとして用いる半導体集積回路
で構成されたスイッチ回路に関するものである。

【０００２】

【従来の技術】近年、自動車やＮＣ（数値制御）機器の
リレーやランプ駆動用として、直流電源の高電位側端子
と負荷の高電位側端子との間に挿入されるハイサイドス
イッチが多く用いられるようになってきた。これは、負
荷がグラウンド側（直流電源の低電位側端子）に接続さ
れているため、その交換時に感電の恐れがなく安全なこ
と、および負荷の腐食が起こらない等の利点があるため
である。

【０００３】この場合、ハイサイドスイッチとして半導
体素子、例えばＭＯＳＦＥＴを使用することができる
が、ＰチャネルＭＯＳＦＥＴを使用する場合およびＮチ
ャネルＭＯＳＦＥＴを使用する場合ともに、長所および
欠点がそれぞれ存在する。ＰチャネルＭＯＳＦＥＴを使
用する場合には、その駆動回路が簡単に構成できるが、
ＰチャネルＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴと
くらべて単位面積当りのオン抵抗が高く、ＮチャネルＭ
ＯＳＦＥＴよりも大きなチップでないとＮチャネルＭＯ
ＳＦＥＴと同等の特性が得られない。

【０００４】一方、ＮチャネルＭＯＳＦＥＴを使用する
場合には、ＰチャネルＭＯＳＦＥＴに比べてオン抵抗が
低く、ＰチャネルＭＯＳＦＥＴに比べて小さいチップで
実現可能であるが、ＮチャネルＭＯＳＦＥＴを動作させ
ようとした場合、そのゲート電圧をソース電圧およびド
レイン電圧よりも高くするためのゲート昇圧回路が必要
となる。

【０００５】ハイサイドスイッチの昇圧回路の動作につ
いては、久保俊雄ほか平成元年電気学会全国大会４６４
のような発表がある。また、ＮチャネルＭＯＳＦＥＴと
そのドライブ回路（ゲート昇圧回路を含む）および制御
回路を同一半導体基板に集積した、パワーＩＣが開発さ
れている。その例としては、J. Tihanyi "Smart SIPMOS
Technology" Siemens Forsch. -u. Entwick. -Ber. B
d. 17(1988) Nr.1 (Springer-Verlang 1988) 、和泉田
孝夫ほか“インテリジェントパワースイッチ”東芝レ
ビュー ４２巻 １１号 １９８７年、藤平 龍彦ほか
“自動車用インテリジェントパワーＭＯＳＦＥＴ”富士
時報 Ｖｏｌ．６２ Ｎｏ．１１ １９８９年 等があ
る。

【０００６】図５にハイサイドスイッチとしてＮチャネ
ルＭＯＳＦＥＴを、また、その駆動のための昇圧回路
と、昇圧のための発振波形を作り出すリングオシレータ
を具備した従来のスイッチ回路の一例を示す。図５にお
いて、１Ａおよび１１はそれぞれ負極を接地した直流電
源であり、例えば自動車においては、直流電源１Ａは例
えば１２Ｖの電源電圧を有し、直流電源１１は例えば５
Ｖの電源電圧を有しており、１２Ｖの電圧はバッテリー
の電圧であり、５Ｖの電圧はバッテリーにより動作する
電子回路内部で作成した電圧である。

【０００７】６は直流電源１Ａから給電される負荷であ
る。５は直流電源１Ａの高電位側端子にドレインを接続
し負荷６の高電位側端子にソースを接続したハイサイド
スイッチとなるＮチャネルＭＯＳＦＥＴである。３Ａ〜
３Ｄはそれぞれダイオード、７Ａ〜７Ｃはそれぞれ静電
容量であり、ダイオード３Ａ〜３Ｄは直列接続し、静電
容量７Ａ〜７Ｃはダイオード３Ａ〜３Ｄの直列回路に対
して並列的に接続し、つまりπ形にダイオード３Ａ〜３
Ｄおよび静電容量７Ａ〜７Ｃを接続してあり、これらは
昇圧回路２１を構成している。この昇圧回路２１のアノ
ード側端子はスイッチ素子２を介して直流電源１Ａの高
電位側端子に接続してあり、同カソード側端子はＮチャ
ネルＭＯＳＦＥＴ５のゲートに接続し、またスイッチ素
子４を介して接地している。

【０００８】１４ＡはＮＡＮＤゲート、１４Ｂ，１４Ｃ
はそれぞれインバータ（反転回路）、１４Ｄは静電容
量、１４Ｅは抵抗であり、これらは直流電源１１から給
電されて作動し一定周期の矩形波電圧を出力するリング
オシレータ２５を構成しており、リングオシレータ２５
の動作はスイッチ素子１０Ａ，１０Ｂのオンオフによっ
て制御される。

【０００９】１３Ａ，１３Ｂ，１３Ｃはそれぞれインバ
ータ（反転回路）で、直流電源１１から給電されて作動
し、リングオシレータ２５の出力を入力として昇圧回路
２１を駆動するドライブ回路２６を構成している。この
ドライブ回路２６は静電容量７Ａ，７Ｃには同相の周期
電圧を加え、静電容量７Ｂには静電容量７Ａと逆相の周
期電圧を加えるようになっている。

【００１０】ここで、図５のスイッチ回路の動作につい
て説明する。ハイサイドスイッチであるＮチャネルＭＯ
ＳＦＥＴ５をオンにするときは、スイッチ素子２，１０
Ａをオンにし、スイッチ素子４，１０Ｂをオフにする。
逆に、ＮチャネルＭＯＳＦＥＴ５をオフにするときは、
スイッチ素子２，１０Ａをオフにし、スイッチ素子４，
１０Ｂをオンにする。

【００１１】最初に、ＮチャネルＭＯＳＦＥＴ５をオン
にするときの動作を説明する。スイッチ素子２，１０Ａ
をオンにし、スイッチ素子４，１０Ｂをオフにする。こ
の結果、リングオシレータ２５が動作し、リングオシレ
ータ２５から論理レベルのローレベルが０Ｖで論理レベ
ルのハイレベルが５Ｖの矩形波電圧が出力される。そし
て、この矩形波電圧がドライブ回路２６において、イン
バータ１３Ａで反転されて静電容量７Ａに加えられ、イ
ンバータ１３Ｂでさらに反転されて静電容量７Ｂに加え
られ、インバータ１３Ｃでさらに反転されて静電容量７
Ｃに加えられ、インバータ１３Ａ〜１３Ｃと静電容量７
Ａ〜７Ｃの各接続点の電圧が０Ｖと５Ｖの間で上下する
ことになり、これによって昇圧動作が行なわれ、昇圧さ
れた電圧によってＮチャネルＭＯＳＦＥＴ５の入力容量
が充電され、ＮチャネルＭＯＳＦＥＴ５のゲートに入力
容量の充電電圧が加えられ、ＮチャネルＭＯＳＦＥＴ５
がオンとなる。なお、昇圧動作の詳細については、周知
であるので説明を省略するが、ＮチャネルＭＯＳＦＥＴ
５に加わるゲート電圧は、理想的には、（電源電圧
Ｖ_A ）＋３×（電源電圧Ｖ_B ）−４×（ダイオード３Ａ
〜３Ｄの順電圧）となる。このことで、ＮチャネルＭＯ
ＳＦＥＴ５のゲート電圧は、ドレイン電圧よりも、３×
（電源電圧Ｖ_B ）−４×（ダイオード３Ａ〜３Ｄの順電
圧）分高くなり、負荷６の電圧がほぼドレイン電圧まで
上昇することになる。ゲート電圧の昇圧時間は、リング
オシレータ２５の発振周波数、昇圧電流を作り出す静電
容量７Ａ〜７Ｃの値、およびＮチャネルＭＯＳＦＥＴ５
の入力容量によって決まる。

【００１２】一般的に、ＮチャネルＭＯＳＦＥＴを出力
とするハイサイドスイッチでは、ゲート昇圧時間が出力
ＭＯＳＦＥＴのオン時間、つまりソース電圧が立ち上が
るのにかかる時間を決めている。ゲート信号が入力され
た後、ＮチャネルＭＯＳＦＥＴがスイッチングするため
の遅れ時間は、上記ゲート昇圧時間に比べて非常に小さ
いため、ゲート昇圧時間は、出力ＭＯＳＦＥＴのソース
が立ち上がるまでにかかる時間とほぼ同じ時間となる。

【００１３】つぎに、ＮチャネルＭＯＳＦＥＴ５をオフ
にするときの動作を説明する。スイッチ素子２，１０Ａ
をオフにし、スイッチ素子４，１０Ｂをオンにする。こ
の結果、リングオシレータ２５の発振動作が停止し、リ
ングオシレータ２５の出力電圧が固定され、昇圧回路２
１への給電が無くなるとともに、ＮチャネルＭＯＳＦＥ
Ｔ５のゲートが接地されるので、ＮチャネルＭＯＳＦＥ
Ｔ５がオフとなる。

【００１４】

【発明が解決しようとする課題】つぎに、図５に示した
従来のスイッチ回路について、リングオシレータ２５、
およびその出力信号を昇圧するための静電容量７Ａ〜７
Ｃに伝えるドライブ回路２６および上記静電容量７Ａ等
の各部の電圧信号波形を図６に示し、従来例の問題につ
いて説明する。図７において、（ａ）はリングオシレー
タ２５内のアンドゲート１４Ａの一方の入力端の電圧Ｖ
_D の波形を示し、（ｂ）は同インバータ１４Ｂの出力端
の電圧Ｖ_E の波形を示し、（ｃ）は同インバータ１４Ｃ
の出力端の電圧Ｖ_F の波形を示し、（ｄ）はインバータ
１３Ａの出力端の電圧Ｖ_G の波形を示している。

【００１５】スイッチ素子１０Ａがオンとなって、リン
グオシレータ２５の入力、つまりＮＡＮＤゲート１４Ａ
の入力がハイレベルに固定されると、リングオシレータ
２５は発振を開始し、各部の電圧波形は、図７（ａ）〜
（ｄ）のようになる。ここで、電圧Ｖ_E ，Ｖ_F の発振波
形についてはほぼ矩形となるが、電圧Ｖ_G の発振波形に
ついては、そのインバータ１３Ａの出力端に昇圧用の静
電容量７Ａが接続されているため、インバータ１３Ａの
出力能力と静電容量７Ａの値によって決まる時定数に依
存した遅れ時間が生じ、図７（ｄ）のようになまった波
形となる。なお、他のインバータ１３Ｂ，１３Ｃの出力
電圧についても同様である。

【００１６】ハイサイドスイッチであるＮチャネルＭＯ
ＳＦＥＴ５のオン時のスイッチング時間を短くしようと
すると、静電容量７Ａ（７Ｂ，７Ｃについても同様）の
容量値を大きく、またリングオシレータ２５の発振周波
数を高くする必要があるが、静電容量７Ａの容量値を大
きくすると、上記の時定数は大きくなり、インバータ１
３Ａの出力波形のなまりが大きくなり、完全な０Ｖと５
Ｖ間の発振波形ではなくなり、電圧の変化幅が５Ｖより
狭くなる。この傾向は、発振周波数を高くすると一層顕
著になる。したがって、ＮチャネルＭＯＳＦＥＴ５のゲ
ート電圧の昇圧に非常に長い時間を要したり、前述のよ
うな理想的な電圧までゲート電圧が昇圧されないことが
生じ、見かけ上のオン抵抗が高くなってしまうことが起
こる。

【００１７】したがって、この発明の目的は、ゲート昇
圧スピードを速くし、ＮチャネルＭＯＳＦＥＴのオン抵
抗を低くしつつ、オン時のスイッチング時間を短くする
ことができるスイッチ回路を提供することである。

【００１８】

【課題を解決するための手段】この発明のスイッチ回路
は、直流電源の高電位側端子にドレインを接続するとと
もに直流電源から給電を受ける負荷の高電位側端子にソ
ースを接続したＮチャネルＭＯＳＦＥＴと、複数のダイ
オードを直列要素とし複数の静電容量を並列要素として
複数のダイオードおよび複数の静電容量をπ形に接続し
てなり直流電源の高電位側端子にアノード側端子を接続
するとともにＮチャネルＭＯＳＦＥＴのゲートにカソー
ド側端子を接続した昇圧回路と、昇圧回路の複数の静電
容量のうちの奇数番目の静電容量に周期的に変化する電
圧を加えるとともに複数の静電容量のうちの偶数番目の
静電容量に奇数番目の静電容量に加える電圧とは逆相で
周期的に変化する電圧を加えるドライブ回路と、複数の
静電容量の何れかひとつに加わる電圧を上側しきい値お
よび下側しきい値とそれぞれ比較し複数の静電容量の何
れかひとつに加わる電圧が上側しきい値を上回ったとき
に一方の論理レベルの電圧を発生し、複数の静電容量の
何れかひとつに加わる電圧が下側しきい値を下回ったと
きに他方の論理レベルの電圧を発生する電圧比較回路
と、電圧比較回路の出力電圧の論理レベルに応じて複数
の静電容量の何れかひとつに加わる電圧が上側しきい値
を上回ったときに複数の静電容量の何れかひとつに加わ
る電圧を下降させるとともに複数の静電容量の何れかひ
とつに加わる電圧が下側しきい値を下回ったときに複数
の静電容量の何れかひとつに加わる電圧を上昇させるよ
うに論理レベルが変化する出力電圧を発生してドライブ
回路へ供給する電圧発生回路と、昇圧回路からＮチャネ
ルＭＯＳＦＥＴのゲートへの電圧印加を制御するスイッ
チ素子とを備えている。

【００１９】

【作用】この発明の構成によれば、複数の静電容量の何
れかひとつに加わる電圧が上側しきい値を上回ったとき
に複数の静電容量の何れかひとつに加わる電圧を下降さ
せるとともに、複数の静電容量の何れかひとつに加わる
電圧が下側しきい値を下回ったときに複数の静電容量の
何れかひとつに加わる電圧を上昇させるように、電圧発
生回路の出力電圧の論理レベルを変化させるので、昇圧
回路を構成する静電容量に印加される電圧が確実に規定
された２つの電圧値（上側しきい値および下側しきい
値）の間で上下することになる。

【００２０】また、ＮチャネルＭＯＳＦＥＴのオン時間
を短くするため、昇圧のための発振周波数を高くする場
合においても、静電容量に印加される電圧の振幅値を変
えることなく、数ＭＨｚの周波数まで発振周波数を上げ
ることができる。このことによってＮチャネルＭＯＳＦ
ＥＴのゲート電圧を早く上昇でき、ゲート電圧が十分に
上がりきらずＮチャネルＭＯＳＦＥＴのオン抵抗が高く
なるということが回避される。

【００２１】

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１にＮチャネルＭＯＳＦＥＴをハイサイ
ドスイッチとしたこの発明の一実施例のスイッチ回路を
示す。図１において、１は例えば２４Ｖの直流電源、１
１は例えば５Ｖの直流電源であり、直流電源１，１１は
例えば従来例と同様にして形成することができる。

【００２２】６は直流電源１から給電される負荷であ
る。５は直流電源１の高電位側端子にドレインを接続し
負荷６の高電位側端子にソースを接続したハイサイドス
イッチとなるＮチャネルＭＯＳＦＥＴである。３Ａ〜３
Ｄはそれぞれダイオード、７Ａ〜７Ｃはそれぞれ静電容
量であり、これらは複数のダイオード３Ａ〜３Ｄを直列
要素とし複数の静電容量７Ａ〜７Ｃを並列要素として複
数のダイオード３Ａ〜３Ｄおよび複数の静電容量７Ａ〜
７Ｃをπ形に接続してなり直流電源１の高電位側端子に
アノード側端子を接続するとともにＮチャネルＭＯＳＦ
ＥＴ５のゲートにカソード側端子を接続した昇圧回路２
１を構成している。この昇圧回路２１のアノード側端子
はスイッチ素子２を介して直流電源１の高電位側端子に
接続してあり、同カソード側端子はＮチャネルＭＯＳＦ
ＥＴ５のゲートに接続し、またスイッチ素子４を介して
接地している。

【００２３】８Ａ〜８Ｃはそれぞれインバータ（反転回
路）で、これらは昇圧回路２１の複数の静電容量７Ａ〜
７Ｃのうちの奇数番目の静電容量７Ａ，７Ｃに周期的に
変化する電圧を加えるとともに複数の静電容量７Ａ〜７
Ｃのうちの偶数番目の静電容量７Ｂに奇数番目の静電容
量７Ａ，７Ｃに加える電圧とは逆相で周期的に変化する
電圧を加えるドライブ回路２２を構成している。

【００２４】１０Ａ，１０Ｂは電圧発生回路２３の動作
を制御するスイッチ素子であり、スイッチ素子２，４と
ともに、昇圧回路２１からＮチャネルＭＯＳＦＥＴ５の
ゲートへの電圧印加を制御するものである。１２Ａ〜１
２ＣはＰチャネルＭＯＳＦＥＴ、１２Ｄ〜１２ＦはＮチ
ャネルＭＯＳＦＥＴ、１２ＧはＮチャネルＭＯＳＦＥ
Ｔ、１２ＨはＰチャネルＭＯＳＦＥＴ、１２Ｉ，１２Ｊ
はインバータ（反転回路）で、これらは、複数の静電容
量７Ａ〜７Ｃの何れかひとつ、例えば静電容量７Ｃに加
わる電圧を上側しきい値および下側しきい値とそれぞれ
比較し静電容量７Ｃに加わる電圧が上側しきい値を上回
ったときに一方の論理レベルの電圧を発生し、静電容量
７Ｃに加わる電圧が下側しきい値を下回ったときに他方
の論理レベルの電圧を発生する電圧比較回路２４を構成
している。

【００２５】９ＡはＮＡＮＤゲート、９Ｂはインバータ
（反転回路）であり、これらは、電圧比較回路２４の出
力電圧の論理レベルに応じて複数の静電容量７Ａ〜７Ｃ
の何れかひとつ、例えば静電容量７Ｃに加わる電圧が上
側しきい値を上回ったときに静電容量７Ｃに加わる電圧
を下降させるとともに静電容量７Ｃに加わる電圧が下側
しきい値を下回ったときに静電容量７Ｃに加わる電圧を
上昇させるように論理レベルが変化する出力電圧を発生
してドライブ回路２２へ供給する電圧発生回路２３を構
成している。

【００２６】つぎに、このスイッチ回路の動作を説明す
る。最初に、ＮチャネルＭＯＳＦＥＴ５をオンにする動
作について説明する。スイッチ素子２，１０Ａをオンに
し、スイッチ素子４，１０Ｂをオフにすると、電圧発生
回路２３の動作が開始し、仮にＮＡＮＤゲート９Ａの出
力が“Ｈ”（５Ｖ）でインバータ９Ｂの出力が“Ｌ”
（０Ｖ）であるとすると、ドライブ回路２２のインバー
タ８Ａの出力電圧は０Ｖから５Ｖへ向かって上昇し、イ
ンバータ８Ｂの出力電圧は５Ｖから０Ｖへ向かって下降
し、インバータ８Ｃの出力電圧は０Ｖから５Ｖへ向かっ
て上昇する。そして、インバータ８Ｃの出力電圧が５Ｖ
に近い上側しきい値Ｖ₁ を上回ると、電圧比較回路２４
の出力電圧が反転し（“Ｌ”→“Ｈ”）、多少の時間遅
れを伴ってＮＡＮＤゲート９Ａの出力が“Ｈ”（５Ｖ）
から“Ｌ”（０Ｖ）に変化し、したがってインバータ９
Ｂの出力が“Ｌ”（０Ｖ）から“Ｈ”（５Ｖ）に変化す
る。この結果、ドライブ回路２２のインバータ８Ａの出
力電圧は５Ｖから０Ｖへ向かって下降し、インバータ８
Ｂの出力電圧は０Ｖから５Ｖへ向かって上昇し、インバ
ータ８Ｃの出力電圧は５Ｖから０Ｖへ向かって下降す
る。そして、インバータ８Ｃの出力電圧が０Ｖに近い下
側しきい値Ｖ₂を下回ると、電圧比較回路２４の出力電
圧が反転し（“Ｈ”→“Ｌ”）、多少の時間遅れを伴っ
てＮＡＮＤゲート９Ａの出力が“Ｌ”（０Ｖ）から
“Ｈ”（５Ｖ）に変化し、したがってインバータ９Ｂの
出力が“Ｈ”（５Ｖ）から“Ｌ”（０Ｖ）に変化する。
この結果、ドライブ回路２２のインバータ８Ａの出力電
圧は０Ｖから５Ｖへ向かって上昇し、インバータ８Ｂの
出力電圧は５Ｖから０Ｖへ向かって下降し、インバータ
８Ｃの出力電圧は０Ｖから５Ｖへ向かって上昇する。以
下、同様の動作を繰り返す。

【００２７】上記の繰り返し動作によって、昇圧回路２
１が昇圧された電圧をＮチャネルＭＯＳＦＥＴ５のゲー
トに加えることになり、ＮチャネルＭＯＳＦＥＴ５がオ
ンとなる。つぎに、ＮチャネルＭＯＳＦＥＴ５をオフに
する動作について説明する。スイッチ素子２，１０Ａを
オフにし、スイッチ素子４，１０Ｂをオンにすると、電
圧発生回路２３の出力が固定され、昇圧回路２１への電
圧印加が停止し、ＮチャネルＭＯＳＦＥＴ５のゲートが
接地されるので、ＮチャネルＭＯＳＦＥＴ５はオフとな
る。

【００２８】このスイッチ回路では、静電容量７Ｃに加
わる電圧が上側しきい値Ｖ₁ を上回ったときに静電容量
７Ｃに加わる電圧を下降させるとともに、静電容量７Ｃ
に加わる電圧が下側しきい値Ｖ₂ を下回ったときに静電
容量７Ｃに加わる電圧を上昇させるように、電圧発生回
路２３の出力電圧の論理レベルを変化させるので、昇圧
回路２１を構成する静電容量７Ａ〜７Ｃに印加される電
圧が確実に規定された２つの電圧値（上側しきい値Ｖ₁
および下側しきい値Ｖ₂ ）の間で上下することになる。

【００２９】また、ＮチャネルＭＯＳＦＥＴ５のオン時
間を短くするため、昇圧のための発振周波数を高くする
場合においても、静電容量７Ａ〜７Ｃに印加される電圧
の振幅値を変えることなく、数ＭＨｚの周波数まで発振
周波数を上げることができる。このことによってＮチャ
ネルＭＯＳＦＥＴ５のゲート電圧を早く上昇でき、ゲー
ト電圧が十分に上がりきらずＮチャネルＭＯＳＦＥＴ５
のオン抵抗が高くなるということが回避される。

【００３０】図２に図１における昇圧回路２１と電圧比
較回路２４と電圧発生回路２３の部分を抜粋した回路図
を示し、図３の図２の各部の波形図を示す。図３におい
て、（ａ）はインバータ８Ｃの出力電圧Ｖ_X の波形を示
し、（ｂ）は電圧比較回路２４のＰチャネルＭＯＳＦＥ
Ｔ１２ＡとＮチャネルＭＯＳＦＥＴ１２Ｄの接続点の電
圧Ｖ_Y の波形を示し、（ｃ）は電圧発生回路２３の出力
電圧Ｖ_Z の波形図を示す。

【００３１】図３は、インバータ８Ｃの出力電圧Ｖ_X が
上側しきい値Ｖ₁ を上回ったときに電圧Ｖ_Y が反転し、
それより少し遅れて電圧Ｖ_Z が反転し、インバータ８Ｃ
の出力電圧Ｖ_X が下側しきい値Ｖ₂ を下回ったときに電
圧Ｖ_Y が再度反転し、それより少し遅れて電圧Ｖ_Z が再
度反転することを示している。図１のスイッチ回路で
は、昇圧回路２１が３段昇圧となっているため、Ｎチャ
ネルＭＯＳＦＥＴ５のゲートには、直流電源１の電源電
圧Ｖ_A に直流電源１１の電源電圧Ｖ_B の３倍を加えた電
圧からダイオード３Ａ〜３Ｄの順方向電圧の４倍を引い
た電圧まで昇圧されることになる。つまり、直流電源１
の電圧Ｖ₁ が２４Ｖ、直流電源１１の電圧Ｖ₂ が５Ｖの
とき、ゲート電圧は、２４Ｖ＋３×５Ｖ−４×０．６Ｖ
＝３６．６Ｖであるから、約３６．６Ｖまで昇圧され、
ＮチャネルＭＯＳＦＥＴ５のゲート電圧は、ドレイン電
圧よりも１６．６Ｖ高くなり、ソース電圧はほぼドレイ
ン電圧と等しい電圧となる。実際には、ソース電圧は、
ドレイン電圧よりも（ＮチャネルＭＯＳＦＥＴ５のオン
抵抗×出力電流）だけ電位は下がる。

【００３２】つぎに、図２および図３を用いて、この実
施例の効果と実施例における昇圧回路２１の特性につい
て説明する。図２および図３においては、電圧発生回路
２３のインバータ９Ｂの出力電圧（Ｖ_Z ）とＮＡＮＤゲ
ート９Ａの出力電圧の波形はほぼ矩形波であり、矩形波
における上限の電圧は、直流電源１１の電圧Ｖ_B （５
Ｖ）であり、下限の電圧はほぼグラウンドレベル（０
Ｖ）である。

【００３３】上記電圧発生回路２３の出力がつぎのドラ
イブ回路２２のインバータ８Ａ，８Ｂ，８Ｃに入力され
るが、インバータ８Ａ，８Ｃの出力波形は同波形で、イ
ンバータ８Ｂの出力波形はインバータ８Ａ，８Ｃの出力
波形とは反転している。このインバータ８Ａ〜８Ｃの出
力電圧のレベルが下がるとき、直流電源１よりダイオー
ド３Ａ〜３Ｄを通してドライブ回路２２に接続されてい
る静電容量７Ａ〜７Ｃに電流が流れ、静電容量７Ａ〜７
Ｃが充電される。

【００３４】逆に、インバータ８Ａ〜８Ｃの出力電圧の
レベルが上がるときは、その分だけ静電容量７Ａ〜７Ｃ
の電圧が持ち上げられ、次段の静電容量７Ｂ，７Ｃ、Ｎ
チャネルＭＯＳＦＥＴ５の入力容量に電流が流れる。つ
まり、インバータ８Ａ〜８Ｃの出力電圧のレベルが下が
ると、直流電源１よりダイオード３Ａ〜３Ｄを通して静
電容量７Ａ〜７Ｃ，ＮチャネルＭＯＳＦＥＴ５の入力容
量が充電され、インバータ８Ａ〜８Ｃの出力電圧のレベ
ルが上がると次段のインバータ８Ｂ，８Ｃの出力端に接
続された静電容量７Ｂ，７Ｃ，ＮチャネルＭＯＳＦＥＴ
５の入力容量に充電電流が流れる。

【００３５】この動作を繰り返すことによって、出力Ｍ
ＯＳＦＥＴのゲート電位は、最終的には、直流電源１の
電圧Ｖ_A に直流電源１１の電圧Ｖ_B の３倍を加えたもの
からダイオードの順方向電圧の４倍の電圧をひいた電圧
まで昇圧されることになる。ここで、図２の回路の動作
について、もう少し説明を加える。電圧比較回路２４
は、ＮチャネルＭＯＳＦＥＴ５のゲートにいちばん近い
インバータ８Ｃの出力電圧Ｖ_X を上側しきい値Ｖ₁ およ
び下側しきい値Ｖ₂ と比較しているが、この電圧Ｖ_X は
図３（ａ）の波形に示すようになまった状態となる。こ
の電圧Ｖ_X が矩形状になっていないのは、インバータ８
Ｃの出力端に静電容量７Ｃが接続されているからで、こ
れによって時間遅れが生ずるためである。

【００３６】つぎに、電圧発生回路２３へ帰還する電圧
比較回路２４について、さらに説明する。電圧比較回路
２４においては、ＰチヤネルＭＯＳＦＥＴ１２Ａは、ゲ
ート幅が１２０μｍ、ゲート長が１０μｍで、Ｐチャネ
ルＭＯＳＦＥＴ１２Ｂ，１２Ｃはゲート幅が６０μｍ、
ゲート長が１０μｍとサイズに大小関係をつけている。
また、ＮチャネルＭＯＳＦＥＴ１２Ｄはゲート幅が６０
μｍ、ゲート長が１０μｍで、ＮチャネルＭＯＳＦＥＴ
１２Ｅ，１２Ｆはゲート幅が３０μｍ、ゲート長が１０
μｍとサイズに大小関係をつけている。

【００３７】電圧比較回路２４は、ＰチャネルＭＯＳＦ
ＥＴ１２Ａ〜１２Ｃがカレントミラーを構成し、Ｎチャ
ネルＭＯＳＦＥＴ１２Ｄ〜１２Ｆがカレントミラーを構
成し、ＰチャネルＭＯＳＦＥＴ１２Ａには、Ｐチャネル
ＭＯＳＦＥＴ１２Ｂ，１２Ｃに流れる電流の２倍が流
れ、同様にＮチャネルＭＯＳＦＥＴ１２ＣにはＮチャネ
ルＭＯＳＦＥＴ１２Ｅ，１２Ｆに流れる電流の２倍が流
れる構成となっており、ＰチャネルＭＯＳＦＥＴ１２Ｂ
とＮチャネルＭＯＳＦＥＴ１２Ｅには同じ電流が流れる
ようになっている。

【００３８】ここで、ＰチャネルＭＯＳＦＥＴ１２Ａと
ＮチャネルＭＯＳＦＥＴ１２Ｄの接続点の電圧Ｖ_Y は、
インバータ８Ｃの電圧Ｖ_X が上昇する場合、直流電源１
１の電源電圧Ｖ_B に近い上側しきい値Ｖ₁ を上回ると、
上述したＭＯＳＦＥＴ１２Ａ〜１２Ｆのサイズ差により
ＰチャネルＭＯＳＦＥＴ１２Ａの電流がＮチャネルＭＯ
ＳＦＥＴ１２Ｆの電流よりも大きくなり、電圧Ｖ_X はＰ
チャネルＭＯＳＦＥＴ１２Ｂ，１２Ｃのソース側の電
圧、つまり直流電源１１の電圧Ｖ_B に等しくなる。この
結果、インバータ１２Ｈの出力は立ち下がり、Ｐチャネ
ルＭＯＳＦＥＴ１２Ｇがオンし、ＮチャネルＭＯＳＦＥ
Ｔ１２Ｈがオフする。これによって、電圧比較回路２４
から電圧発生回路２３へ帰還される信号電圧が反転、つ
まり“Ｌ”から“Ｈ”に変化し、インバータ８Ｃの電圧
Ｖ_X が下降し、インバータ８Ａの電圧が下降し、インバ
ータ８Ｂの電圧が上昇することになる。なお、実際のイ
ンバータ８Ａ〜８Ｃの電圧の上昇および下降は、電圧発
生回路２３の出力電圧の反転よりも少し遅れる。

【００３９】また、ＰチャネルＭＯＳＦＥＴ１２ＡとＮ
チャネルＭＯＳＦＥＴ１２Ｄの接続点の電圧Ｖ_Y は、イ
ンバータ８Ｃの電圧Ｖ_X が下降する場合、グラウンドレ
ベル（０Ｖ）に近い下側しきい値Ｖ₂ を下回ると、上述
したＭＯＳＦＥＴ１２Ａ〜１２Ｆのサイズ差によりＮチ
ャネルＭＯＳＦＥＴ１２Ｄの電流がＰチャネルＭＯＳＦ
ＥＴ１２Ｃの電流よりも大きくなり、電圧Ｖ_X はＮチャ
ネルＭＯＳＦＥＴ１２Ｅ，１２Ｆのソース側の電圧、つ
まりグラウンドレベルに等しくなる。この結果、インバ
ータ１２Ｈの出力は立ち上がり、ＰチャネルＭＯＳＦＥ
Ｔ１２Ｇがオフし、ＮチャネルＭＯＳＦＥＴ１２Ｈがオ
ンする。これによって、電圧比較回路２４から電圧発生
回路２３へ帰還される信号電圧が反転、つまり“Ｈ”か
ら“Ｌ”に変化し、インバータ８Ｃの電圧Ｖ_X が上昇
し、インバータ８Ａの電圧が上昇し、インバータ８Ｂの
電圧が下降することになる。

【００４０】以上のように、インバータ８Ｃの出力電圧
Ｖ_X の上昇時は、電圧Ｖ_X が直流電源１１の電源電圧Ｖ
_B （５Ｖ）までほぼ達した時、またインバータ８Ｃの出
力電圧Ｖ_X の下降時は、電圧Ｖ_X がグラウンドレベル
（０Ｖ）にほぼ達したときに初めてインバータ１２Ｇの
出力電圧および電圧発生回路２３の出力電圧Ｖ_Z が反転
する。

【００４１】このような動作によって、静電容量７Ａ〜
７Ｃに印加される部分の電圧は確実に直流電源１１の電
源電圧Ｖ_B とグラウンドレベルの間を振幅し、Ｎチャネ
ルＭＯＳＦＥＴ５のゲート電圧の昇圧が早く行われるこ
とになる。今回の実施例としては、静電容量７Ａ〜７Ｃ
の設定を変更したり、ＭＯＳＦＥＴ１２Ａ〜１２Ｆのサ
イズ、抵抗値を変更する等して、発振周波数を２ＭＨｚ
に設定して、オン抵抗が１ΩのＮチャネルＭＯＳＦＥＴ
５のオン時間を５μｓｅｃとすることができた。なお、
ゲート昇圧時間も５μｓｅｃである。つまり、ゲート昇
圧につれて出力のＮチャネルＭＯＳＦＥＴ５がオンとな
り、ゲート昇圧が律速である。

【００４２】また図４には、このスイッチ回路（Ｎチャ
ネルＭＯＳＦＥＴおよびその制御回路）を同一半導体基
板上に形成したモノリシック半導体装置の断面構造の一
部を示した。ここでは、Ｐ型半導体基板４２に高耐圧の
出力ＮチャネルＭＯＳＦＥＴとして横型の延長ドレイン
領域を有するＮチャネルＭＯＳＦＥＴ４１を形成し、制
御回路としてのＣＭＯＳ回路を低耐圧のＮチャネルＭＯ
ＳＦＥＴ８１と低耐圧のＰチャネルＭＯＳＦＥＴ８０に
よって形成している。また、昇圧回路で用いるシリコン
酸化膜からなる容量用酸化膜を用いた容量３９およびダ
イオードとして用いるＮＰＮバイポーラトランジスタ４
０も同一基板に形成している。

【００４３】図４において、４３はチャネルストッパ領
域である。４４はＮチャネルＭＯＳＦＥＴ基板領域であ
る。４５は高耐圧出力ＮチャネルＭＯＳＦＥＴチャネル
領域である。４６はＰチャネルＭＯＳＦＥＴソース端子
である。４７はＰチャネルＭＯＳＦＥＴゲート端子であ
る。４８はＰチャネルＭＯＳＦＥＴドレイン端子であ
る。４９はＮチャネルＭＯＳＦＥＴソース端子である。
５０はＮチャネルＭＯＳＦＥＴゲート端子である。５１
はＮチャネルＭＯＳＦＥＴドレイン端子である。５２，
５３は容量端子である。５４，５５はダイオード端子で
ある。５６は出力ＮチャネルＭＯＳＦＥＴドレイン端子
である。５７は出力ＮチャネルＭＯＳＦＥＴゲート端子
である。５８は出力ＮチャネルＭＯＳＦＥＴソース端子
である。

【００４４】５９はＰチャネルＭＯＳＦＥＴゲート電極
用多結晶シリコン膜である。６０はＮチャネルＭＯＳＦ
ＥＴゲート電極用多結晶シリコン膜である。６１は容量
電極用多結晶シリコン膜である。６２は出力Ｎチャネル
ＭＯＳＦＥＴゲート用多結晶シリコン膜である。６３は
ＰチャネルＭＯＳＦＥＴゲート酸化膜である。６４はＮ
チャネルＭＯＳＦＥＴゲート酸化膜である。６５は容量
用酸化膜である。６６は出力ＮチャネルＭＯＳＦＥＴゲ
ート酸化膜である。６７はＰチャネルＭＯＳＦＥＴ基板
Ｎウェル領域である。６８はＰチャネルＭＯＳＦＥＴソ
ースおよびドレイン拡散領域である。６９はＮチャネル
ＭＯＳＦＥＴソースおよびドレイン拡散領域である。

【００４５】７０は容量用Ｎウェル領域である。７１は
容量用Ｎウェルコンタクト領域である。７２はダイオー
ド用ＮＰＮバイポーラトランジスタコレクタ領域であ
る。７３はダイオード用ＮＰＮバイポーラトランジスタ
コレクタコンタクト領域である。７４はダイオード用Ｎ
ＰＮバイポーラトランジスタベース領域である。７５は
ダイオード用ＮＰＮバイポーラトランジスタベースコン
タクト領域である。７６はダイオード用ＮＰＮバイポー
ラエミッタ領域である。７７は出力ＮチャネルＭＯＳＦ
ＥＴドレインコンタクト領域である。７８は出力Ｎチャ
ネルＭＯＳＦＥＴ延長ドレイン領域である。７９は出力
ＮチャネルＭＯＳＦＥＴソース領域である。

【００４６】

【発明の効果】この発明のスイッチ回路によれば、Ｎチ
ャネルＭＯＳＦＥＴを用いたハイサイドスイッチの駆動
で必要な昇圧回路において、静電容量に印加される電圧
が規定の電圧間で振幅するため、ゲート昇圧スピードを
速くすることにより、出力ＮチャネルＭＯＳＦＥＴのオ
ン抵抗を高くしないでＮチャネルＭＯＳＦＥＴのオン時
のスイッチング時間を短くすることができる。

【図面の簡単な説明】

【図１】この発明の一実施例のスイッチ回路の構成を示
す回路図である。

【図２】図１の一部を抜粋した回路図である。

【図３】図２の各部の波形図である。

【図４】図１のスイッチ回路を構成する半導体装置の断
面構造の一部を示す断面図である。

【図５】従来のスイッチ回路の構成を示す回路図であ
る。

【図６】図５の一部を抜粋した回路図である。

【図７】図６の各部波形図である。

【符号の説明】

１ 直流電源 ２ スイッチ素子 ３Ａ〜３Ｄ ダイオード ４ スイッチ素子 ５ ＮチャネルＭＯＳＦＥＴ ６ 負荷 ７Ａ〜７Ｃ 静電容量 ８Ａ〜８Ｃ インバータ ９Ａ ＮＡＮＤゲート ９Ｂ インバータ １０Ａ，１０Ｂ スイッチ素子 １１ 直流電源 ２１ 昇圧回路 ２２ ドライブ回路 ２３ 電圧発生回路 ２４ 電圧比較回路

フロントページの続き (56)参考文献 特開 平７−44246（ＪＰ，Ａ) 特開 平４−108215（ＪＰ，Ａ) 特開 平４−241511（ＪＰ，Ａ) 特開 平７−322605（ＪＰ，Ａ) 特開 平７−66700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 直流電源の高電位側端子にドレインを接
   続するとともに前記直流電源から給電を受ける負荷の高
   電位側端子にソースを接続したＮチャネルＭＯＳＦＥＴ
   と、 複数のダイオードを直列要素とし複数の静電容量を並列
   要素として前記複数のダイオードおよび前記複数の静電
   容量をπ形に接続してなり前記直流電源の高電位側端子
   にアノード側端子を接続するとともに前記ＮチャネルＭ
   ＯＳＦＥＴのゲートにカソード側端子を接続した昇圧回
   路と、 前記昇圧回路の前記複数の静電容量のうちの奇数番目の
   静電容量に周期的に変化する電圧を加えるとともに前記
   複数の静電容量のうちの偶数番目の静電容量に前記奇数
   番目の静電容量に加える電圧とは逆相で周期的に変化す
   る電圧を加えるドライブ回路と、 前記複数の静電容量の何れかひとつに加わる電圧を上側
   しきい値および下側しきい値とそれぞれ比較し前記複数
   の静電容量の何れかひとつに加わる電圧が上側しきい値
   を上回ったときに一方の論理レベルの電圧を発生し、前
   記複数の静電容量の何れかひとつに加わる電圧が下側し
   きい値を下回ったときに他方の論理レベルの電圧を発生
   する電圧比較回路と、 前記電圧比較回路の出力電圧の論理レベルに応じて前記
   複数の静電容量の何れかひとつに加わる電圧が上側しき
   い値を上回ったときに前記複数の静電容量の何れかひと
   つに加わる電圧を下降させるとともに前記複数の静電容
   量の何れかひとつに加わる電圧が下側しきい値を下回っ
   たときに前記複数の静電容量の何れかひとつに加わる電
   圧を上昇させるように論理レベルが変化する出力電圧を
   発生して前記ドライブ回路へ供給する電圧発生回路と、 前記昇圧回路から前記ＮチャネルＭＯＳＦＥＴのゲート
   への電圧印加を制御するスイッチ素子とを備えたスイッ
   チ回路。