JPH0338911A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0338911A JPH0338911A JP1174609A JP17460989A JPH0338911A JP H0338911 A JPH0338911 A JP H0338911A JP 1174609 A JP1174609 A JP 1174609A JP 17460989 A JP17460989 A JP 17460989A JP H0338911 A JPH0338911 A JP H0338911A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- semiconductor integrated
- integrated circuit
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000005669 field effect Effects 0.000 claims description 8
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特にＭＯＳ型電界効果
トランジスタからなる半導体集積回路に関する。
トランジスタからなる半導体集積回路に関する。
第４図において、従来の半導体集積回路の一例は、Ｐチ
ャネル型ＭＯ３電界効果トランジスタｌとＮチャネル型
ＭＯＳｉ界効果トランジスタ２との直列体に、抵抗７と
コンデンサ８とを負荷した回路を、２段接続したもので
ある。
ャネル型ＭＯ３電界効果トランジスタｌとＮチャネル型
ＭＯＳｉ界効果トランジスタ２との直列体に、抵抗７と
コンデンサ８とを負荷した回路を、２段接続したもので
ある。
この従来のＭＯ３型電界効果トランジスタからなる半導
体装置で遅延回路等を構成する場合、Ｐチャネル型、Ｎ
チャネル型ともソースを、それぞれ電源端子、接地端子
に接続して構成したインバータを、第４図に示すように
、抵抗７とコンデンサ８とで負荷を大きくして、電気信
号の伝搬を遅らせたり、前記の様に構成されたインバー
タを多段（第４図では２段）用いて、全体として電気信
号の遅延を得ていた。また、従来の半導体集積回路の他
側は、第５図に示すように、２個のＰ型ＭＯ３）ランジ
スタの直列体と２個のＮ型ＭＯＳトランジスタの直列体
をさらに直列に接続して多段接続となし、使用されてい
るトランジスタのオン抵抗を大きくシ、かつトランジス
タのゲートで負荷を重くすることによって、遅延を得る
回路もある。
体装置で遅延回路等を構成する場合、Ｐチャネル型、Ｎ
チャネル型ともソースを、それぞれ電源端子、接地端子
に接続して構成したインバータを、第４図に示すように
、抵抗７とコンデンサ８とで負荷を大きくして、電気信
号の伝搬を遅らせたり、前記の様に構成されたインバー
タを多段（第４図では２段）用いて、全体として電気信
号の遅延を得ていた。また、従来の半導体集積回路の他
側は、第５図に示すように、２個のＰ型ＭＯ３）ランジ
スタの直列体と２個のＮ型ＭＯＳトランジスタの直列体
をさらに直列に接続して多段接続となし、使用されてい
るトランジスタのオン抵抗を大きくシ、かつトランジス
タのゲートで負荷を重くすることによって、遅延を得る
回路もある。
一般的に、遅延回路に用いられるトランジスタは、チャ
ネル幅が小さく、チャネル長が長い構造のものが普通で
ある。
ネル幅が小さく、チャネル長が長い構造のものが普通で
ある。
前述した従来の第４図の遅延回路は、抵抗７やコンデン
サ８が必要なので、集積回路化しにくく、大きな遅延を
得るためには、大きな面積を要するという欠点がある。
サ８が必要なので、集積回路化しにくく、大きな遅延を
得るためには、大きな面積を要するという欠点がある。
また、第５図の遅延回路は、第４図に比較して集積回路
化しやすいが、素子を多く必要とするので、大きな遅延
を得るのはむずかしい。
化しやすいが、素子を多く必要とするので、大きな遅延
を得るのはむずかしい。
また、半導体集積回路を専用設計する場合、トランジス
タのチャネル幅を小さくして、遅延を大きくすることが
可能であるが、チャネル幅を小さくすると、プロセスの
変動による影響がトランジスタの能力に大きく作用する
ため、信頼性が低くなる。一方、チャネル長を長くする
場合は、信頼性が高いが、ゲートアレイ等の様にマスタ
ースライス型の半導体集積装置では、チャネル長が一律
に決定されてしまうので、この構造は不可能である。
タのチャネル幅を小さくして、遅延を大きくすることが
可能であるが、チャネル幅を小さくすると、プロセスの
変動による影響がトランジスタの能力に大きく作用する
ため、信頼性が低くなる。一方、チャネル長を長くする
場合は、信頼性が高いが、ゲートアレイ等の様にマスタ
ースライス型の半導体集積装置では、チャネル長が一律
に決定されてしまうので、この構造は不可能である。
本発明の目的は、前記欠点が解決され、集積回路化し易
く、大きな遅延が得られるようにした半導体集積回路を
提供することにある。
く、大きな遅延が得られるようにした半導体集積回路を
提供することにある。
本発明の半導体集積回路の構成は、ドレインを一定電位
に接続したＰチャネル型ＭＯＳ電界効果トランジスタの
ソースと、ドレインを他定電位に接続したＮチャネル型
ＭＯＳ電界効果トランジスタのソースとを接続して出力
となし、前記トランジスタのゲート同士を共通接続して
入力となしたノンインバータを含むことを特徴とする。
に接続したＰチャネル型ＭＯＳ電界効果トランジスタの
ソースと、ドレインを他定電位に接続したＮチャネル型
ＭＯＳ電界効果トランジスタのソースとを接続して出力
となし、前記トランジスタのゲート同士を共通接続して
入力となしたノンインバータを含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路の回路図で
ある。
ある。
第１図において、本実施例の半導体集積回路回路は、Ｐ
チャネル型ＭＯＳ）ランジスタ１のドレインが接地端子
に接続され、Ｎチャネル型ＭＯＳトランジスタ２のドレ
インが電源端子に接続され、各トランジスタ１，２のソ
ースが共通接続され出力となし、ゲートを共通接続し入
力となし、多段接続したもので、ノンインバータ３を構
成している。これらのノンインバータ３を３段接続する
ことにより、遅延回路を構成する。
チャネル型ＭＯＳ）ランジスタ１のドレインが接地端子
に接続され、Ｎチャネル型ＭＯＳトランジスタ２のドレ
インが電源端子に接続され、各トランジスタ１，２のソ
ースが共通接続され出力となし、ゲートを共通接続し入
力となし、多段接続したもので、ノンインバータ３を構
成している。これらのノンインバータ３を３段接続する
ことにより、遅延回路を構成する。
次に、第１図のノンインバータ３の動作について説明す
る。
る。
第３図（ｂ）は、従来のインバータの入出力伝達特性を
示す特性図で、入力ＶＩＮをゲートに加えた場合の出力
■。ｕＴが示されており、出力Ｖ。ｔｌＴは、電源電圧
ＶＤＤでフルスイングし、レベルの変化も鋭くなってい
る。
示す特性図で、入力ＶＩＮをゲートに加えた場合の出力
■。ｕＴが示されており、出力Ｖ。ｔｌＴは、電源電圧
ＶＤＤでフルスイングし、レベルの変化も鋭くなってい
る。
一方、本実施例のノンインバータ３の入出力伝達特性図
は、２ｇ３図（ａ）に示すように、各トランジスタのス
レッシュホールド電圧分Δ■だけ出力電圧のスイングす
る輻が小さくなり、レベルの変化もゆるやかになる。従
って、同一の素子で比較すると、−段で大きな遅延時間
を得ることができる。
は、２ｇ３図（ａ）に示すように、各トランジスタのス
レッシュホールド電圧分Δ■だけ出力電圧のスイングす
る輻が小さくなり、レベルの変化もゆるやかになる。従
って、同一の素子で比較すると、−段で大きな遅延時間
を得ることができる。
現在、トランジスタのスレッシュホールド電圧は、電源
電圧の１１５から１／６に設定されているので、２段ま
たは３段まで直列に接続することが可能であり、第１図
に示すように、通常のＣＭＯＳインバータ４を中間に挿
入すれば、多段に接続することが可能となり、大きな遅
延時間を得ることができる。
電圧の１１５から１／６に設定されているので、２段ま
たは３段まで直列に接続することが可能であり、第１図
に示すように、通常のＣＭＯＳインバータ４を中間に挿
入すれば、多段に接続することが可能となり、大きな遅
延時間を得ることができる。
尚、インバータ４は、通常の０ＭＯＳ構成のシュミット
・インバータで、ノイズに、より強くするために接続し
である。
・インバータで、ノイズに、より強くするために接続し
である。
第２図は本発明の他の実施例の半導体集積回路の回路図
である。
である。
第２図において、本実施例では、前記一実施例で示した
ノンインバータ３を使用し、２段及び３段接続し、それ
ぞれ第１図と同様のインバータ４を接続し、リセット信
号発生回路に入力されて、パワーオンリセット回路を構
成している。
ノンインバータ３を使用し、２段及び３段接続し、それ
ぞれ第１図と同様のインバータ４を接続し、リセット信
号発生回路に入力されて、パワーオンリセット回路を構
成している。
通常パワーオンリセット回路では、抵抗とコンデンサで
決定される時間で、電源投入後のリセット信号発生のタ
イミングを適合させる。素子全体が電源投入後正常に動
作する時、つまり普通りロック信号が正常レベルで動作
する時まで待ってからリセット信号を働かせるためのも
のである。
決定される時間で、電源投入後のリセット信号発生のタ
イミングを適合させる。素子全体が電源投入後正常に動
作する時、つまり普通りロック信号が正常レベルで動作
する時まで待ってからリセット信号を働かせるためのも
のである。
本実施例では、クロック信号発生回路５からのクロック
信号を、２段及び３段構成のノンインバータに入力し、
インバータ４の出力の端子Ｂの信号が変化し、その後端
子Ａの信号が正常レベルで変化した場合に、リセット信
号発生回路６からリセット信号が発生され、素子全体に
リセットをかけるようにしたものである。本回路は、ノ
ンインバータ３でレベル範囲がせまくなるので、素子全
体が正常に働くようになった後に、少しおくれて正常動
作が可能となる。つまり、本回路が正常動作する時は、
既に素子の他の回路は正常動作が十分可能であるので、
リセット信号をかける適当々タイミングとなる。
信号を、２段及び３段構成のノンインバータに入力し、
インバータ４の出力の端子Ｂの信号が変化し、その後端
子Ａの信号が正常レベルで変化した場合に、リセット信
号発生回路６からリセット信号が発生され、素子全体に
リセットをかけるようにしたものである。本回路は、ノ
ンインバータ３でレベル範囲がせまくなるので、素子全
体が正常に働くようになった後に、少しおくれて正常動
作が可能となる。つまり、本回路が正常動作する時は、
既に素子の他の回路は正常動作が十分可能であるので、
リセット信号をかける適当々タイミングとなる。
本実施例では、外付の抵抗やコンデンサを用いる必要が
ないので、部品数が減り、信頼性も向上する。
ないので、部品数が減り、信頼性も向上する。
以上説明したように、本発明は、０ＭＯ３構成の極性を
逆にしたトランジスタを用いて、ノンインバータを構成
することにより、大きな遅延を得ることができ、これに
伴い、外付けの部品や、抵抗、コンデンサ等の集積化し
にくい素子、及びインバータ素子数そのものを少なくす
ることができるので、部品点数及びチップ面積を減らす
ことができるという効果がある。
逆にしたトランジスタを用いて、ノンインバータを構成
することにより、大きな遅延を得ることができ、これに
伴い、外付けの部品や、抵抗、コンデンサ等の集積化し
にくい素子、及びインバータ素子数そのものを少なくす
ることができるので、部品点数及びチップ面積を減らす
ことができるという効果がある。
第１図は本発明の一実施例の半導体集積回路回路を示す
回路図、第２図は本発明の他の実施例の半導体集積回路
を示す回路図、第３図（ａ）は第１図の入力出力特性図
、第３図（ｂ）は従来の半導体集積回路の入出力特性図
、第４図、第５図はいずれも従来の半導体集積回路の回
路図である。 ■・・・・・・Ｐチャネル型トランジスタ、２・・・・
・・ＮチャネルｕＭＯｓトランジスタ、３・・・・・・
ノンインバータ、４・・・・・・ＣＭＯＳシュミットイ
ンバータ、５・・・・・・クロック信号発生回路、６・
・・・・・リセット信号発生回路、 ・・・・・抵抗、 ８・・・・・ コンデンサ。
回路図、第２図は本発明の他の実施例の半導体集積回路
を示す回路図、第３図（ａ）は第１図の入力出力特性図
、第３図（ｂ）は従来の半導体集積回路の入出力特性図
、第４図、第５図はいずれも従来の半導体集積回路の回
路図である。 ■・・・・・・Ｐチャネル型トランジスタ、２・・・・
・・ＮチャネルｕＭＯｓトランジスタ、３・・・・・・
ノンインバータ、４・・・・・・ＣＭＯＳシュミットイ
ンバータ、５・・・・・・クロック信号発生回路、６・
・・・・・リセット信号発生回路、 ・・・・・抵抗、 ８・・・・・ コンデンサ。
Claims (1)
- ドレインを一定電位に接続したＰチャネル型ＭＯＳ電界
効果トランジスタのソースと、ドレインを他定電位に接
続したＮチャネル型ＭＯＳ電界効果トランジスタのソー
スとを接続して出力となし、前記トランジスタのゲート
同士を共通接続して入力となしたインバータを含むこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174609A JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174609A JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338911A true JPH0338911A (ja) | 1991-02-20 |
| JP2745697B2 JP2745697B2 (ja) | 1998-04-28 |
Family
ID=15981580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174609A Expired - Lifetime JP2745697B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745697B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598111A (en) * | 1993-08-03 | 1997-01-28 | Nec Corporation | Delay circuit for digital signal processing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352348A (en) * | 1976-10-25 | 1978-05-12 | Hitachi Ltd | Cmos input circuit |
| JPS5437452A (en) * | 1977-08-29 | 1979-03-19 | Seiko Instr & Electronics Ltd | Oscillating mos inverter |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
-
1989
- 1989-07-05 JP JP1174609A patent/JP2745697B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352348A (en) * | 1976-10-25 | 1978-05-12 | Hitachi Ltd | Cmos input circuit |
| JPS5437452A (en) * | 1977-08-29 | 1979-03-19 | Seiko Instr & Electronics Ltd | Oscillating mos inverter |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598111A (en) * | 1993-08-03 | 1997-01-28 | Nec Corporation | Delay circuit for digital signal processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745697B2 (ja) | 1998-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2570471B2 (ja) | クロックドライバー回路 | |
| JPH041440B2 (ja) | ||
| JPH011200A (ja) | 半導体集積回路 | |
| KR0162929B1 (ko) | 디지탈 신호 처리용 지연 회로 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| JPH04129416A (ja) | パワーオンリセット回路 | |
| JP2745697B2 (ja) | 半導体集積回路 | |
| JP3147955B2 (ja) | 半導体装置 | |
| JPH0659761A (ja) | 半導体集積回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPS62162972A (ja) | 電流比較回路 | |
| JPH05283992A (ja) | 遅延回路 | |
| KR940000252Y1 (ko) | 씨모스 낸드게이트 | |
| KR930005445Y1 (ko) | 디코더 회로 | |
| JPH02105723A (ja) | レベル変換回路 | |
| JPS62194736A (ja) | 半導体集積回路 | |
| JPS5478069A (en) | Dual complementary mos transistor circuit | |
| JPH04301921A (ja) | インバータ回路 | |
| JPS61247123A (ja) | ３値出力回路 | |
| JPS61296817A (ja) | パワ−オン・リセツト回路 | |
| JPH02264514A (ja) | パルス幅変調回路 | |
| JPH01200716A (ja) | 電子回路 | |
| JPS60189315A (ja) | リセツト回路 | |
| JPS631049A (ja) | Ｍｏｓ集積回路装置 | |
| JPS61234616A (ja) | シユミツトトリガ回路 |