JP4168704B2 - 電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源回路に関し、特に、ＣＭＯＳインバータ回路を用いた電源回路などにおいて、出力電圧の変化を監視して誤差信号を得、ＰＷＭ信号を生成する際に、負荷の変化に対して高速に応答でき、安定した出力電圧を得ることができるようにした電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１５に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１５において、電源回路は、ハイサイド（上位）トランジスタであるＰＭＯＳ（ＱＰ1）とローサイド（下位）トランジスタであるＮＭＯＳ（ＱＮ1）を有し、交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧Ｖrと比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。
【０００８】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ1）のソースＳは端子１に接続し、ＮＭＯＳ（ＱＮ1）のソースＳは端子２に接続している。
【０００９】
ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００１０】
中間ノードＫと基準電位ＶSSを与える端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ0で平滑された直流電圧ＶOUTが出力される。そして、出力電圧ＶOUTはフィードバックラインを介してエラーアンプ４０の−端子に帰還され、入力端子５の基準電圧Ｖrと比較される。エラーアンプ４０の比較結果である誤差出力ＶbはＰＷＭ回路３０に供給され、該誤差出力に応じてＰＷＭ回路３０が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶOUT（例えば３．０Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
ところで、従来、上記エラーアンプ４０は、例えば図１６に示すようにオペアンプＯＰ1と抵抗Ｒ1とコンデンサＣ1を用いた１つの積分回路で構成されている。図１６の積分回路では、入力端子６に入力する負荷側からの帰還電圧と端子５に与えられる基準電圧Ｖrとの差分を積分した電圧に比例する電圧が出力端子７に出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１６のような従来の１つの積分回路によるエラーアンプでは、急激な負荷側の変動に対して応答できず、外部の負荷（図示せず）及び安定化容量Ｃ0の違いにより負荷側が発振してしまうことがある。なお、負荷側の変動に対する応答遅れは、エラーアンプのほかにその後段のＰＷＭ回路においても生ずるものである。
【００１３】
そこで、本発明は、上記の問題に鑑みて、急激な負荷変動に対しても高速に応答でき、安定した出力を得ることができ、しかも負荷等の外部回路の違いに対しても互換性を有する電源回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記積分回路の出力がゲート入力される第１のトランジスタと、前記微分回路の出力がゲート入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１５】
本発明のこのような構成によれば、誤差検出手段として、積分回路のほかに微分回路を加えた構成とすることにより、負荷等の外部回路の違いによりＣＭＯＳインバータ回路の出力が発振するのを防止して、安定した出力を得ることができる。従って、広い負荷状況に対応可能である。特に、負荷電流の変化に対してより高速に応答することができる。
【００１６】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１７】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることができる。広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００１８】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記微分回路の出力がゲート入力される第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１９】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路並びに微分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることが可能となる。しかも、より広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２１】
さらに、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記積分回路の出力がゲート入力される第１のトランジスタと、前記微分回路の出力がゲート入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２２】
本発明のこのような構成によれば、誤差検出手段として、積分回路のほかに微分回路を加えた構成とすることにより、負荷等の外部回路の違いにより電圧生成回路の出力が発振するのを防止して、安定した出力を得ることができる。従って、広い負荷状況に対応可能である。特に、負荷電流の変化に対してより高速に応答することができる。
【００２３】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２４】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることができる。広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２５】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記微分回路の出力がゲート入力される第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２６】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路並びに微分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることが可能となる。しかも、より広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２９】
また、本発明の電源回路において、前記電流加算回路はカレントミラーを用いて構成されることが好ましい。
【００３０】
このような構成によれば、カレントミラーの一方の電流路にて電流加算し、その電流加算結果をカレントミラーのもう一方の電流路から信号値として次段回路へ出力することができる。
【００３１】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明に係る一実施の形態の電源回路の構成を示している。図１５の従来回路と同一部分には同一符号を付して説明する。
【００３２】
図１において、電源回路は、入力電圧ＶIN（＝電源電圧ＶDD）と基準電位ＶSSとの間にハイサイド（上位）トランジスタとしてのＰＭＯＳ（ＱＰ1）とローサイド（下位）トランジスタとしてのＮＭＯＳ（ＱＮ1）を有し、これらのトランジスタをＰＷＭ信号を用いて交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧Ｖrと比較し誤差信号を得るもので、負荷変動に対して負荷側が発振するのを防止可能であったり及び／又は負荷変動に対して高速に応答可能な誤差信号が得られる誤差検出手段としてのエラーアンプ５０と、この誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。前記ＣＭＯＳインバータ回路は、直流電圧ＶINを入力し、適宜な直流電圧ＶOUTに変換して出力する電圧生成回路としてのＤＣ−ＤＣ変換回路を構成している。
【００３３】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ1）のソースＳは端子１に接続し、ＮＭＯＳ（ＱＮ1）のソースＳは端子２に接続している。
【００３４】
ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００３５】
なお、図２(a)，(b)に示すようにＮＭＯＳ（ＱＮ1）のゲートパルスＳLは、ＰＭＯＳ（ＱＰ1）のゲートパルスＳHとほぼ同期にしているが、ゲートパルスＳLのハイレベルとなる期間は、ゲートパルスＳHのハイレベルとなる期間より若干狭い幅となるように形成されており、ＰＭＯＳ及びＮＭＯＳが同時にオンしないようにすることによって電源ＶIN側から基準電位ＶSS側へ貫通電流が流れるのを防いでいる。また、ＮＭＯＳ（ＱＮ1）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるローサイド側ＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００３６】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶSSが与えられる端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ0で平滑された直流電圧ＶOUT（例えば３．０Ｖ）が出力され、図示しない負荷に供給される。
【００３７】
そして、出力の直流電圧ＶOUTはフィードバックラインを介してエラーアンプ５０の−端子に帰還されており、基準電圧Ｖrと比較される。
【００３８】
エラーアンプ５０の比較結果である誤差（エラー）電圧ＶbはＰＷＭ回路３０に供給され、該誤差電圧にてＰＷＭ回路３０が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶOUTが一定となるように制御されるようになっている。
【００３９】
上記の構成においては、エラーアンプ５０は、積分回路のほかに、後述するように、出力電圧ＶOUTの変動に対して負荷側が発振するのを防止するための微分回路や、出力電圧ＶOUTの変動に対して高速に応答できる高速用積分回路を備えたものである。ＰＷＭ回路３０は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳH，ＳLをＰＷＭ信号として出力し、ＰＭＯＳ（ＱＰ1）とＮＭＯＳ（ＱＮ1）の各ゲートに印加する。高周波パルスＳH，ＳLは図２(a)，(b)に示すようなパルスである。ＰＭＯＳ(ＱＰ１)，ＮＭＯＳ(ＱＮ１)の各トランジスタが上記のほぼ同期した高周波パルスＳH，ＳLにて交互にオン，オフすることにより、接続点である中間ノードＫに図２(c)に示すような交流電圧ＶＭＡを発生する。この交流電圧ＶＭＡに基づいて電流がコイルＬ1を通り安定化容量Ｃ0に充電されることによって、出力端子４には出力電圧ＶOUTとしての直流電圧が得られる。
【００４０】
図３は上記エラーアンプ５０の第１の実施の形態を示す回路図である。本実施の形態におけるエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される積分回路５１と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される微分回路５４と、前記積分回路５１及び前記微分回路５４のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５とで構成したものである。積分回路５１は、オペアンプＯＰ2と抵抗Ｒ2とコンデンサＣ2とで構成されており、微分回路５４はオペアンプＯＰ5とコンデンサＣ5と抵抗Ｒ5とで構成されている。
【００４１】
ＣＭＯＳインバータ回路の出力電圧ＶOUT（例えば３．０Ｖ）は電圧帰還信号ＶＦＢとしてエラーアンプ５０の入力端子８に入力される。入力端子８と基準電位ＶSSを与える端子９との間には抵抗ｒ1，ｒ2を直列に接続した分圧回路が接続されており、その接続点（分圧点）ａには例えば１．５Ｖの電圧が出力される。ａ点の分圧されたフィードバック電圧はそれぞれ積分回路５１のオペアンプＯＰ2及び微分回路５４のオペアンプＯＰ5の各−端子側の入力として積分回路５１及び微分回路５４に入力される。積分回路５１のオペアンプＯＰ2及び微分回路５４のオペアンプＯＰ5の各＋端子には、端子１０からの基準電圧Ｖrが入力される。
【００４２】
積分回路５１及び微分回路５４の各出力は、ＭＯＳ回路で構成される電流加算回路５５のＮＭＯＳ（ＱＮ2），（ＱＮ6）の各ゲートに入力される。
【００４３】
電流加算回路５５は、入力電圧ＶIN（＝電源電圧ＶDD）が供給される電源入力端子１１と基準電位ＶSSを与える端子１２との間に、ドレイン・ゲートを共通に接続したＰＭＯＳ（ＱＰ2）とＮＭＯＳ（ＱＮ2）とが各ドレインを共通にして直列に接続され、また電源入力端子１１と基準電位入力端子１２との間に、ＰＭＯＳ（ＱＰ3）とドレイン・ゲートを共通に接続したＮＭＯＳ（ＱＮ3）とが各ドレインを共通にして直列に接続され、前記ＰＭＯＳ（ＱＰ2），（ＱＰ3）の各ゲートは共通に接続されて定電流回路（カレントミラー）を構成しており、また前記ＮＭＯＳ（ＱＮ2）のドレイン・ソース間には並列にＮＭＯＳ（ＱＮ6）が接続された構成となっている。そして、前記ＮＭＯＳ（ＱＮ2）のゲートには前記積分回路５1の出力電圧が入力し、前記ＮＭＯＳ（ＱＮ6）のゲートには前記微分回路５４の出力電圧が入力しており、前記ＮＭＯＳ（ＱＮ3）のドレインに接続した出力端子1３からＰＷＭ回路３０へ供給する誤差電圧Ｖbが出力されるようになっている。
【００４４】
図３のエラーアンプ５０においては、ＣＭＯＳインバータ回路の出力電圧ＶOUTに基づいたａ点の分圧電圧が積分回路５１及び微分回路５４に入力されると、前記積分回路５１の出力に応じた電流が電源入力端子１１からＰＭＯＳ（ＱＰ2）のソース・ドレイン及びＮＭＯＳ（ＱＮ2）のドレイン・ソースを通して基準電位入力端子１２に流れると同時に、前記微分回路５４の出力に応じた電流が電源入力端子１１からＰＭＯＳ（ＱＰ2）のソース・ドレイン及びＮＭＯＳ（ＱＮ6）のドレイン・ソースを通して基準電位入力端子１２に流れて、加算され、この加算電流がカレントミラーを構成する一方のＰＭＯＳ（ＱＰ2）のドレインに流れるので、この電流と同じ電流が前記カレントミラーを構成するもう一方のＰＭＯＳ（ＱＰ3）のドレインに流れる。結果として、前記加算電流がＮＭＯＳ（ＱＮ3）のドレインに流れて、出力端子1３から前記の積分出力及び微分出力を加算した形でのエラー出力Ｖbが得られることになる。
【００４５】
図４は、図３において、負荷の電圧ＶOUTが上がった場合の、(a)出力電圧ＶOUT、及び(b) 微分回路５４の出力をそれぞれ示すものである。負荷の電圧ＶOUTが図４(a)のように上がった場合には、これとほぼ同時に微分回路５４の出力は図４(b)のように下がって、出力電圧ＶOUTを下げる方向に働く。
【００４６】
図５は、図３において、負荷が発振した時の状態における、(a)出力電圧ＶOUT、及び(b) 微分回路５４の出力をそれぞれ示している。負荷の電圧ＶOUTが図５(a)の実線のように発振した場合には、同時に微分回路５４の出力は図５(b)のような波形となり、出力電圧ＶOUTを図５(a)の破線のように収束させる方向に働く。これにより、出力電圧ＶOUTの発振状態が収まって安定した出力電圧が得られることになる。
【００４７】
図３の実施の形態によれば、従来の積分回路のみのエラーアンプ構成に対して、微分回路を加えた構成としたので、負荷の変化（出力電圧ＶOUTの過渡応答など）に対して、出力電圧ＶOUTの発振を防止し、安定した出力電圧を得ることができる。また、積分回路及び微分回路の各出力が、直接ＭＯＳ回路に入力されるため、高速応答が可能である。
【００４８】
図６は上記エラーアンプ５０の第２の実施の形態を示す回路図である。本実施の形態のエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される高速積分回路５２と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される低速積分回路５３と、前記高速積分回路５２及び前記低速積分回路５３のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５Ａとで構成したものである。
【００４９】
図６の構成で図３と異なる点は、図３における積分回路５１と微分回路５４に代えて図６では高速積分回路５２と低速積分回路５３を用い、図３におけるＮＭＯＳ（ＱＮ2），（ＱＮ6）に代えて図６では互いにサイズ（能力）の異なるＮＭＯＳ（ＱＮ4），（ＱＮ5）を用いたことである。ここで、サイズ（能力）の異なるとは、ＭＯＳトランジスタにおけるチャンネル幅などを異ならせることによってゲート電圧に対するドレイン電流特性を異ならせることを意味している。高速積分側のＮＭＯＳ（ＱＮ4）の能力を、低速積分側のＮＭＯＳ（ＱＮ5）の能力より小さく設定する。これにより、高速積分の出力が過度に変化してもその影響を受けることを少なくしている。
【００５０】
上記高速積分回路５２は、抵抗Ｒ3とコンデンサＣ3とオペアンプＯＰ3とで構成され、負荷変動に対して、高速に応答させるための積分回路である。また、上記低速積分回路５３は、抵抗Ｒ4とコンデンサＣ4とオペアンプＯＰ4とで構成され、負荷電流に対してバイアスの中心を与えるもので、応答を遅くすることで出力の発振を防止することができる。上記２つの積分回路５２，５３は、抵抗と容量の設定により、高速／低速が設定されている。それ以外の構成は、図３と同様であるので説明を省略する。
【００５１】
図７は、図６において、負荷の電圧ＶOUTが下がった場合の、(a)出力電圧ＶOUT、(b)高速積分回路５２の出力、(c)低速積分回路５３の出力、(d)エラーアンプ５０の出力をそれぞれ示すものである。負荷の電圧ＶOUTが図７(a)のように下がった場合には、これとほぼ同時に高速積分回路５２の出力が図７(b)のように立ち上がり、高速積分回路５２の出力が収束し始めた頃に低速積分回路５３の出力が図７(c)のように立ち上がっている。図７(b)，(c)の各出力を加算したものが、図７(d)のエラーアンプ５０の出力となる。
【００５２】
図６の実施の形態によれば、高速積分と低速積分を組み合わせることで、発振しずらく安定した帰還系を実現できる。また、高速積分の出力を受けるＮＭＯＳのサイズを小さくすることにより能力を小さくすることで、高速積分の出力が過度に変化してもその過度変化による影響を少なくすることができる。
【００５３】
図８は上記エラーアンプ５０の第３の実施の形態を示す回路図である。本実施の形態のエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される高速積分回路５２と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される低速積分回路５３と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される微分回路５４と、前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５Ｂとで構成したものである。
【００５４】
図８の構成では、図６の構成に図３の微分回路５４及びその出力を受けるＮＭＯＳ（ＱＮ6）を加えたものである。電流加算回路５５Ｂは、図６の電流加算回路５５ＡにＮＭＯＳ（ＱＮ6）を追加した構成となっている。前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４の構成は、図３及び図６で説明したものと同様である。
【００５５】
なお、高速積分回路５２，低速積分回路５３及び微分回路５４の各回路の出力は、ＮＭＯＳ（ＱＮ4），ＮＭＯＳ（ＱＮ5），ＮＭＯＳ（ＱＮ6）の各ゲート電圧を制御するが、これらのＮＭＯＳのサイズ（能力）をそれぞれ異ならせ、或いはサイズを変更することにより、各アンプ回路５２，５３，５４による影響を調整することができる。
【００５６】
図８の実施の形態によれば、図３及び図６の両方の実施の形態で説明した効果を兼ね備えた優れた効果を得ることができる。
【００５７】
ところで、図１の電源回路において、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ1）がオンした時の中間ノードＫの電圧ＶＭＡの変化の仕方は、出力端子４に接続される負荷（図示せず）の大小（即ち負荷電流の大小）に応じて相違し、負荷の大小に応じてＶＭＡがＶSSレベルと交差する点（以下、ゼロ点位置という）Ｐが右或いは左に移動する。即ち、図９(a)の３本の右上がりの線にて示されるようにＶSSレベルと交差する電圧変化部分（期間Ｔ2）が、軽い負荷の場合は高いレベルの変化線（Ｐ1を含む一点鎖線）に、重い負荷の場合には低いレベルの変化線（Ｐ2を含む二点鎖線）になる。なお、Ｐ0を含む変化線（実線）は、軽負荷と重負荷の中間の負荷の場合を示している。
【００５８】
従って、ゼロ点位置Ｐ（例えばＰ0，Ｐ1，Ｐ2）を検出して、そのゼロ点位置の検出信号ＮＯＦＦ’〔図９(b)参照〕に基づいて電流帰還信号を生成しエラーアンプ５０に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置Ｐ（ＶSSレベルとの交差点）を検出する代わりに、図９(a)に示したＰＭＯＳ（ＱＰ1）のオフ期間における時間Ｔ11，Ｔ12の比を算出することで負荷の大小を検出することもできる。
【００５９】
図１０は本発明に係る他の実施の形態の電源回路の構成を示している。図１の回路と同一部分には同一符号を付して説明する。
【００６０】
図１０では、エラーアンプ５０Ａに対してＣＭＯＳインバータ回路の出力電圧ＶOUTを帰還信号ＶＦＢとして電圧帰還するとともに、負荷電流の大小を検出して負荷電流の大小に応じた帰還信号ＩDETを生成し、エラーアンプ５０Ａに対して電流帰還をかけるようにしたものである。
【００６１】
図１０で図１と異なる点は、ＰＭＯＳ（ＱＰ1）のオフ期間でＮＭＯＳ（ＱＮ1）がオンした時に、中間ノード電位ＶＭＡが電源電圧ＶIN（＝ＶDD）から降下し基準電位ＶSSを越えてより低い電位にアンダーシュートし、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶSSに戻ったタイミング（ゼロ点位置）を検出し〔或いは、前述したように図９(a)に示したＰＭＯＳ（ＱＰ1）のオフ期間における時間Ｔ11とＴ12の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号ＮＯＦＦ’〔図９(b)参照〕を出力する検出回路３１Ａを設けたことと、このゼロ点位置検出信号ＮＯＦＦ’に基づいて負荷の大小に応じた電流帰還信号ＩDETを生成する電流帰還回路６０を設けたことである。これにより、図１０の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【００６２】
図１１は図１０におけるエラーアンプ５０Ａの構成例を示すものである。
【００６３】
図１１の構成では、図８のエラーアンプ５０Ａの構成に対して、電流帰還回路６０（後述する）からの電流帰還信号ＩDETを入力する電流帰還信号入力端子１４及びその入力を受けるＮＭＯＳ（ＱＮ7）を加えた構成となっている。図１１における電流加算回路５５Ｃは、図８における電流加算回路５５ＢのＮＭＯＳ（ＱＮ4），ＮＭＯＳ（ＱＮ5），ＮＭＯＳ（ＱＮ6）の共通ドレイン・共通ソースに対して並列に電流帰還制御トランジスタとしてのＮＭＯＳ（ＱＮ7）のドレイン・ソースを接続した構成とし、ＮＭＯＳ（ＱＮ7）のゲートに前記電流帰還信号入力端子１４からの電流帰還信号ＩDETを入力したものである。前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４の構成は、図３及び図６で説明したものと同様である。
【００６４】
このエラーアンプ５０Ａにより、電流帰還回路６０からの電流帰還信号に応じた電流を生成してさらに加算することで、負荷電流の変化に対して高速に応答して安定した出力電圧ＶOUTを得ることが可能となる。
【００６５】
次に、電流帰還回路６０の構成について説明する。
【００６６】
上記電流帰還回路６０は、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’を用いてＰＳＷ／ＮＳＷ信号〔図１３(b)，(c)参照〕を生成する図１２に示すような第１の回路６１と、そのＰＳＷ／ＮＳＷ信号〔図１３(b)，(c)参照〕を用いて、負荷電流の変化（大小）を検出する図１４に示すような第２の回路６２とを備えて構成されている。
【００６７】
図１２に示す第１の回路６１は、前記ＰＷＭ回路３０からのＰＷＭ信号（高周波パルスＳHとほぼ同じ信号）を入力する入力端子１５と、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’〔図９(b)参照〕を入力する入力端子１６と、２つの２入力ノア（ＮＯＲ）ゲート６１１，６１２と、２入力ナンドゲート６１３と、インバータ６１４と、インバータ６１５と、ＰＭＯＳ（ＱＰ1）のオフ期間の開始からゼロ点位置までの期間を示すＰＳＷ信号を出力する出力端子１７と、ゼロ点位置からＰＭＯＳ（ＱＰ1）のオフ期間の終了までの期間を示すＮＳＷ信号を出力する出力端子１８と、を備えて構成されている。上記ノア（ＮＯＲ）ゲート６１１，６１２は、互いにその出力を他のノアゲートの入力として帰還しており、Ｒ−Ｓ ＮＯＲラッチを構成している。
【００６８】
図１３は、ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳHと、図１２の第１の回路６１にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャートである。図１３(a)は図２(a)と同様の波形を示している。図１２(b)はパルスＳHの立ち上がり点からゼロ点位置Ｐまでの期間がローレベルで、その他の期間がハイレベルを有するＰＳＷ信号を示し、図１２(c)はゼロ点位置ＰからパルスＳHの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するＮＳＷ信号を示している。
【００６９】
図１４に示す第２の回路６２は、直流電圧ＶIN（＝電源電圧ＶDD）が供給される入力端子１９と、図１２の第１の回路６１からのＰＳＷ信号〔図１３(b)参照〕が入力する入力端子２０と、図１２の第１の回路６１からのＮＳＷ信号〔図１３(c)参照〕が入力する入力端子２１と、基準電位ＶSSが供給される入力端子２２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ4），ＰＭＯＳ（ＱＰ5）と、ＰＭＯＳ（ＱＰ4）と共に定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ6）と、定電流源Ｑ0と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ8），ＮＭＯＳ（ＱＮ10）と、上記ＰＭＯＳ（ＱＰ6）と上記ＮＭＯＳ（ＱＮ10）との間に直列に接続されたＰＭＯＳ（ＱＰ7）とＮＭＯＳ（ＱＮ9）で形成されたＣＭＯＳインバータと、このＣＭＯＳインバータのＰＭＯＳとＮＭＯＳの直列接続点とＶSSライン間に接続された抵抗Ｒ6，コンデンサＣ6から成る積分回路と、この積分回路の出力をゲート入力とし、ＶINラインとＶSSライン間に直列に接続されたＰＭＯＳ（ＱＰ8）とＮＭＯＳ（ＱＮ11）で形成された出力段のＣＭＯＳインバータと、ＰＭＯＳ（ＱＰ8）とＮＭＯＳ（ＱＮ11）の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ５０Ａに出力するための出力端子２３と、を備えて構成されている。
【００７０】
図１４の回路では、負荷が重くなると図１３(b)に示すＰＳＷ信号のローレベル期間の幅は大きくなり〔Ｐ点が右に移動する、図９(a)参照〕、従ってＰＭＯＳ（ＱＰ7）がオンする時間が長くなり積分回路（Ｒ6，Ｃ6）のＣ6に充電される電圧は大きくなり、出力段のＣＭＯＳインバータ（ＱＰ8，ＱＮ11）のＱＮ11のしきい値を越え、ＱＮ11をオンさせることで、出力端子２３をローレベルＬにする。逆に、負荷が軽くなると、ＰＳＷ信号のローレベル期間の幅は小さくなり〔Ｐ点が左に移動する、図９(a)参照〕、従ってＰＭＯＳ（ＱＰ7）のオン時間が短くなり積分回路（Ｒ6，Ｃ6）のＣ6に充電される電圧は小さくなり、出力段のＣＭＯＳインバータ（，ＱＮ11）のＱＰ8がオンするしきい値内に留まるので、ＱＰ8をオンさせることで、出力端子２３をハイレベルＨにする。従って、負荷が軽い場合に、図１１のエラーアンプ５０ＡのＮＭＯＳ（ＱＮ7）が導通することで、ＰＷＭ回路３０へのＰＷＭ信号に対して、軽負荷に対応した電流帰還がなされることになる。
【００７１】
尚、以上述べた実施の形態では、ハイサイドトランジスタをＰＭＯＳ、ローサイドトランジスタをＮＭＯＳとしたＣＭＯＳ集積回路について説明したが、本発明はこれに限定されず、ハイサイド，ローサイドの両トランジスタともＮＭＯＳとしパルスＳHを反転させる構成としても良く、またハイサイド，ローサイドの両トランジスタともＰＭＯＳとしパルスＳLを反転させる構成としても良い。
【００７２】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００７３】
【発明の効果】
以上述べたように本発明によれば、急激な負荷変動に対しても高速に応答でき、安定した出力を得ることができ、しかも負荷等の外部回路の違いに対しても互換性を有する電源回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る一実施の形態の電源回路の構成を示す図。
【図２】図１の電源回路のＣＭＯＳインバータ回路におけるＰＷＭ信号ＳH，ＳLと中間ノード電位ＶＭＡの関係を示すタイミングチャート。
【図３】図１におけるエラーアンプの第１の実施の形態を示す回路図。
【図４】図３において、負荷の電圧が上がった場合の、該電圧、及び微分回路出力をそれぞれ示すタイミングチャート。
【図５】図３において、負荷が発振した時の状態における、出力電圧、及び微分回路出力をそれぞれ示すタイミングチャート。
【図６】図１におけるエラーアンプの第２の実施の形態を示す回路図。
【図７】図６において、負荷の電圧が下がった場合の、該電圧、高速積分回路出力、低速積分回路出力、エラーアンプ出力をそれぞれ示すタイミングチャート。
【図８】図１におけるエラーアンプの第３の実施の形態を示す回路図。
【図９】中間ノード電圧ＶＭＡの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図１０】本発明に係る他の実施の形態の電源回路の構成を示す図。
【図１１】図１０におけるエラーアンプの構成例を示す回路図。
【図１２】図１０における電流帰還回路を構成する第１の回路を示す回路図。
【図１３】ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳHと、図１２の回路にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャート。
【図１４】図１０における電流帰還回路を構成する第２の回路を示す回路図。
【図１５】従来のＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示す図。
【図１６】図１５のエラーアンプの構成例を示す回路図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
５…基準電圧入力端子
３０…ＰＷＭ回路
５０，５０Ａ…エラーアンプ（誤差検出手段）
ＱＰ1…ＰＭＯＳ（Ｐチャンネルトランジスタ）
ＱＮ1…ＮＭＯＳ（Ｎチャンネルトランジスタ）
Ｌ1…整流用コイル
Ｃ0…安定化容量
【発明の属する技術分野】
本発明は、電源回路に関し、特に、ＣＭＯＳインバータ回路を用いた電源回路などにおいて、出力電圧の変化を監視して誤差信号を得、ＰＷＭ信号を生成する際に、負荷の変化に対して高速に応答でき、安定した出力電圧を得ることができるようにした電源回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などのモバイル機器が普及し、負荷となる回路を電池で駆動する機会が増えており、電源回路の消費電力が小さいことが必要不可欠となっている。また、電源回路は、負荷変動に対して高速に応答可能であることも必要不可欠となっている。
【０００３】
特に、集積回路を使用した電子機器の普及に伴い、低電圧で低消費電力の安定化直流電源が必要となる。
【０００４】
負荷及び入力の変動に合わせて、トランジスタをオン，オフさせてスイッチ作用で電源の安定化を図れば、無駄に消費される電力を少なくできるため、電源の効率が非常に良くなる。つまり、トランジスタのオン期間（或いはオンデューティ）を変化させることで電源の安定化を図ることができる。そのような効率的な電源回路として、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータがある。
【０００５】
ＣＭＯＳ集積回路は、Ｎチャンネルトランジスタ（以下、ＮＭＯＳと略記する）とＰチャンネルトランジスタ（以下、ＰＭＯＳと略記する）の２種類のＭＯＳトランジスタを組み合わせて構成され、その低消費電力特性ゆえに、ＬＳＩ技術の主流となっている。
【０００６】
図１５に、ＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示している。
【０００７】
図１５において、電源回路は、ハイサイド（上位）トランジスタであるＰＭＯＳ（ＱＰ1）とローサイド（下位）トランジスタであるＮＭＯＳ（ＱＮ1）を有し、交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧Ｖrと比較し誤差信号を得るエラーアンプ４０と、前記誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。
【０００８】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ1）のソースＳは端子１に接続し、ＮＭＯＳ（ＱＮ1）のソースＳは端子２に接続している。
【０００９】
ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００１０】
中間ノードＫと基準電位ＶSSを与える端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子４に安定化容量Ｃ0で平滑された直流電圧ＶOUTが出力される。そして、出力電圧ＶOUTはフィードバックラインを介してエラーアンプ４０の−端子に帰還され、入力端子５の基準電圧Ｖrと比較される。エラーアンプ４０の比較結果である誤差出力ＶbはＰＷＭ回路３０に供給され、該誤差出力に応じてＰＷＭ回路３０が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶOUT（例えば３．０Ｖ）が常に一定となるように制御されるようになっている。
【００１１】
ところで、従来、上記エラーアンプ４０は、例えば図１６に示すようにオペアンプＯＰ1と抵抗Ｒ1とコンデンサＣ1を用いた１つの積分回路で構成されている。図１６の積分回路では、入力端子６に入力する負荷側からの帰還電圧と端子５に与えられる基準電圧Ｖrとの差分を積分した電圧に比例する電圧が出力端子７に出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１６のような従来の１つの積分回路によるエラーアンプでは、急激な負荷側の変動に対して応答できず、外部の負荷（図示せず）及び安定化容量Ｃ0の違いにより負荷側が発振してしまうことがある。なお、負荷側の変動に対する応答遅れは、エラーアンプのほかにその後段のＰＷＭ回路においても生ずるものである。
【００１３】
そこで、本発明は、上記の問題に鑑みて、急激な負荷変動に対しても高速に応答でき、安定した出力を得ることができ、しかも負荷等の外部回路の違いに対しても互換性を有する電源回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記積分回路の出力がゲート入力される第１のトランジスタと、前記微分回路の出力がゲート入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１５】
本発明のこのような構成によれば、誤差検出手段として、積分回路のほかに微分回路を加えた構成とすることにより、負荷等の外部回路の違いによりＣＭＯＳインバータ回路の出力が発振するのを防止して、安定した出力を得ることができる。従って、広い負荷状況に対応可能である。特に、負荷電流の変化に対してより高速に応答することができる。
【００１６】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１７】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることができる。広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００１８】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記微分回路の出力がゲート入力される第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００１９】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路並びに微分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることが可能となる。しかも、より広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２１】
さらに、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記積分回路の出力がゲート入力される第１のトランジスタと、前記微分回路の出力がゲート入力される第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２２】
本発明のこのような構成によれば、誤差検出手段として、積分回路のほかに微分回路を加えた構成とすることにより、負荷等の外部回路の違いにより電圧生成回路の出力が発振するのを防止して、安定した出力を得ることができる。従って、広い負荷状況に対応可能である。特に、負荷電流の変化に対してより高速に応答することができる。
【００２３】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２４】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることができる。広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２５】
また、本発明による電源回路は、ＰＷＭ回路と、電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、前記高速用積分回路の出力がゲート入力される第１のトランジスタと、前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、前記微分回路の出力がゲート入力される第３のトランジスタと、前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする。
【００２６】
本発明のこのような構成によれば、誤差検出手段として、高速用積分回路及び低速用積分回路並びに微分回路を用いた構成となり、負荷変動に対して高速に応答可能であるとともに、発振しずらく安定した出力を得ることが可能となる。しかも、より広い負荷状況に対応可能となる。特に、負荷電流の変化に対してより高速に応答することができる。
【００２９】
また、本発明の電源回路において、前記電流加算回路はカレントミラーを用いて構成されることが好ましい。
【００３０】
このような構成によれば、カレントミラーの一方の電流路にて電流加算し、その電流加算結果をカレントミラーのもう一方の電流路から信号値として次段回路へ出力することができる。
【００３１】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
図１は本発明に係る一実施の形態の電源回路の構成を示している。図１５の従来回路と同一部分には同一符号を付して説明する。
【００３２】
図１において、電源回路は、入力電圧ＶIN（＝電源電圧ＶDD）と基準電位ＶSSとの間にハイサイド（上位）トランジスタとしてのＰＭＯＳ（ＱＰ1）とローサイド（下位）トランジスタとしてのＮＭＯＳ（ＱＮ1）を有し、これらのトランジスタをＰＷＭ信号を用いて交互にオン，オフして直流電圧ＶOUTを出力する同期整流型のＣＭＯＳインバータ回路と、このＣＭＯＳインバータ回路の出力電圧を基準電圧Ｖrと比較し誤差信号を得るもので、負荷変動に対して負荷側が発振するのを防止可能であったり及び／又は負荷変動に対して高速に応答可能な誤差信号が得られる誤差検出手段としてのエラーアンプ５０と、この誤差信号に基づいてＰＷＭ信号のパルス幅を制御することで、前記ＣＭＯＳインバータ回路の出力を一定となるよう制御するＰＷＭ回路３０と、を有して構成されている。前記ＣＭＯＳインバータ回路は、直流電圧ＶINを入力し、適宜な直流電圧ＶOUTに変換して出力する電圧生成回路としてのＤＣ−ＤＣ変換回路を構成している。
【００３３】
ＣＭＯＳインバータ回路は、入力電圧である直流電圧ＶIN（＝電源電圧ＶDD、例えば４Ｖ）が供給される端子１と基準電位ＶSS（＝グランド電位ＧＮＤ、例えば０．３Ｖ）が与えられた端子２との間に、ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各トランジスタがドレインＤを共通にして直列に接続されている。ＰＭＯＳ（ＱＰ1）のソースＳは端子１に接続し、ＮＭＯＳ（ＱＮ1）のソースＳは端子２に接続している。
【００３４】
ＰＭＯＳ（ＱＰ1），ＮＭＯＳ（ＱＮ1）の各ゲートには、ＰＷＭ回路３０からＰＷＭ信号として高周波パルスＳH，ＳLが供給され、各トランジスタは該高周波パルスＳH，ＳLにて交互にオン，オフされることにより、両トランジスタの接続点である中間ノードＫに交流電圧ＶＭＡを発生する。
【００３５】
なお、図２(a)，(b)に示すようにＮＭＯＳ（ＱＮ1）のゲートパルスＳLは、ＰＭＯＳ（ＱＰ1）のゲートパルスＳHとほぼ同期にしているが、ゲートパルスＳLのハイレベルとなる期間は、ゲートパルスＳHのハイレベルとなる期間より若干狭い幅となるように形成されており、ＰＭＯＳ及びＮＭＯＳが同時にオンしないようにすることによって電源ＶIN側から基準電位ＶSS側へ貫通電流が流れるのを防いでいる。また、ＮＭＯＳ（ＱＮ1）のソース・ドレイン間にはショットキーダイオードＳＤが接続され、ＮＭＯＳのオフ時におけるローサイド側ＮＭＯＳの過電圧保護および電力供給のバックアップを行う。
【００３６】
交流電圧ＶＭＡが生成される中間ノードＫと基準電位ＶSSが与えられる端子２との間には、整流用コイルＬ1と安定化容量Ｃ0が直列に接続し、その直列接続点に接続した出力端子２７に安定化容量Ｃ0で平滑された直流電圧ＶOUT（例えば３．０Ｖ）が出力され、図示しない負荷に供給される。
【００３７】
そして、出力の直流電圧ＶOUTはフィードバックラインを介してエラーアンプ５０の−端子に帰還されており、基準電圧Ｖrと比較される。
【００３８】
エラーアンプ５０の比較結果である誤差（エラー）電圧ＶbはＰＷＭ回路３０に供給され、該誤差電圧にてＰＷＭ回路３０が生成するＰＷＭ信号のパルス幅が制御される。この帰還制御によって、図示しない負荷に供給される出力電圧ＶOUTが一定となるように制御されるようになっている。
【００３９】
上記の構成においては、エラーアンプ５０は、積分回路のほかに、後述するように、出力電圧ＶOUTの変動に対して負荷側が発振するのを防止するための微分回路や、出力電圧ＶOUTの変動に対して高速に応答できる高速用積分回路を備えたものである。ＰＷＭ回路３０は、互いにほぼ同期した適宜のパルス幅を有する高周波（例えば１ＭＨｚ）パルスＳH，ＳLをＰＷＭ信号として出力し、ＰＭＯＳ（ＱＰ1）とＮＭＯＳ（ＱＮ1）の各ゲートに印加する。高周波パルスＳH，ＳLは図２(a)，(b)に示すようなパルスである。ＰＭＯＳ(ＱＰ１)，ＮＭＯＳ(ＱＮ１)の各トランジスタが上記のほぼ同期した高周波パルスＳH，ＳLにて交互にオン，オフすることにより、接続点である中間ノードＫに図２(c)に示すような交流電圧ＶＭＡを発生する。この交流電圧ＶＭＡに基づいて電流がコイルＬ1を通り安定化容量Ｃ0に充電されることによって、出力端子４には出力電圧ＶOUTとしての直流電圧が得られる。
【００４０】
図３は上記エラーアンプ５０の第１の実施の形態を示す回路図である。本実施の形態におけるエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される積分回路５１と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される微分回路５４と、前記積分回路５１及び前記微分回路５４のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５とで構成したものである。積分回路５１は、オペアンプＯＰ2と抵抗Ｒ2とコンデンサＣ2とで構成されており、微分回路５４はオペアンプＯＰ5とコンデンサＣ5と抵抗Ｒ5とで構成されている。
【００４１】
ＣＭＯＳインバータ回路の出力電圧ＶOUT（例えば３．０Ｖ）は電圧帰還信号ＶＦＢとしてエラーアンプ５０の入力端子８に入力される。入力端子８と基準電位ＶSSを与える端子９との間には抵抗ｒ1，ｒ2を直列に接続した分圧回路が接続されており、その接続点（分圧点）ａには例えば１．５Ｖの電圧が出力される。ａ点の分圧されたフィードバック電圧はそれぞれ積分回路５１のオペアンプＯＰ2及び微分回路５４のオペアンプＯＰ5の各−端子側の入力として積分回路５１及び微分回路５４に入力される。積分回路５１のオペアンプＯＰ2及び微分回路５４のオペアンプＯＰ5の各＋端子には、端子１０からの基準電圧Ｖrが入力される。
【００４２】
積分回路５１及び微分回路５４の各出力は、ＭＯＳ回路で構成される電流加算回路５５のＮＭＯＳ（ＱＮ2），（ＱＮ6）の各ゲートに入力される。
【００４３】
電流加算回路５５は、入力電圧ＶIN（＝電源電圧ＶDD）が供給される電源入力端子１１と基準電位ＶSSを与える端子１２との間に、ドレイン・ゲートを共通に接続したＰＭＯＳ（ＱＰ2）とＮＭＯＳ（ＱＮ2）とが各ドレインを共通にして直列に接続され、また電源入力端子１１と基準電位入力端子１２との間に、ＰＭＯＳ（ＱＰ3）とドレイン・ゲートを共通に接続したＮＭＯＳ（ＱＮ3）とが各ドレインを共通にして直列に接続され、前記ＰＭＯＳ（ＱＰ2），（ＱＰ3）の各ゲートは共通に接続されて定電流回路（カレントミラー）を構成しており、また前記ＮＭＯＳ（ＱＮ2）のドレイン・ソース間には並列にＮＭＯＳ（ＱＮ6）が接続された構成となっている。そして、前記ＮＭＯＳ（ＱＮ2）のゲートには前記積分回路５1の出力電圧が入力し、前記ＮＭＯＳ（ＱＮ6）のゲートには前記微分回路５４の出力電圧が入力しており、前記ＮＭＯＳ（ＱＮ3）のドレインに接続した出力端子1３からＰＷＭ回路３０へ供給する誤差電圧Ｖbが出力されるようになっている。
【００４４】
図３のエラーアンプ５０においては、ＣＭＯＳインバータ回路の出力電圧ＶOUTに基づいたａ点の分圧電圧が積分回路５１及び微分回路５４に入力されると、前記積分回路５１の出力に応じた電流が電源入力端子１１からＰＭＯＳ（ＱＰ2）のソース・ドレイン及びＮＭＯＳ（ＱＮ2）のドレイン・ソースを通して基準電位入力端子１２に流れると同時に、前記微分回路５４の出力に応じた電流が電源入力端子１１からＰＭＯＳ（ＱＰ2）のソース・ドレイン及びＮＭＯＳ（ＱＮ6）のドレイン・ソースを通して基準電位入力端子１２に流れて、加算され、この加算電流がカレントミラーを構成する一方のＰＭＯＳ（ＱＰ2）のドレインに流れるので、この電流と同じ電流が前記カレントミラーを構成するもう一方のＰＭＯＳ（ＱＰ3）のドレインに流れる。結果として、前記加算電流がＮＭＯＳ（ＱＮ3）のドレインに流れて、出力端子1３から前記の積分出力及び微分出力を加算した形でのエラー出力Ｖbが得られることになる。
【００４５】
図４は、図３において、負荷の電圧ＶOUTが上がった場合の、(a)出力電圧ＶOUT、及び(b) 微分回路５４の出力をそれぞれ示すものである。負荷の電圧ＶOUTが図４(a)のように上がった場合には、これとほぼ同時に微分回路５４の出力は図４(b)のように下がって、出力電圧ＶOUTを下げる方向に働く。
【００４６】
図５は、図３において、負荷が発振した時の状態における、(a)出力電圧ＶOUT、及び(b) 微分回路５４の出力をそれぞれ示している。負荷の電圧ＶOUTが図５(a)の実線のように発振した場合には、同時に微分回路５４の出力は図５(b)のような波形となり、出力電圧ＶOUTを図５(a)の破線のように収束させる方向に働く。これにより、出力電圧ＶOUTの発振状態が収まって安定した出力電圧が得られることになる。
【００４７】
図３の実施の形態によれば、従来の積分回路のみのエラーアンプ構成に対して、微分回路を加えた構成としたので、負荷の変化（出力電圧ＶOUTの過渡応答など）に対して、出力電圧ＶOUTの発振を防止し、安定した出力電圧を得ることができる。また、積分回路及び微分回路の各出力が、直接ＭＯＳ回路に入力されるため、高速応答が可能である。
【００４８】
図６は上記エラーアンプ５０の第２の実施の形態を示す回路図である。本実施の形態のエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される高速積分回路５２と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される低速積分回路５３と、前記高速積分回路５２及び前記低速積分回路５３のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５Ａとで構成したものである。
【００４９】
図６の構成で図３と異なる点は、図３における積分回路５１と微分回路５４に代えて図６では高速積分回路５２と低速積分回路５３を用い、図３におけるＮＭＯＳ（ＱＮ2），（ＱＮ6）に代えて図６では互いにサイズ（能力）の異なるＮＭＯＳ（ＱＮ4），（ＱＮ5）を用いたことである。ここで、サイズ（能力）の異なるとは、ＭＯＳトランジスタにおけるチャンネル幅などを異ならせることによってゲート電圧に対するドレイン電流特性を異ならせることを意味している。高速積分側のＮＭＯＳ（ＱＮ4）の能力を、低速積分側のＮＭＯＳ（ＱＮ5）の能力より小さく設定する。これにより、高速積分の出力が過度に変化してもその影響を受けることを少なくしている。
【００５０】
上記高速積分回路５２は、抵抗Ｒ3とコンデンサＣ3とオペアンプＯＰ3とで構成され、負荷変動に対して、高速に応答させるための積分回路である。また、上記低速積分回路５３は、抵抗Ｒ4とコンデンサＣ4とオペアンプＯＰ4とで構成され、負荷電流に対してバイアスの中心を与えるもので、応答を遅くすることで出力の発振を防止することができる。上記２つの積分回路５２，５３は、抵抗と容量の設定により、高速／低速が設定されている。それ以外の構成は、図３と同様であるので説明を省略する。
【００５１】
図７は、図６において、負荷の電圧ＶOUTが下がった場合の、(a)出力電圧ＶOUT、(b)高速積分回路５２の出力、(c)低速積分回路５３の出力、(d)エラーアンプ５０の出力をそれぞれ示すものである。負荷の電圧ＶOUTが図７(a)のように下がった場合には、これとほぼ同時に高速積分回路５２の出力が図７(b)のように立ち上がり、高速積分回路５２の出力が収束し始めた頃に低速積分回路５３の出力が図７(c)のように立ち上がっている。図７(b)，(c)の各出力を加算したものが、図７(d)のエラーアンプ５０の出力となる。
【００５２】
図６の実施の形態によれば、高速積分と低速積分を組み合わせることで、発振しずらく安定した帰還系を実現できる。また、高速積分の出力を受けるＮＭＯＳのサイズを小さくすることにより能力を小さくすることで、高速積分の出力が過度に変化してもその過度変化による影響を少なくすることができる。
【００５３】
図８は上記エラーアンプ５０の第３の実施の形態を示す回路図である。本実施の形態のエラーアンプ５０は、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される高速積分回路５２と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される低速積分回路５３と、前記ＣＭＯＳインバータ回路の直流出力電圧ＶOUT及び前記基準電圧Ｖrが入力される微分回路５４と、前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４のそれぞれの出力に応じた各電流を得て加算し、ＰＷＭ回路３０への誤差信号として出力する電流加算回路５５Ｂとで構成したものである。
【００５４】
図８の構成では、図６の構成に図３の微分回路５４及びその出力を受けるＮＭＯＳ（ＱＮ6）を加えたものである。電流加算回路５５Ｂは、図６の電流加算回路５５ＡにＮＭＯＳ（ＱＮ6）を追加した構成となっている。前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４の構成は、図３及び図６で説明したものと同様である。
【００５５】
なお、高速積分回路５２，低速積分回路５３及び微分回路５４の各回路の出力は、ＮＭＯＳ（ＱＮ4），ＮＭＯＳ（ＱＮ5），ＮＭＯＳ（ＱＮ6）の各ゲート電圧を制御するが、これらのＮＭＯＳのサイズ（能力）をそれぞれ異ならせ、或いはサイズを変更することにより、各アンプ回路５２，５３，５４による影響を調整することができる。
【００５６】
図８の実施の形態によれば、図３及び図６の両方の実施の形態で説明した効果を兼ね備えた優れた効果を得ることができる。
【００５７】
ところで、図１の電源回路において、ＰＭＯＳ（ＱＰ１）のオフ期間でＮＭＯＳ（ＱＮ1）がオンした時の中間ノードＫの電圧ＶＭＡの変化の仕方は、出力端子４に接続される負荷（図示せず）の大小（即ち負荷電流の大小）に応じて相違し、負荷の大小に応じてＶＭＡがＶSSレベルと交差する点（以下、ゼロ点位置という）Ｐが右或いは左に移動する。即ち、図９(a)の３本の右上がりの線にて示されるようにＶSSレベルと交差する電圧変化部分（期間Ｔ2）が、軽い負荷の場合は高いレベルの変化線（Ｐ1を含む一点鎖線）に、重い負荷の場合には低いレベルの変化線（Ｐ2を含む二点鎖線）になる。なお、Ｐ0を含む変化線（実線）は、軽負荷と重負荷の中間の負荷の場合を示している。
【００５８】
従って、ゼロ点位置Ｐ（例えばＰ0，Ｐ1，Ｐ2）を検出して、そのゼロ点位置の検出信号ＮＯＦＦ’〔図９(b)参照〕に基づいて電流帰還信号を生成しエラーアンプ５０に対して帰還をかければ、急激な負荷の変動に対しても速い応答でフィードバック制御を行うことが可能となる。或いは、ゼロ点位置Ｐ（ＶSSレベルとの交差点）を検出する代わりに、図９(a)に示したＰＭＯＳ（ＱＰ1）のオフ期間における時間Ｔ11，Ｔ12の比を算出することで負荷の大小を検出することもできる。
【００５９】
図１０は本発明に係る他の実施の形態の電源回路の構成を示している。図１の回路と同一部分には同一符号を付して説明する。
【００６０】
図１０では、エラーアンプ５０Ａに対してＣＭＯＳインバータ回路の出力電圧ＶOUTを帰還信号ＶＦＢとして電圧帰還するとともに、負荷電流の大小を検出して負荷電流の大小に応じた帰還信号ＩDETを生成し、エラーアンプ５０Ａに対して電流帰還をかけるようにしたものである。
【００６１】
図１０で図１と異なる点は、ＰＭＯＳ（ＱＰ1）のオフ期間でＮＭＯＳ（ＱＮ1）がオンした時に、中間ノード電位ＶＭＡが電源電圧ＶIN（＝ＶDD）から降下し基準電位ＶSSを越えてより低い電位にアンダーシュートし、中間ノード電位ＶＭＡがそのアンダーシュートから基準電位ＶSSに戻ったタイミング（ゼロ点位置）を検出し〔或いは、前述したように図９(a)に示したＰＭＯＳ（ＱＰ1）のオフ期間における時間Ｔ11とＴ12の時間比を検出してもよい〕、少なくともこのゼロ点位置検出信号ＮＯＦＦ’〔図９(b)参照〕を出力する検出回路３１Ａを設けたことと、このゼロ点位置検出信号ＮＯＦＦ’に基づいて負荷の大小に応じた電流帰還信号ＩDETを生成する電流帰還回路６０を設けたことである。これにより、図１０の電源回路は、負荷の大小に応じた電流帰還信号を生成してレギュレータ出力の変動を抑える機能を有したものとなる。
【００６２】
図１１は図１０におけるエラーアンプ５０Ａの構成例を示すものである。
【００６３】
図１１の構成では、図８のエラーアンプ５０Ａの構成に対して、電流帰還回路６０（後述する）からの電流帰還信号ＩDETを入力する電流帰還信号入力端子１４及びその入力を受けるＮＭＯＳ（ＱＮ7）を加えた構成となっている。図１１における電流加算回路５５Ｃは、図８における電流加算回路５５ＢのＮＭＯＳ（ＱＮ4），ＮＭＯＳ（ＱＮ5），ＮＭＯＳ（ＱＮ6）の共通ドレイン・共通ソースに対して並列に電流帰還制御トランジスタとしてのＮＭＯＳ（ＱＮ7）のドレイン・ソースを接続した構成とし、ＮＭＯＳ（ＱＮ7）のゲートに前記電流帰還信号入力端子１４からの電流帰還信号ＩDETを入力したものである。前記高速積分回路５２，前記低速積分回路５３及び前記微分回路５４の構成は、図３及び図６で説明したものと同様である。
【００６４】
このエラーアンプ５０Ａにより、電流帰還回路６０からの電流帰還信号に応じた電流を生成してさらに加算することで、負荷電流の変化に対して高速に応答して安定した出力電圧ＶOUTを得ることが可能となる。
【００６５】
次に、電流帰還回路６０の構成について説明する。
【００６６】
上記電流帰還回路６０は、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’を用いてＰＳＷ／ＮＳＷ信号〔図１３(b)，(c)参照〕を生成する図１２に示すような第１の回路６１と、そのＰＳＷ／ＮＳＷ信号〔図１３(b)，(c)参照〕を用いて、負荷電流の変化（大小）を検出する図１４に示すような第２の回路６２とを備えて構成されている。
【００６７】
図１２に示す第１の回路６１は、前記ＰＷＭ回路３０からのＰＷＭ信号（高周波パルスＳHとほぼ同じ信号）を入力する入力端子１５と、前記検出回路３１Ａからの前記ゼロ点位置検出信号ＮＯＦＦ’〔図９(b)参照〕を入力する入力端子１６と、２つの２入力ノア（ＮＯＲ）ゲート６１１，６１２と、２入力ナンドゲート６１３と、インバータ６１４と、インバータ６１５と、ＰＭＯＳ（ＱＰ1）のオフ期間の開始からゼロ点位置までの期間を示すＰＳＷ信号を出力する出力端子１７と、ゼロ点位置からＰＭＯＳ（ＱＰ1）のオフ期間の終了までの期間を示すＮＳＷ信号を出力する出力端子１８と、を備えて構成されている。上記ノア（ＮＯＲ）ゲート６１１，６１２は、互いにその出力を他のノアゲートの入力として帰還しており、Ｒ−Ｓ ＮＯＲラッチを構成している。
【００６８】
図１３は、ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳHと、図１２の第１の回路６１にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャートである。図１３(a)は図２(a)と同様の波形を示している。図１２(b)はパルスＳHの立ち上がり点からゼロ点位置Ｐまでの期間がローレベルで、その他の期間がハイレベルを有するＰＳＷ信号を示し、図１２(c)はゼロ点位置ＰからパルスＳHの立ち下がり点までの期間がハイレベルで、その他の期間がローレベルを有するＮＳＷ信号を示している。
【００６９】
図１４に示す第２の回路６２は、直流電圧ＶIN（＝電源電圧ＶDD）が供給される入力端子１９と、図１２の第１の回路６１からのＰＳＷ信号〔図１３(b)参照〕が入力する入力端子２０と、図１２の第１の回路６１からのＮＳＷ信号〔図１３(c)参照〕が入力する入力端子２１と、基準電位ＶSSが供給される入力端子２２と、定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ4），ＰＭＯＳ（ＱＰ5）と、ＰＭＯＳ（ＱＰ4）と共に定電流回路（カレントミラー）を構成するＰＭＯＳ（ＱＰ6）と、定電流源Ｑ0と、定電流回路（カレントミラー）を構成するＮＭＯＳ（ＱＮ8），ＮＭＯＳ（ＱＮ10）と、上記ＰＭＯＳ（ＱＰ6）と上記ＮＭＯＳ（ＱＮ10）との間に直列に接続されたＰＭＯＳ（ＱＰ7）とＮＭＯＳ（ＱＮ9）で形成されたＣＭＯＳインバータと、このＣＭＯＳインバータのＰＭＯＳとＮＭＯＳの直列接続点とＶSSライン間に接続された抵抗Ｒ6，コンデンサＣ6から成る積分回路と、この積分回路の出力をゲート入力とし、ＶINラインとＶSSライン間に直列に接続されたＰＭＯＳ（ＱＰ8）とＮＭＯＳ（ＱＮ11）で形成された出力段のＣＭＯＳインバータと、ＰＭＯＳ（ＱＰ8）とＮＭＯＳ（ＱＮ11）の共通ドレインに接続され、負荷の大小に対応したパルス幅の電流帰還信号をエラーアンプ５０Ａに出力するための出力端子２３と、を備えて構成されている。
【００７０】
図１４の回路では、負荷が重くなると図１３(b)に示すＰＳＷ信号のローレベル期間の幅は大きくなり〔Ｐ点が右に移動する、図９(a)参照〕、従ってＰＭＯＳ（ＱＰ7）がオンする時間が長くなり積分回路（Ｒ6，Ｃ6）のＣ6に充電される電圧は大きくなり、出力段のＣＭＯＳインバータ（ＱＰ8，ＱＮ11）のＱＮ11のしきい値を越え、ＱＮ11をオンさせることで、出力端子２３をローレベルＬにする。逆に、負荷が軽くなると、ＰＳＷ信号のローレベル期間の幅は小さくなり〔Ｐ点が左に移動する、図９(a)参照〕、従ってＰＭＯＳ（ＱＰ7）のオン時間が短くなり積分回路（Ｒ6，Ｃ6）のＣ6に充電される電圧は小さくなり、出力段のＣＭＯＳインバータ（，ＱＮ11）のＱＰ8がオンするしきい値内に留まるので、ＱＰ8をオンさせることで、出力端子２３をハイレベルＨにする。従って、負荷が軽い場合に、図１１のエラーアンプ５０ＡのＮＭＯＳ（ＱＮ7）が導通することで、ＰＷＭ回路３０へのＰＷＭ信号に対して、軽負荷に対応した電流帰還がなされることになる。
【００７１】
尚、以上述べた実施の形態では、ハイサイドトランジスタをＰＭＯＳ、ローサイドトランジスタをＮＭＯＳとしたＣＭＯＳ集積回路について説明したが、本発明はこれに限定されず、ハイサイド，ローサイドの両トランジスタともＮＭＯＳとしパルスＳHを反転させる構成としても良く、またハイサイド，ローサイドの両トランジスタともＰＭＯＳとしパルスＳLを反転させる構成としても良い。
【００７２】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００７３】
【発明の効果】
以上述べたように本発明によれば、急激な負荷変動に対しても高速に応答でき、安定した出力を得ることができ、しかも負荷等の外部回路の違いに対しても互換性を有する電源回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る一実施の形態の電源回路の構成を示す図。
【図２】図１の電源回路のＣＭＯＳインバータ回路におけるＰＷＭ信号ＳH，ＳLと中間ノード電位ＶＭＡの関係を示すタイミングチャート。
【図３】図１におけるエラーアンプの第１の実施の形態を示す回路図。
【図４】図３において、負荷の電圧が上がった場合の、該電圧、及び微分回路出力をそれぞれ示すタイミングチャート。
【図５】図３において、負荷が発振した時の状態における、出力電圧、及び微分回路出力をそれぞれ示すタイミングチャート。
【図６】図１におけるエラーアンプの第２の実施の形態を示す回路図。
【図７】図６において、負荷の電圧が下がった場合の、該電圧、高速積分回路出力、低速積分回路出力、エラーアンプ出力をそれぞれ示すタイミングチャート。
【図８】図１におけるエラーアンプの第３の実施の形態を示す回路図。
【図９】中間ノード電圧ＶＭＡの変化と負荷の大小との関係、及びゼロ点位置検出信号を示す図。
【図１０】本発明に係る他の実施の形態の電源回路の構成を示す図。
【図１１】図１０におけるエラーアンプの構成例を示す回路図。
【図１２】図１０における電流帰還回路を構成する第１の回路を示す回路図。
【図１３】ＣＭＯＳインバータ回路へ入力するＰＷＭ信号ＳHと、図１２の回路にて作成されるＰＳＷ／ＮＳＷ信号との関係を示すタイミングチャート。
【図１４】図１０における電流帰還回路を構成する第２の回路を示す回路図。
【図１５】従来のＣＭＯＳ集積回路を用いた同期整流型スイッチングレギュレータの構成を示す図。
【図１６】図１５のエラーアンプの構成例を示す回路図。
【符号の説明】
１…電源入力端子
２…基準電位入力端子
４…出力端子
５…基準電圧入力端子
３０…ＰＷＭ回路
５０，５０Ａ…エラーアンプ（誤差検出手段）
ＱＰ1…ＰＭＯＳ（Ｐチャンネルトランジスタ）
ＱＮ1…ＮＭＯＳ（Ｎチャンネルトランジスタ）
Ｌ1…整流用コイル
Ｃ0…安定化容量
Claims (7)
- ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、
前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される積分回路と、
前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、
前記積分回路の出力がゲート入力される第１のトランジスタと、
前記微分回路の出力がゲート入力される第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、
前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、
前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、
前記高速用積分回路の出力がゲート入力される第１のトランジスタと、
前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたＰチャンネルトランジスタとＮチャンネルトランジスタを有し、前記Ｐチャンネルトランジスタのゲートおよび前記Ｎチャンネルトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力されるＣＭＯＳインバータ回路と、
前記ＣＭＯＳインバータ回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、
前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、
前記ＣＭＯＳインバータ回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、
前記高速用積分回路の出力がゲート入力される第１のトランジスタと、
前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、
前記微分回路の出力がゲート入力される第３のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記Ｐチャンネルトランジスタのオフ期間で前記Ｎチャンネルトランジスタがオンした時に、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、
前記電圧生成回路の出力電圧と第２の基準電圧とが入力される積分回路と、
前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、
前記積分回路の出力がゲート入力される第１のトランジスタと、
前記微分回路の出力がゲート入力される第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、
前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、
前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、
前記高速用積分回路の出力がゲート入力される第１のトランジスタと、
前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - ＰＷＭ回路と、
電源電圧と第１の基準電位間に直列に接続されたハイサイド（上位）トランジスタとローサイド（下位）トランジスタを有し、前記ハイサイドトランジスタのゲートおよび前記ローサイドトランジスタのゲートに前記ＰＷＭ回路の出力信号が入力される電圧生成回路と、
前記電圧生成回路の出力電圧と第２の基準電圧とが入力される高速用積分回路と、
前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される低速用積分回路と、
前記電圧生成回路の出力電圧と前記第２の基準電圧とが入力される微分回路と、
前記高速用積分回路の出力がゲート入力される第１のトランジスタと、
前記低速用積分回路の出力がゲート入力され、前記第１のトランジスタとはゲート電圧に対するドレイン電流特性が異なる第２のトランジスタと、
前記微分回路の出力がゲート入力される第３のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタのソース電流またはドレイン電流の加算電流を出力し、前記ＰＷＭ回路に入力する電流加算回路と、
前記ハイサイドトランジスタのオフ期間で前記ローサイドトランジスタがオンした時に、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続点の電位が、前記第１の基準電位より低いレベルにアンダーシュートした後前記接続点の電位が前記第１の基準電位に戻ったタイミング（以下、ゼロ点位置）を検出し、少なくともこのゼロ点位置を示すゼロ点検出信号を出力する検出回路と、
前記ゼロ点検出信号に基づいて負荷電流の大小に応じた電流帰還信号を生成する電流帰還回路と、
前記電流帰還信号がゲート入力される電流帰還制御トランジスタと、を具備し、
前記電流加算回路は、前記電流帰還制御トランジスタのソース電流またはドレイン電流を前記加算電流に加算することを特徴とする電源回路。 - 前記電流加算回路はカレントミラーを用いて構成されることを特徴とする請求項１乃至６のいずれか１つに記載の電源回路。
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