KR20190011693A - 지능적인 일정한 온-타임 제어를 제공하기 위한 시스템 및 방법 - Google Patents

지능적인 일정한 온-타임 제어를 제공하기 위한 시스템 및 방법 Download PDF

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KR20190011693A
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신 장
잔 닐손
윌리엄 로버츠 펠레티에
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키네틱 테크놀로지스
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Abstract

지능적인 일정한 온-타임 제어를 제공하는 시스템은, 전력 입력부에 연결된 제1 스위치; 제1 스위치에 연결된 제2 스위치; 제1 스위치와 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 스위칭 노드; (1) 스위칭 노드 및 (2) 전력 출력부에 연결된 피드백 경로로서, (1) 스위칭 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 하는 피드백 경로; 및 피드백 경로에 연결된 프로세서를 포함할 수도 있다. 프로세서는 피드백 경로에 의해 운반된 신호의 조합에 기초하여 전력 출력부에서의 전압을 제어하도록 구성될 수도 있다.

Description

지능적인 일정한 온-타임 제어를 제공하기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR PROVIDING INTELLIGENT CONSTANT ON-TIME CONTROL}
관련 출원에 대한 상호 참조
본 출원은 미국 가출원 일련번호 제62/536,598호(발명의 명칭: SYSTEMS AND METHODS FOR PROVIDING INTELLIGENT CONSTANT ON-TIME CONTROL, 출원일: 2017년 7월 25일)의 이득을 주장한다. 앞서 말한 출원의 전문은 본 명세서에 참고로 편입된다.
본 개시 내용은 일반적으로 온-타임 제어, 더 구체적으로 지능적인 일정한 온-타임(constant on-time: COT) 제어를 제공하는 것에 관한 것이다.
리플-기반 제어부(ripple-based control)를 가진 스위칭 조절기(즉, "리플 조절기")는 라인 섭동과 부하 섭동 양자에 빠른 과도 응답을 할 수도 있다. 특히, 일부의 리플 조절기는 불연속 전도 모드(discontinuous conduction mode: DCM) 하에서 부하 전류에 비례하는 스위칭 주파수로 작동할 수도 있고 그리고 연속 전도 모드(continuous conduction mode: CCM)와 DCM 간의 이동은 느린 부하 변화 때문에 작은 출력 전압 오버슈트(overshoot) 또는 언더슈트(undershoot)만을 도입할 수도 있다. 상기 특성은 컴퓨터 및 휴대용 전자 디바이스에서 전력 관리 적용에 잘 적합한 이러한 리플 조절기를 만들 수도 있다. 그러나, 리플 조절기는 일부의 결점, 예컨대, (1) 큰 신호 불안정 및 노이즈-유발 지터(특히, 세라믹 출력 커패시터에 대해)의 경향; (2) 불충분한 DC 조절; (3) CCM 작동 하에서 불량하게 규정된 스위칭 주파수를 갖는다.
본 개시 내용의 하나의 양상은 지능적인 일정한 온-타임 제어를 제공하기 위한 시스템에 관한 것이다. 시스템은 전력 입력부에 연결된 제1 스위치; 제1 스위치에 연결된 제2 스위치; 제1 스위치와 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드; (1) 스위칭 노드 및 (2) 전력 출력부에 연결된 피드백 경로로서, (1) 스위칭 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로; 및 피드백 경로에 연결된 프로세서를 포함할 수도 있다. 프로세서는 피드백 경로에 의해 운반된 신호의 조합에 기초하여 전력 출력부에서의 전압을 제어하도록 구성될 수도 있다.
본 개시 내용의 하나의 양상은, 지능적인 일정한 온-타임 제어를, 전력 입력부에 연결된 제1 스위치; 제1 스위치에 연결된 제2 스위치; 제1 스위치와 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드; 및 (1) 스위칭 노드 및 (2) 전력 출력부에 연결된 피드백 경로로서, (1) 스위칭 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로를 포함하는 시스템에 제공하기 위한 방법에 관한 것이다. 피드백 경로에 의해 운반된 신호의 조합은 수신될 수도 있다. 전력 출력부에서의 전압이 피드백 경로에 의해 운반된 신호의 조합에 기초하여 제어될 수도 있다.
일부 실시형태에서, 제1 스위치의 온-타임이 피드백 경로에 의해 운반된 신호의 조합에 기초하여 제어될 수도 있다. 일부 실시형태에서, 온-타임은 실시간으로 동적으로 생성될 수도 있다. 일부 실시형태에서, 온-타임은 위상-동기 루프를 통해 시스템의 커패시턴스 값, 전류 미러 비 또는 임계 전압을 디지털 방식으로 변화시킴으로써 제어될 수도 있다. 일부 실시형태에서, 위상-동기 루프는 순차적 위상 검출기, 스테이트먼트 머신(statement machine) 및 n-비트 양방향 계수기(n-bit bi-direction counter)를 포함할 수도 있다.
일부 실시형태에서, 제1 스위치의 스위칭 주파수는 피드백 경로에 의해 운반된 신호의 조합에 기초하여 제어될 수도 있다.
일부 실시형태에서, 피드백 경로에 의해 운반된 신호의 조합은, (1) 스위칭 노드로부터의 DC 신호와 전력 출력부로부터의 AC 신호의 제1 조합으로서, 전력 출력부로부터의 DC 신호를 배제하는, 상기 제1 조합; 및 (2) 전력 출력부로부터의 DC 신호와 제1 조합으로부터의 AC 신호의 제2 조합으로서, 제1 조합으로부터의 DC 신호를 배제하는, 상기 제2 조합을 포함할 수도 있다.
일부 실시형태에서, 피드백 경로에 의해 운반된 신호의 조합은, (1) 스위칭 노드로부터의 DC 신호와 접지부로의 AC 결합의 제1 조합으로서, 접지부와 관련된 DC 감쇠를 배제하는, 상기 제1 조합; 및 (2) 전력 출력부로부터의 DC 신호와 제1 조합으로부터의 AC 신호의 제2 조합으로서, 제1 조합으로부터의 DC 신호를 배제하는 상기 제2 조합을 포함할 수도 있다.
일부 실시형태에서, 전력 출력부에서의 전압은 시스템에 연결된 외부 레지스터의 값에 기초하여 결정될 수도 있다.
일부 실시형태에서, 유효 에러 증폭기는 피드백 경로에 의해 운반된 신호의 조합의 리플을 증폭시키도록 구성될 수도 있다.
일부 실시형태에서, 피드백 경로는 제1 스위치와 제2 스위치 사이의 스위칭 노드에 연결되기보다는, 합성 노드에 연결될 수도 있다. 피드백 경로는(1) 합성 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 할 수도 있다.
일부 실시형태에서, 피드백 경로에 의해 운반된 신호의 조합은(1) 전력 출력부로부터의 DC 신호; 및 (2) 합성 노드로부터의 AC 신호를 포함할 수도 있다. 조합은 합성 노드로부터의 DC 신호를 배제할 수도 있다. 일부 실시형태에서, 합성 노드로부터의 신호는 인덕터 전류 에뮬레이터(inductor current emulator)에 의해 제공될 수도 있다.
본 명세서에 개시된 시스템 및/또는 방법의 이러한 그리고 다른 목적, 특징 및 특성뿐만 아니라 구조체의 관련된 구성요소의 작동 및 기능의 방법 및 제작의 부분과 절약의 조합은, 전부가 본 명세서의 부분을 형성하며, 유사한 참조 부호가 다양한 도면에서 대응하는 부분을 나타내는, 첨부된 도면을 참조하여 다음의 설명과 첨부된 청구항의 고려 시 더 명백해질 것이다. 그러나, 도면이 예시 및 설명만을 위한 것이고 본 발명을 제한하는 의미로서 의도되지 않음이 분명히 이해된다.
도 1a는 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템을 예시하는 도면.
도 1b 내지 도 1d는 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 신호의 예시적인 조합을 예시하는 도면.
도 2a 및 도 2b는 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템을 예시하는 도면.
도 2c는 본 개시 내용의 일부 실시형태에 따라 도 2a 및 도 2b에 도시된 시스템에 대하여 지능적인 일정한 온-타임 제어를 제공하기 위한 신호의 예시적인 조합을 예시하는 도면.
도 3a 및 도 3b는 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템을 예시하는 도면.
도 3c는 본 개시 내용의 일부 실시형태에 따라 도 3a 및 도 3b에 도시된 시스템에 대하여 지능적인 일정한 온-타임 제어를 제공하기 위한 신호의 예시적인 조합을 예시하는 도면.
도 4a 및 도 4b는 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템을 예시하는 도면.
도 4c는 본 개시 내용의 일부 실시형태에 따라 도 4a 및 도 4b에 도시된 시스템에 대하여 지능적인 일정한 온-타임 제어를 제공하기 위한 신호의 예시적인 조합을 예시하는 도면.
도 5a는 지능적인 일정한 온-타임 제어가 되지 않은 예시적인 신호를 예시하는 도면.
도 5b는 지능적인 일정한 온-타임 제어가 된 예시적인 신호를 예시하는 도면.
도 6은 리플 조절기의 DC 정확도를 개선하는 예시적인 시스템을 예시하는 도면.
도 7은 스위칭 주파수 변동을 감소시키는 예시적인 시스템을 예시하는 도면.
도 8 내지 도 10은 도 7의 온-타임 발생기를 구현하기 위한 예시적인 회로를 예시하는 도면.
도 11은 도 7의 PLL을 구현하기 위한 예시적인 블록도.
도 12는 예시적인 리플 조절기 아키텍처를 예시하는 도면.
도 13은 본 개시 내용의 일부 실시형태에 따라 지능적인 일정한 온-타임 제어를 제공하기 위한 방법을 예시하는 도면.
도 1a는 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템(100)을 예시한다. 시스템(100)은 스위치 A(102), 스위치 B(104), 인덕터(106), 피드백 경로(108), 제어기(110) 및/또는 다른 컴포넌트 중 하나 이상을 포함할 수도 있다. 시스템(100)의 하나 이상의 컴포넌트는 시스템(100)의 하나 이상의 다른 컴포넌트와 연결될 수도 있다. 본 명세서에서 사용될 때 용어 "연결"은 직접적인 연결 또는 간접적인 연결을 지칭할 수도 있다. 스위치 A(102)는 입력 전압(VI)을 제공하는 전력 입력부(PIN)(112)에 연결될 수도 있다. 스위치 B(104)는 스위치 A(102) 및 접지부(118)에 연결될 수도 있다. 노드(120)(예를 들어, 스위칭 노드)는 스위치 A(102)와 스위치 B(104) 사이에 존재할 수도 있다. 노드(120)에서의 전압은 스위칭 노드 전압(VN)으로서 지칭될 수도 있다. 노드(120)는 (예를 들어, 연결기를 통해) 인덕터(106) 및 전력 출력부(POUT)(114)에 연결되도록 구성될 수도 있다. 전력 출력부(114)에서의 전압은 출력 전압(VO)으로서 지칭될 수도 있다. 전력 출력부(114)는 접지부(118)에 연결될 수도 있는 커패시터(116)(예를 들어, 출력 커패시터)에 연결될 수도 있다.
피드백 경로(108)는 (1) 노드(120) 및 (2) 전력 출력부(114)에 연결될 수도 있다. 피드백 경로(108)는 (1) 노드(120) 및 (2) 전력 출력부(114)로부터의 신호의 피드백을 가능하게 할 수도 있다. 제어기(110)(예를 들어, 리플-기반 제어기)가 피드백 경로(108)에 연결될 수도 있다. 제어기(110)는 피드백 경로(108)에 의해 운반된 신호의 조합을 수신할 수도 있다. 예를 들어, 제어기(110)는 피드백 경로(108)에 의해 운반된 전압 신호의 조합을 수신할 수도 있다. 피드백 경로(108)로부터 제어기(110)에 의해 수신된 전압 신호는 피드백 전압(VFB)으로서 지칭될 수도 있다. 제어기(110)는 피드백 전압과 기준 전압(VREF)을 비교하고 그리고 비교에 기초하여 스위치 A(102) 및 스위치 B(104)를 작동시키도록 구성될 수도 있다. 제어기(110)에 의한 스위치 A(102) 및 스위치 B(104)의 작동은 출력 전압(VO), 스위치 A(102)/스위치 B(104)의 스위칭 주파수 및/또는 스위치 A(102)/스위치 B(104)의 온-타임을 제어할 수도 있다.
일부 실시형태에서, 스위치 A(102)/스위치 B(104)의 온-타임은 위상-동기 루프를 통해 시스템(100)의 커패시턴스 값, 전류 미러 비 또는 임계 전압을 디지털 방식으로 변화시킴으로써 제어될 수도 있다(예를 들어, 도 7에 대하여 도시 및 설명된 바와 같음). 일부 실시형태에서, 온-타임은 실시간으로 동적으로 생성될 수도 있다(예를 들어, 도 8 내지 도 10에 대하여 도시 및 설명된 바와 같음). 일부 실시형태에서, 위상-동기 루프는 순차적 위상 검출기, 스테이트먼트 머신 및 n-비트 양방향 계수기(counter)를 포함할 수도 있다(예를 들어, 도 11에 대하여 도시 및 설명된 바와 같음). 본 명세서에 설명된 회로/기능 중 하나 이상은 함께 조합될 수도 있다(예를 들어, 도 12에 대하여 도시 및 설명된 바와 같음).
도 1b 내지 도 1d는 지능적인 일정한 온-타임 제어를 제공하기 위한 신호(110, 120, 130)의 예시적인 조합을 예시한다. 도 1b를 참조하면, 본 명세서에 개시된 시스템 및 방법은 지능적인 일정한 온-타임 제어를 제공하도록 시스템의 상이한 부분으로부터의 전압 신호의 상이한 조합을 사용할 수도 있다. 전압 신호의 조합은 스위칭 노드 전압의 DC 컴포넌트, 스위칭 노드 전압의 AC 컴포넌트, 출력 전압의 DC 컴포넌트, 출력 전압의 AC 컴포넌트, 스위칭 노드 전압과 출력 전압의 조합의 DC 컴포넌트, 스위칭 노드 전압과 출력 전압의 조합의 AC 컴포넌트 및/또는 다른 신호를 포함할 수도 있다. 전압 신호의 하나 이상의 컴포넌트는 (예를 들어, 피드백 전압 디바이더 레지스터를 통해) 규모가 작아질 수도 있거나 또는 규모가 커질(예를 들어, 이득(gain)을 통해 증대될) 수도 있다. 전압 신호의 조합은 피드백 전압으로서 리플-기반 제어기(예를 들어, 제어기(110))에 제공될 수도 있다.
도 1c를 참조하면, 피드백 전압은 (1) 스위칭 노드 전압의 DC 및/또는 AC 컴포넌트와 출력 전압의 DC 및/또는 AC 컴포넌트를 조합함으로써 그리고 (2) 조합된 전압의 DC 및/또는 AC 컴포넌트를 제공함으로써 제공될 수도 있다. 도 1d를 참조하면, 컴포넌트 중 하나 이상은 이득(G)을 통해 규모가 커질 수도 있다. 도 1d에 도시된 각각의 이득은 임의적일 수도 있다-즉, 신호의 하나 이상의 컴포넌트는 규모가 커질 수도 있지만 신호의 하나 이상의 컴포넌트는 규모가 커지지 않을 수도 있다.
도 2a 및 도 2b는 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템(200, 210)을 예시한다. 도 2a를 참조하면, 다각형(205) 내부에 도시된 회로는 칩에 모놀리식으로(monolithically) 통합될 수도 있다. 도 2b를 참조하면, 다각형(215) 내부에 도시된 회로는 칩에 모놀리식으로 통합될 수도 있다. 시스템(200, 210)의 출력 전압은 기준 전압을 변화시킴으로써 또는 디바이더 레지스터(R1, R2)의 값을 변화시킴으로써 가변될 수도 있다. 디바이더 레지스터는 시스템(200)에 도시된 바와 같이, 칩 내에 (예를 들어, 비-휘발성 메모리/퓨즈를 통해) 내부적으로 구현될 수도 있거나 또는 시스템(210)에 도시된 바와 같이, 외부의 별개의 레지스터를 통해 구현될 수도 있다. 도 2b에 도시된 바와 같이, 외부 레지스터의 사용은 칩이 부가적인 핀(예를 들어, 분할된 출력 전압부에 연결되기 위한 부가적인 핀)을 갖게 요구할 수도 있다.
시스템(200, 210)의 피드백 경로(207, 217)는 도 2a 및 도 2b, 각각에 파선으로 도시될 수도 있다. 피드백 경로(207, 217)는 레지스터(R3)를 통해 노드 전압을 운반하는 경로, 커패시터(C1)를 통해 출력 전압을 운반하는 경로, 커패시터(C2)를 통해 노드 전압과 출력 전압의 조합을 운반하는 경로, 출력 전압(디바이더 레지스터를 통해 감소됨)을 운반하는 경로 및/또는 다른 경로를 포함할 수도 있다. 피드백 경로 내의 커패시터는 신호의 AC 컴포넌트가 신호의 DC 컴포넌트를 차단하는 동안 통과되게 할 수도 있다. 피드백 경로 내의 레지스터는 신호의 DC 및 AC 컴포넌트가 통과되게 할 수도 있다. DC 컴포넌트는 신호의 AC 컴포넌트보다 훨씬 더 클 수도 있고, 그리고 DC 및 AC 컴포넌트 양자를 통과시키는 것은 오직 DC 컴포넌트를 통과시키는 것(예를 들어, AC 컴포넌트를 실질적으로 차단하는 것)으로서 처리될 수도 있다.
피드백 경로(207, 217)에 의해 운반된 신호의 조합은 시스템(200, 210)의 제어기가 시스템(200, 210)의 안정도 및 노이즈-내성(noise-immunity)을 개선하게 할 수도 있다. 피드백 경로(207, 217) 상의 레지스터(R3) 및 커패시터(C1)(인덕터(L)에 걸침)의 조합은 V1에서 삼각형 리플 신호를 생성할 수도 있고, 이는 인덕터 전류의 파형을 동기화한다. V1에서의 삼각형 리플 신호는 약 수십 ㎷의 진폭을 가질 수도 있다. 이 파형은 피드백 전압이 V1과 거의 동일한 진폭 리플을 가질 수도 있도록 커패시터(C2)를 통해 주입될 수도 있다. 필터(R3 및 C1)의 시간 상수는 인덕터 시간 상수(RL/L)에 의해 제한되지 않고 그리고 인덕터 시간 상수(RL/L)와 매칭될 필요가 없다. 피드백 전압의 리플 진폭은 RC 및 RL에 민감하지 않다. 시스템(200, 210)은 RC 및 RL의 값(들)이 0으로 될지라도 작동될 수도 있다.
도 2c는 시스템(200, 210)에 대한 피드백 경로(207, 217)에 의해 운반된 신호(220)의 예시적인 조합을 예시한다. 신호(220)의 조합은 노드 전압의 DC 컴포넌트와 출력 전압의 AC 컴포넌트의 제1 조합(V1)을 포함할 수도 있다. 제1 조합은 (레지스터(R3)를 통해) 노드 전압의 AC 컴포넌트를 실질적으로 배제할 수도 있다. 제1 조합은 (커패시터(C1)를 통해) 출력 전압의 DC 컴포넌트를 실질적으로 배제할 수도 있다. 신호(220)의 조합은 (디바이더 레지스터(R1, R2)를 통해) 감소된 출력 전압의 DC 컴포넌트와 제1 조합(V1)의 AC 컴포넌트의 제2 조합을 포함할 수도 있다. 제2 조합은 (커패시터(C2)를 통해) 제1 조합의 DC 컴포넌트를 배제할 수도 있다. 제2 조합은 (레지스터(R1, R2)를 통해) 출력 전압의 AC 컴포넌트를 실질적으로 배제할 수도 있다.
도 3a 및 도 3b는 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템(300, 310)을 예시한다. 도 3a를 참조하면, 다각형(305) 내부에 도시된 회로는 칩에 모놀리식으로 통합될 수도 있다. 도 3b를 참조하면, 다각형(315) 내부에 도시된 회로는 칩에 모놀리식으로 통합될 수도 있다. 시스템(300, 310)의 출력 전압은 기준 전압을 변화시킴으로써 또는 디바이더 레지스터(R1, R2)의 값을 변화시킴으로써 가변될 수도 있다. 디바이더 레지스터는 시스템(300)에 도시된 바와 같이, 칩 내에 (예를 들어, 비-휘발성 메모리/퓨즈를 통해) 내부적으로 구현될 수도 있거나 또는 시스템(310)에 도시된 바와 같이, 외부의 별개의 레지스터를 통해 구현될 수도 있다. 도 3b에 도시된 바와 같이, 외부 레지스터의 사용은 칩이 부가적인 핀(시스템(210)에서 요구된 부가적인 핀과 비교됨)을 갖게 요구하지 않을 수도 있다.
피드백 경로(307, 317)에 의해 운반된 신호의 조합은 시스템(300, 310)의 제어기가 시스템(300, 310)의 안정도 및 노이즈-내성을 개선하게 할 수도 있다. 피드백 경로(307, 317) 상의 레지스터(R3) 및 커패시터(C1)(접지부에 연결됨)의 조합은 V1에서 삼각형 리플 신호를 생성할 수도 있고, 이는 인덕터 전류의 파형을 동기화한다. V1에서의 삼각형 리플 신호는 약 수십 ㎷의 진폭을 가질 수도 있다. 이 파형은 피드백 전압이 V1과 거의 동일한 진폭 리플을 가질 수도 있도록 커패시터(C2)를 통해 주입될 수도 있다. 필터(R3 및 C1)의 시간 상수는 인덕터 시간 상수(RL/L)에 의해 제한되지 않을 수도 있고 그리고 인덕터 시간 상수(RL/L)와 매칭될 필요가 없을 수도 있다. 피드백 전압의 리플 진폭은 RC 및 RL에 민감하지 않을 수도 있다. 시스템(300, 310)은 RC 및 RL의 값(들)이 0으로 될지라도 작동될 수도 있다.
시스템(300, 310)의 과도 거동은 시스템(200, 210)의 과도 거동만큼 우수하지 않을 수도 있다. 이것은 시스템(300, 310)의 피드백 전압이 시스템(200, 210)에서와 같이 인덕터(L) 전류 정보를 갖지 않기 때문이다. 시스템(300, 310)은 시스템(200, 210)보다 더 간단한 칩 디자인/더 작은 칩 크기를 제공할 수도 있다.
시스템(300, 310)의 피드백 경로(307, 317)는 도 3a 및 도 3b, 각각에 파선으로 도시될 수도 있다. 피드백 경로(307, 317)는 레지스터(R3)를 통해 노드 전압을 운반하는 경로, 커패시터(C1)를 통해 접지부로의 AC 결합을 가진 경로, 필터링된 스위칭 노드 전압을 운반하는 경로, 출력 전압(디바이더 레지스터를 통해 감소됨)을 운반하는 경로 및/또는 다른 경로를 포함할 수도 있다.
도 3c는 시스템(300, 310)에 대한 피드백 경로(307, 317)에 의해 운반된 신호(320)의 예시적인 조합을 예시한다. 신호(320)의 조합은 스위칭 노드 전압의 DC 컴포넌트와 접지부로의 AC 결합의 제1 조합(V1)을 포함할 수도 있다. 제1 조합은 (레지스터(R3)를 통해) 노드 전압의 AC 컴포넌트를 실질적으로 배제할 수도 있다. 제1 조합은 (커패시터(C1)를 통해) 접지부와 관련된 DC 감쇠를 배제할 수도 있다. 신호(320)의 조합은 (디바이더 레지스터(R1, R2)를 통해) 감소된 출력 전압의 DC 컴포넌트와 제1 조합(V1)의 AC 컴포넌트의 제2 조합을 포함할 수도 있다. 제2 조합은 (커패시터(C2)를 통해) 제1 조합의 DC 컴포넌트를 배제할 수도 있다. 제2 조합은 (레지스터(R1, R2)를 통해) 출력 전압의 AC 컴포넌트를 실질적으로 배제할 수도 있다.
도 1a를 참조하면, 일부 실시형태에서, 피드백 경로(108)는, (스위치 A(102)와 스위치 B(104) 사이의) 스위칭 노드(120)에 연결되기보다는, 합성 노드에 연결될 수도 있다. 합성 노드는 노드(120)에서 신호의 변동을 에뮬레이트(emulate)할 수도 있다. 예를 들어, 도 4a 및 도 4b는 합성 노드를 사용하여 지능적인 일정한 온-타임 제어를 제공하기 위한 예시적인 시스템(400, 410)을 예시한다. 도 4a를 참조하면, 다각형(405) 내부에 도시된 회로는 칩에 모놀리식으로 통합될 수도 있다. 도 4b를 참조하면, 다각형(415) 내부에 도시된 회로는 칩에 모놀리식으로 통합될 수도 있다. 시스템(400, 410)의 출력 전압은 기준 전압을 변화시킴으로써 또는 디바이더 레지스터(R1, R2)의 값을 변화시킴으로써 가변될 수도 있다. 디바이더 레지스터는 시스템(400)에 도시된 바와 같이, 칩 내에 (예를 들어, 비-휘발성 메모리/퓨즈를 통해) 내부적으로 구현될 수도 있거나 또는 시스템(410)에 도시된 바와 같이, 외부의 별개의 레지스터를 통해 구현될 수도 있다. 도 4b에 도시된 바와 같이, 외부 레지스터의 사용은 칩이 부가적인 핀(시스템(210)에서 요구된 부가적인 핀과 비교됨)을 갖게 요구하지 않을 수도 있다.
시스템(400, 410)의 피드백 경로(407, 417)는 도 4a 및 도 4b, 각각에 파선으로 도시될 수도 있다. 피드백 경로(407, 417)는 커패시터(C2)를 통해 합성 노드(V1)에서의 전압을 운반하는 경로, 출력 전압(디바이더 레지스터를 통해 감소됨)을 운반하는 경로 및/또는 다른 경로를 포함할 수도 있다. 합성 노드에서의 전압은 합성 노드 전압(V1)으로서 지칭될 수도 있다. 합성 전압은 인덕터 전류 에뮬레이터에 의해 제공될 수도 있다. 예시적인 인덕터 전류 에뮬레이터는 DC 바이어스(VB)를 갖고, 2개의 전류 공급원(I1, I2), 스위치(S), 커패시터(C1) 및 레지스터(Rb)를 포함하는 도 4a 및 도 4b에 도시된다. 다른 유형의 인덕터 전류 에뮬레이터가 고려된다. 피드백 경로(407, 417)는 (1) 합성 노드와 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 할 수도 있다.
시스템(400, 410)은 더 우수한 인덕터(L) 전류 정보를 획득하기 위해서 리플 신호를 생성하도록 능동 회로를 채용할 수도 있다. 시스템(400, 410)에서, 인덕터 전류 에뮬레이터는, 인덕터 전류 파형을 따르고 DC 바이어스(VB)를 갖는, 리플 전압(V1)을 생성할 수도 있다. 전류 공급원(I1, I2)은 커패시터(C1)에 대한 전류 충전 및 방전을 생성하는 능동 아날로그 회로를 포함할 수도 있다. V1 파형이 인덕터 파형을 따르게 하기 위해서, I1 전류는 VI에 비례하게 될 수도 있고(예를 들어, I1 = Gm*VI) 그리고 I2 전류는 VO에 비례하게 될 수도 있다(예를 들어, I2 = Gm*VO). 스위치(S)는 높은 측 제어 신호(pwm)와 동기화될 수도 있다. 이것은 수십 ㎷의 진폭의 리플을 가진 파형(V1)을 생성할 수도 있다. 이 파형은, 피드백 전압이 V1과 거의 동일한 진폭 리플을 가질 수도 있도록 커패시터(C2)를 통해 주입될 수도 있다. 피드백 전압의 리플 진폭은 RC 및 RL에 민감하지 않을 수도 있다. 시스템(400, 410)은 RC 및 RL의 값(들)이 0으로 될지라도 작동될 수도 있다.
도 2a, 도 2b에 도시된 시스템(200, 210) 및 도 3a, 도 3b에 도시된 시스템(300, 310)과 비교하여, 시스템(400, 410)은 V1 파형의 더 우수한 인덕터(L) 전류 정보를 발생시킬 수도 있고, 이는 다른 제어 기능을 구현하도록 사용될 수도 있다.
도 4c는 시스템(400, 410)에 대한 피드백 경로(407, 417)에 의해 운반된 신호(420)의 예시적인 조합을 예시한다. 신호(420)의 조합은 합성 노드 전압의 AC 컴포넌트와 (디바이더 레지스터(R1, R2)를 통해) 감소된 출력 전압의 DC 컴포넌트의 조합을 포함할 수도 있다. 조합은 (커패시터(C2)를 통해) 합성 노드 전압의 DC 컴포넌트를 배제할 수도 있다. 조합은 (레지스터(R1, R2)를 통해) 출력 전압의 AC 컴포넌트를 실질적으로 배제할 수도 있다.
일부 실시형태에서, 시스템은 시스템(200, 210, 300, 310, 400, 410)의 디자인/기능 중 하나 이상을 포함할 수도 있다. 예를 들어, 칩은 시스템(200, 210, 300, 310, 400, 410)에 도시된 디자인/기능 사이에서 유연하게 변화할 수 있도록 (하드웨어/펌웨어/소프트웨어를 통해) 프로그래밍될 수도 있다. 전력 시스템 및/또는 전력 제한의 필요에 기초하여, 칩은 더 높은/더 낮은 안정도 및 노이즈-내성을 제공하도록 사용될 수도 있다. 일부 실시형태에서, 시스템은 (예를 들어, 이득(G)을 통해) 하나 이상의 신호를 증대시키도록 더 구성될 수도 있다.
도 5a 및 도 5b는 시스템(200, 210)의 효과를 예시한다. 도 5a는 지능적인 일정한 온-타임 제어가 되지 않은 예시적인 신호를 예시한다. 도 5b는 시스템(200, 210)에 구현된 바와 같이, 지능적인 일정한 온-타임 제어가 된 예시적인 신호를 예시한다. 도 5a 및 도 5b에서, 시스템의 부하는 1.6㎳에 10㎃로부터 3A로 변화하고 그리고 다시 1.65㎳에 3A로부터 10㎃로 변화한다. 입력 전압(VI)이 12V일 수도 있고 그리고 출력 전압(VO)이 1.6V이다. 인덕터 인덕턴스(L)가 1uH이고 그리고 인덕터 레지스턴스(RL)가 0Ω이다. 출력 커패시턴스(CO)가 44uF이고 그리고 커패시터 레지스턴스(RC)가 1mΩ이다. 도 5a는 (위에서 아래로) 출력 전압(VO), 인덕터 전류 및 피드백 전압(VFB)을 도시한다. 도 5b는 (위에서 아래로) 출력 전압(VO), 인덕터 전류, V1 전압 및 피드백 전압(VFB)을 도시한다. 도 5a에 도시된 바와 같이, 상기 조건 및 매개변수에 대해, COT 제어는 안정적이지 않다. 도 5b에 도시된 바와 같이, 지능적인 COT 제어는 안정적이다.
일부 실시형태에서, 하나 이상의 유효 에러 증폭기는 피드백 경로에 의해 운반된 신호의 조합의 하나 이상의 리플을 증폭시키도록 구성될 수도 있다. 예를 들어, 도 6은 리플 조절기의 DC 정확도를 개선하는 시스템(600)을 예시한다. 도 2a 및 도 2b, 도 3a 및 도 3b 및 도 4a 및 도 4b에 도시된 리플 개선 기법의 사용은 단순한 증폭기 구성의 사용이 리플 조절기의 DC 정확도를 개선하게 할 수도 있다. 도 6에서, 오차 증폭기(Gm) 및 보상 커패시터(Cea) 및 보상 레지스턴스(Rea)는 DC 조절을 개선하도록 피드백 경로와 리플-기반 제어기 사이에 배치될 수도 있다. 리플 개선 장치는 도 2a 및 도 2b, 도 3a 및 도 3b 또는 도 4a 및 도 4b에 도시된 회로/기능을 포함할 수도 있다. 제어기로의 입력은 VB 및 VERR이 되도록 변화될 수도 있고, VB는 특정한(예를 들어, 알맞은) 범위 내에 오차 증폭기의 출력 전압(VERR)을 두도록 사용된다. VREF는 제어기에 제공되기보다는, 오차 증폭기에 제공될 수도 있다. 시스템(600, 610)에서 증폭기(Gm)는 (1) 정확한 DC 조절을 위한 높은 DC-이득 전압-오차 증폭기; 및 리플 개선 장치로부터 나오는 리플 전압을 위한 증폭기로서 기능할 수도 있다. 리플 개선 장치는 인덕터 전류와 동기화되도록 (예를 들어, 수십 ㎷) 리플을 생성하도록 사용될 수도 있다. 증폭기는, 리플이 리플-기반 제어기에 의해 더 쉽게 처리될 수도 있도록 리플을 (예를 들어, 수백 ㎷로) 증대시킬 수도 있다.
레지스터(Res) 및 커패시터(Ces)에 대한 값의 선택은, 오차 증폭기(Gm) 및 리플 개선 장치가 시스템(600)에서 연결 해제되기 때문에 간단하다. 레지스터(Res) 및 커패시터(Ces)에 대한 값은 조절기의 스위칭 주파수보다 훨씬 더 낮은 0을 생성하도록 선택될 수도 있다. 오차 증폭기(Gm)의 출력부에서의 기생 커패시턴스는 시스템(600)이 리플의 형상에 대한 기생 극 효과(parasitic pole effect)를 무시하게 하도록 최소로 유지되어야 할 수도 있다.
COT 리플 조절기를 개선하기 위해서, 1차로, CCM에서의 일정한 스위칭 주파수 작동이 입력 전압의 역수에 비례하는 온-타임을 만듦으로써 그리고 출력 전압에 비례하는 온-타임을 만듦으로써 달성될 수도 있다. 그러나, 2차 효과(예를 들어, 조절기의 효율, 비교기 지연, 구동기 지연)는 여전히 스위칭 주파수에 영향을 줄 수도 있다. 다중-㎒ 고주파수 작동에 대해, 이러한 2차 효과는 20% 초과의 스위칭 주파수 변동을 유발할 수도 있다.
도 7은 스위칭 주파수 변동을 감소시키는 예시적인 시스템(700)을 예시한다. 시스템(700)에서, 스위치의 온-타임은 (1) 전류 미러 비(K1)(I2=K1*I1); (2) 커패시턴스 값(C); 및 (3) 문턱값(VTH)을 변화시킴으로써 가변될 수도 있다. 온-타임은 I1 및 I2를 VI에 비례하게 함으로써 입력 전압(VI)에 반비례하게 될 수도 있다. 1차로, 스위칭 주파수는 VI에 따라 변화되지 않을 수도 있다. 온-타임은 또한 임계 전압(VTH)을 VO 또는 VREF에 비례하게 함으로써 VO 또는 VREF(피드백 비로 나눠진 VO 타깃)에 비례하게 될 수도 있다. 1차로, 스위칭 주파수는 VO에 따라 변화되지 않을 수도 있다.
시스템(700)에 기초하여, 온-타임은
Figure pat00001
로서 계산될 수도 있다.
이것은 스위칭 주파수가
Figure pat00002
로서 계산되는 것을 발생시킬 수도 있다.
상기 방정식에서, Td는 비교기 및 구동기의 총 지연을 나타낼 수도 있고 그리고 η는 조절기 효율을 나타낼 수도 있다. Td가 0에 가깝고 그리고 η가 1에 가깝다면, Fsw는 상수에 가까울 수도 있고 그리고 입력 전압(VI) 및 출력 전압(VO) 양자에 민감하지 않을 수도 있다.
일부 적용에 대해, CCM 스위칭 주파수 정확도는 중요할 수도 있고 그리고 PLL 루프는 스위칭 주파수 변동의 2차 효과를 제거하도록 추가될 수도 있다. 도 7에 도시된 바와 같이, PLL은 pwm 신호와 정확도 클록(clock)(칩의 내부 또는 외부에 생성됨) 간의 위상을 비교할 수도 있다. PLL의 출력은 n-비트 디지털 신호일 수도 있다. n-비트 디지털 신호는 온-타임을 온 더 플라이로(on the fly) 생성/트리밍(trim)하도록 사용될 수도 있다. 도 8 내지 도 10은 도 7의 온-타임 발생기를 구현하기 위한 예시적인 회로(800, 900, 1000)를 예시한다. 도 8 내지 도 10에 도시된 회로는 온-타임을 실시간으로 동적으로 생성하도록 사용될 수도 있다. 동적 트리밍은 도 8에 도시된 바와 같은 전류 미러 비(K1)를 트리밍함으로써, 도 9에 도시된 바와 같은 커패시터 크기를 트리밍함으로써 또는 도 10에 도시된 바와 같은 K2(VTH에 대한 VO 또는 VREF의 승수)를 트리밍함으로써 수행될 수도 있다. 도 10에서, 4-비트 제어(S)<3:0>가 실시예로서 제공된다. 상이한 수의 비트가 스위칭 주파수 정확도의 특정한 필요조건에 기초하여 사용될 수도 있다.
도 11은 도 7의 PLL을 구현하기 위한 예시적인 블록도(1100)를 예시한다. 위상-동기 루프는 순차적 위상 검출기(1102), 스테이트먼트 머신(1104) 및 n-비트 양방향 계수기(1106)를 포함할 수도 있다. 순차적 위상 검출기(1102)는 pwm 신호와 정확도 클록의 위상차를 검출하도록 구성될 수도 있다. 순차적 위상 검출기(1102)의 출력((pu 신호 및 pd 신호)은 pwm 신호와 정확도 클록 간의 위상차를 반영할 수도 있다. 예를 들어, pwm 신호가 정확도 클록보다 훨씬 더 높은 주파수로 있다면, pu 신호는 보통 '1'로 있을 수도 있고 그리고 pd 신호는 보통 '0'으로 있을 수도 있다. pwm 신호와 정확도 클록이 동일한 주파수를 갖는다면, pu 신호의 시간은 '1'과 '0' 간에 동일하게 분할될 수도 있고 그리고 pd 신호의 시간은 '1'과 '0'이 되게 동일하게 분할될 수도 있다. pwm 신호가 정확도 클록보다 훨씬 더 낮은 주파수라면, pu 신호는 보통 '0'으로 있을 수도 있고 그리고 pd 신호는 보통 '1'로 있을 수도 있다.
스테이트먼트 머신(1104)은 "pu" 신호 및 "pd" 신호 및 다른 시스템 제어 신호(들)에 기초하여 n-비트 양방향 계수기(1106)를 제어하기 위해 3개의 제어 신호("업", "다운" 및 "중지")를 생성하도록 사용될 수도 있다. 예를 들어, 다른 시스템 제어 신호는 "DCM"일 수도 있고 그리고 칩이 DCM으로 작동할 때, PLL 루프가 중지될 수도 있다. n-비트 양방향 계수기(1106)의 출력(예를 들어, S<N:0>)은 온-타임 발생기의 매개변수를 직접적으로 제어할 수도 있다. 스테이트먼트 머신(1104)의 출력은 n-비트 양방향 계수기(1106)를 카운트 업, 카운트 다운 또는 카운트를 중지하게 제어할 수도 있다. 제안된 PLL은 디지털 방식으로 구현될 수도 있고 그리고 DC 전류 소비를 하지 않을 수도 있다.
도 12는 강력한 지능적인 COT 제어를 제공하기 위한 예시적인 리플 조절기 아키텍처(1200)를 예시한다. 리플 조절기 아키텍처(1200)는 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11에 도시된 회로/기능 중 하나 이상을 포함할 수도 있다. 도 12에서, 리플 개선 장치는 인덕터 전류 파형과 동기화되고 그리고 (예를 들어, 수십 ㎷의) 리플 진폭을 가진 전압 파형을 개선/생성하도록 구성될 수도 있다. 간단한 오차 증폭기(Gm)는 리플을 (예를 들어, 대략 수백 ㎷로) 더 증폭시키도록 구성될 수도 있다. 오차 증폭기는 또한 우수한 DC 조절을 제공한다. 오차 증폭기의 출력은 온-타임 발생기에 대해 트리거 펄스(trigger pulse)를 생성하도록 pwm 비교기(CM1)에 제공될 수도 있다. 트리거 펄스는 또한 VFB0(리플 개선되지 않은 출력 전압 피드백)와 VREF를 비교하는 CM0에 의해 생성될 수도 있다.
온-타임 발생기는, CCM에서의 스위칭 주파수가 1차에서 상수이도록 출력 전압(VO)에 비례하고 입력 전압(VI)에 반비례하는 온-타임을 생성할 수도 있다. 온-타임 펄스, zcd 신호(스위칭 노드(예를 들어, 도 1a의 노드(120))의 0-교차 사건을 나타내는 신호), CM0의 출력("VO_low") 및 결함 신호(예를 들어, ocp, ovp)가 논리 블록에 제공될 수도 있다. 논리 블록는 (상단/하단 스위치를 턴 온(turn on)/턴 오프(turn off)하도록) 구동기에 제공되는, 높은 측 제어 신호 및 낮은 측 제어 신호를 생성할 수도 있다. 논리 블록은 또한 아날로그 블록의 대기 전류를 제어하도록 신호(HIQ)를 생성할 수도 있다. 아키텍처(1200)에서, 온종일 작동 동안 온(on)이어야 하는 블록만이 대기 비교기(CM0) 및 밴드갭 기준(도 12에 미도시)이다. 모든 다른 컴포넌트는 HIQ='0'일 때 턴 오프될 수도 있다. HIQ 신호를 생성하기 위한 간단한 방법은 pwm 신호의 상승 에지를 사용하는 것을 포함한다. pwm 신호의 개별적인 상승 에지는 (예를 들어, 10us의) HIQ 펄스를 트리거링할 수도 있다.
도 2a 및 도 2b, 도 3a 및 도 3b 및 도 4a 및 도 4b에 도시된 임의의 리플 개선 장치가 아키텍처(1200)에 사용될 수도 있다. 도 8, 도 9, 도 10에 도시된 임의의 온-타임 발생기가 아키텍처(1200)에 사용될 수도 있다. PLL의 사용은 특정한 적용에 대해 임의적일 수도 있다. PLL은 도 11에 도시된 바와 같이 구현될 수도 있다. 일부 구현예에서, 아키텍처(1200)는 일정한 오프-시간 제어 및/또는 다른 리플 기반 제어 계획에 따라 채택될 수도 있다.
도 13은 지능적인 일정한 온-타임 제어를 제공하기 위한 방법(1300)을 예시한다. 이하에 제시된 방법(1300)의 작동은 실례가 되는 것으로 의도된다. 일부 구현예에서, 방법(1300)은 설명되지 않은 하나 이상의 부가적인 작동을 사용하여 그리고/또는 논의된 작동 중 하나 이상의 작동 없이 달성될 수도 있다. 일부 구현예에서, 2개 이상의 작동이 실질적으로 동시에 발생할 수도 있다.
방법(1300)은 전력 입력부에 연결된 제1 스위치; 제1 스위치에 연결된 제2 스위치; 제1 스위치와 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 스위칭 노드; 및 (1) 스위칭 노드 및 (2) 전력 출력부에 연결된 피드백 경로로서, (1) 스위칭 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 하는 피드백 경로를 포함하는 시스템에서 구현될 수도 있다. 방법(1300)은 전력 입력부에 연결된 제1 스위치; 제1 스위치에 연결된 제2 스위치; 제1 스위치와 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 스위칭 노드; 및 (1) 합성 노드 및 (2) 전력 출력부에 연결된 피드백 경로로서, (1) 합성 노드 및 (2) 전력 출력부로부터의 신호의 피드백을 가능하게 하는 피드백 경로를 포함하는 시스템에서 구현될 수도 있다.
작동(1310)에서, 피드백 경로에 의해 운반된 신호의 조합이 수신될 수도 있다.
작동(1320)에서, 전력 출력부에서의 전압이 피드백 경로에 의해 운반된 신호의 조합에 기초하여 제어될 수도 있다.
일부 구현예에서, 시스템의 작동 및 구조가 도 1, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 6, 도 12에 도시된 시스템 중 하나 이상과 동일하거나 유사할 수도 있다.
"밑", "아래", "하부", "위", "상부", "좌측", "우측" 등과 같은 공간적으로 관련된 용어는 제1 구성요소에 대한 제2 구성요소의 위치를 설명하도록 설명의 용이성을 위해 사용된다. 이러한 용어는 도면에 도시된 방향과는 상이한 방향에 더하여 디바이스의 상이한 방향을 포괄하는 것으로 의도된다. 또한, "제1", "제2" 등과 같은 용어는 또한 다양한 구성요소, 구역, 부분 등을 설명하도록 사용되고 그리고 또한 제한하는 것으로 의도되지 않는다. 유사한 용어는 설명 전반에 걸쳐 유사한 구성요소를 지칭한다.
본 명세서에서 사용되는 바와 같이, 용어 "갖는", "포함하는" 등은 언급된 구성요소 또는 피처의 존재를 나타내지만, 부가적인 구성요소 또는 피처를 배제하지 않는 개방형 용어이다. 단수 표현은 문맥이 달리 분명히 나타내지 않는 한, 복수뿐만 아니라 단수를 포함하는 것으로 의도된다.
본 발명이 특정한 구현예 및 실시예의 맥락으로 개시되지만, 본 발명이 구체적으로 개시된 구현예를 넘어 본 발명의 다른 대안적인 구현예 및/또는 용도 및 본 발명의 명백한 수정 및 등가물로 확장된다는 것이 당업자에 의해 이해될 것이다. 따라서, 본 명세서에 개시된 본 발명의 범위가 상기에 설명된 특정한 개시된 구현예에 의해 제한되지 않음이 이해된다.
또한, 숙련공은 상이한 구현예로부터 다양한 피처의 호환성을 인지할 것이다. 본 명세서에 설명된 변동에 더하여, 각각의 피처에 대한 다른 공지된 등가물이 본 발명의 원리에 따라 유사한 시스템 및 기법을 구성하도록 당업자에 의해 혼합 및 매칭될 수 있다.
모든 목적 또는 이점이 본 발명의 임의의 특정한 구현예에 따라 반드시 달성되지 않을 수도 있다는 것이 이해된다. 따라서, 예를 들어, 당업자는 본 발명이 본 명세서에 교시 또는 제안될 수도 있는 바와 같은 다른 목적 또는 이점을 반드시 달성하지 않고 본 명세서에 교시된 바와 같이 하나의 이점 또는 이점의 군을 달성 또는 최적화하는 방식으로 구현 또는 수행될 수도 있다는 것을 인지할 것이다.

Claims (26)

  1. 지능적인 일정한 온-타임 제어(intelligent constant on-time control)를 제공하는 시스템으로서,
    전력 입력부에 연결된 제1 스위치;
    상기 제1 스위치에 연결된 제2 스위치;
    상기 제1 스위치와 상기 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드;
    (1) 상기 스위칭 노드 및 (2) 상기 전력 출력부에 연결된 피드백 경로로서, (1) 상기 스위칭 노드 및 (2) 상기 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로; 및
    상기 피드백 경로에 연결된 프로세서로서, 상기 피드백 경로에 의해 운반된 상기 신호의 조합에 기초하여 상기 전력 출력부에서의 전압을 제어하도록 구성된 상기 프로세서를 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  2. 제1항에 있어서, 상기 프로세서는 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 제1 스위치의 온-타임을 제어하도록 더 구성되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  3. 제2항에 있어서, 상기 온-타임은 위상-동기 루프를 통해 상기 시스템의 커패시턴스 값, 전류 미러 비 또는 임계 전압을 디지털 방식으로 변화시킴으로써 제어되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  4. 제3항에 있어서, 상기 온-타임은 실시간으로 동적으로 생성되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  5. 제3항에 있어서, 상기 위상-동기 루프는 순차적 위상 검출기, 스테이트먼트 머신(statement machine) 및 n-비트 양방향 계수기(n-bit bi-direction counter)를 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  6. 제1항에 있어서, 상기 프로세서는 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 제1 스위치의 스위칭 주파수를 제어하도록 더 구성되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  7. 제1항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은,
    상기 스위칭 노드로부터의 DC 신호와 상기 전력 출력부로부터의 AC 신호의 제1 조합으로서, 상기 전력 출력부로부터의 DC 신호를 배제하는, 상기 제1 조합; 및
    상기 전력 출력부로부터의 상기 DC 신호와 상기 제1 조합으로부터의 AC 신호의 제2 조합으로서, 상기 제1 조합으로부터의 DC 신호를 배제하는, 상기 제2 조합을 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  8. 제1항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은,
    상기 스위칭 노드로부터의 DC 신호와 접지부로의 AC 결합의 제1 조합으로서, 상기 접지부와 관련된 DC 감쇠를 배제하는, 상기 제1 조합; 및
    상기 전력 출력부로부터의 DC 신호와 상기 제1 조합으로부터의 AC 신호의 제2 조합으로서, 상기 제1 조합으로부터의 DC 신호를 배제하는, 상기 제2 조합을 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  9. 제1항에 있어서, 상기 전력 출력부에서의 전압은 상기 시스템에 연결된 외부 레지스터의 값에 기초하여 결정되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  10. 제1항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합의 리플을 증폭시키도록 구성된 유효 에러 증폭기를 더 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  11. 지능적인 일정한 온-타임 제어를 제공하는 시스템으로서,
    전력 입력부에 연결된 제1 스위치;
    상기 제1 스위치에 연결된 제2 스위치;
    상기 제1 스위치와 상기 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드;
    (1) 합성 노드 및 (2) 상기 전력 출력부에 연결된 피드백 경로로서, (1) 상기 합성 노드 및 (2) 상기 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로; 및
    상기 피드백 경로에 연결된 프로세서로서, 상기 피드백 경로에 의해 운반된 상기 신호의 조합에 기초하여 상기 전력 출력부에서의 전압을 제어하도록 구성된 상기 프로세서를 포함하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  12. 제11항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은 상기 전력 출력부로부터의 DC 신호 및 상기 합성 노드로부터의 AC 신호를 포함하고, 상기 조합은 상기 합성 노드로부터의 DC 신호를 배제하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  13. 제11항에 있어서, 상기 합성 노드로부터의 상기 신호는 인덕터 전류 에뮬레이터(inductor current emulator)에 의해 제공되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  14. 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법으로서, 상기 시스템은, 전력 입력부에 연결된 제1 스위치; 상기 제1 스위치에 연결된 제2 스위치; 상기 제1 스위치와 상기 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드; 및 (1) 상기 스위칭 노드 및 (2) 상기 전력 출력부에 연결된 피드백 경로로서, (1) 상기 스위칭 노드 및 (2) 상기 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로를 포함하되, 상기 방법은,
    상기 피드백 경로에 의해 운반된 상기 신호의 조합을 수신하는 단계; 및
    상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 전력 출력부에서의 전압을 제어하는 단계를 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  15. 제14항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 제1 스위치의 온-타임을 제어하는 단계를 더 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  16. 제15항에 있어서, 상기 온-타임은 위상-동기 루프를 통해 상기 시스템의 커패시턴스 값, 전류 미러 비 또는 임계 전압을 디지털 방식으로 변화시킴으로써 제어되는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  17. 제16항에 있어서, 상기 온-타임은 실시간으로 동적으로 생성되는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  18. 제16항에 있어서, 상기 위상-동기 루프는 순차적 위상 검출기, 스테이트먼트 머신 및 n-비트 양방향 계수기를 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  19. 제14항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 제1 스위치의 스위칭 주파수를 제어하는 단계를 더 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  20. 제14항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은,
    상기 스위칭 노드로부터의 DC 신호와 상기 전력 출력부로부터의 AC 신호의 제1 조합으로서, 상기 전력 출력부로부터의 DC 신호를 배제하는, 상기 제1 조합; 및
    상기 전력 출력부로부터의 상기 DC 신호와 상기 제1 조합으로부터의 AC 신호의 제2 조합으로서, 상기 제1 조합으로부터의 DC 신호를 배제하는, 상기 제2 조합을 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  21. 제14항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은,
    상기 스위칭 노드로부터의 DC 신호와 접지부로의 AC 결합의 제1 조합으로서, 상기 접지부와 관련된 DC 감쇠를 배제하는, 상기 제1 조합; 및
    상기 전력 출력부로부터의 DC 신호와 상기 제1 조합으로부터의 AC 신호의 제2 조합으로서, 상기 제1 조합으로부터의 DC 신호를 배제하는, 상기 제2 조합을 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  22. 제14항에 있어서, 상기 전력 출력부에서의 전압은 상기 시스템에 연결된 외부 레지스터의 값에 기초하여 결정되는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  23. 제14항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합의 리플은 유효 에러 증폭기에 의해 증폭되는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  24. 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법으로서, 상기 시스템은, 전력 입력부에 연결된 제1 스위치; 상기 제1 스위치에 연결된 제2 스위치; 상기 제1 스위치와 상기 제2 스위치 사이의 스위칭 노드로서, 인덕터 및 전력 출력부에 연결되도록 구성된 상기 스위칭 노드; 및 (1) 상기 합성 노드 및 (2) 상기 전력 출력부에 연결된 피드백 경로로서, (1) 상기 합성 노드 및 (2) 상기 전력 출력부로부터의 신호의 피드백을 가능하게 하는 상기 피드백 경로를 포함하되, 상기 방법은,
    상기 피드백 경로에 의해 운반된 상기 신호의 조합을 수신하는 단계; 및
    상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합에 기초하여 상기 전력 출력부에서의 전압을 제어하는 단계를 포함하는, 지능적인 일정한 온-타임 제어를 시스템에 제공하는 방법.
  25. 제24항에 있어서, 상기 피드백 경로에 의해 운반된 상기 신호의 상기 조합은 상기 전력 출력부로부터의 DC 신호 및 상기 합성 노드로부터의 AC 신호를 포함하고, 상기 조합은 상기 합성 노드로부터의 DC 신호를 배제하는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
  26. 제24항에 있어서, 상기 합성 노드로부터의 상기 신호는 인덕터 전류 에뮬레이터에 의해 제공되는, 지능적인 일정한 온-타임 제어를 제공하는 시스템.
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