JPS60224326A - Ｃｍｏｓ外部入力回路 - Google Patents
Ｃｍｏｓ外部入力回路Info
- Publication number
- JPS60224326A JPS60224326A JP59081354A JP8135484A JPS60224326A JP S60224326 A JPS60224326 A JP S60224326A JP 59081354 A JP59081354 A JP 59081354A JP 8135484 A JP8135484 A JP 8135484A JP S60224326 A JPS60224326 A JP S60224326A
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- JP
- Japan
- Prior art keywords
- input
- signal
- circuit
- level
- inverter
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は０ＭＯ８（相補型電界効果トランジスタ）構成
の外部入力回路に関するものである。
の外部入力回路に関するものである。
（従来技術）
従来、０ＭＯ８構成の半導体集積回路において、外部と
データをやりとシするデータバスのように高インピーダ
ンス状態を持つ端子の入力部には、高レベルでもなく、
低レベルでもない中間レベルの入力が入った場合、第１
図のインバータ回路に示すように、ＰチャネルＭＯＳト
ランジスタ（以下、Ｐチャネルトランジスタという。）
Ｑｌ とＮチャネルＭＯＳトランジスタ（以下、Ｎチャ
ネルトランジスタという。）Ｑ２が両方ともオンして、
電源ＶＤＤから接地電位に向って無駄々貫通電流が流れ
る。
データをやりとシするデータバスのように高インピーダ
ンス状態を持つ端子の入力部には、高レベルでもなく、
低レベルでもない中間レベルの入力が入った場合、第１
図のインバータ回路に示すように、ＰチャネルＭＯＳト
ランジスタ（以下、Ｐチャネルトランジスタという。）
Ｑｌ とＮチャネルＭＯＳトランジスタ（以下、Ｎチャ
ネルトランジスタという。）Ｑ２が両方ともオンして、
電源ＶＤＤから接地電位に向って無駄々貫通電流が流れ
る。
そこで第２図のようなＮＯＲ構成の回路を使用して、外
部から入力が入って来た時のみ貫通電流防止用トランジ
スタＱ６の制御信号３を“０“レベルにして、外部から
の信号が入力されるようにし、入力がない時は制御信号
３を“１”レベルにして、ＰチャネルトランジスタＱ３
をオフさせて、電源ＶＤ＋１から接地電位へ貫通電流が
流れないようにしていた。又、別の方法としては、第３
図（ａ）。
部から入力が入って来た時のみ貫通電流防止用トランジ
スタＱ６の制御信号３を“０“レベルにして、外部から
の信号が入力されるようにし、入力がない時は制御信号
３を“１”レベルにして、ＰチャネルトランジスタＱ３
をオフさせて、電源ＶＤ＋１から接地電位へ貫通電流が
流れないようにしていた。又、別の方法としては、第３
図（ａ）。
、（ｂ）に示すように、第２図のＮＯＲ構成の回路の変
形で、Ｐチャネル側もしくはＮチャネル側のみに制御信
号４又は５が入力される貫通電流防止用トランジスタＱ
７１ 又はＱｌ２を外部入力が入力されるトランジスタ
Ｑ８又はＱｎに縦積みにして、貫通電流が流れる経路を
断つことが行なわれてきた。
形で、Ｐチャネル側もしくはＮチャネル側のみに制御信
号４又は５が入力される貫通電流防止用トランジスタＱ
７１ 又はＱｌ２を外部入力が入力されるトランジスタ
Ｑ８又はＱｎに縦積みにして、貫通電流が流れる経路を
断つことが行なわれてきた。
ところで、これらの方法では、データバスに接続する０
ＭＯ８半導体集積回路すべてのデータバス入力部に、第
２図もしくは第３図（ａｌ、 ｔｂＪのような回路をも
つ必要があり、このようなシステムでは各半導体集積回
路の入力部の素子数が増えるという欠点があった。又、
このようなシステムで外部入力回路に第２図もしくは第
３図のような回路をもっていない半導体集積回路を使用
すると、貫通電流が流れ、０ＭＯ８半導体集積回路を使
用しても消費電流が増加するという欠点があった。
ＭＯ８半導体集積回路すべてのデータバス入力部に、第
２図もしくは第３図（ａｌ、 ｔｂＪのような回路をも
つ必要があり、このようなシステムでは各半導体集積回
路の入力部の素子数が増えるという欠点があった。又、
このようなシステムで外部入力回路に第２図もしくは第
３図のような回路をもっていない半導体集積回路を使用
すると、貫通電流が流れ、０ＭＯ８半導体集積回路を使
用しても消費電流が増加するという欠点があった。
ところで、上記従来技術の欠点を解消するため、第４図
のように、外部入力を受けるＰチャネルトランジスタＱ
１３とＮチャネルトランジスタＱ１４によシ構成され、
インバータの出力をＰチャネルトランジスタＱ１５とＮ
チャネルトランジスタＱ１６により構成される別のイン
バータで受けて、ＰチャネルトランジスタＱ１３とＮチ
ャネルトランジスタＱ１４によるインバータの入力に戻
す方法がある。
のように、外部入力を受けるＰチャネルトランジスタＱ
１３とＮチャネルトランジスタＱ１４によシ構成され、
インバータの出力をＰチャネルトランジスタＱ１５とＮ
チャネルトランジスタＱ１６により構成される別のイン
バータで受けて、ＰチャネルトランジスタＱ１３とＮチ
ャネルトランジスタＱ１４によるインバータの入力に戻
す方法がある。
この方法によれば、データバスに接続しているすべての
半導体集積回路のデータバス入力部に貫通電流対策を施
す必要はなく、データバスに接続する１つの半導体集積
回路のデータバス入力部に、データバスからの入力を保
持するだめのインバータを持てば良く、貫通電流対策は
非常に簡単となる。しかし、第４図のように、外部入力
端子１にＰチャネルトランジスタＱｔｓとＮチャネルト
ランジスタＱ１６からなるインバータの出力が戻って来
ると、例えば、外部入力が“１“レベルから０“レベル
に変化した時、ＰチャネルトランジスタＱ１５とＮチャ
ネルトランジスタＱ１６からなるインバータの出力は直
ちに“０“レベルに変化せず、一定の遅延時間を持って
“１”レベルから“０”レベルに変化するので、入力１
の部分で一瞬信号の引き合いが起こり、信号の変化が遅
くなり、又、入力信号のレベルも劣化し、特に動作速度
が速くなるとこれらの問題が顕著に現われ、動作速度が
あがらず、入力レベルの特性も悪くなるという欠点があ
った。
半導体集積回路のデータバス入力部に貫通電流対策を施
す必要はなく、データバスに接続する１つの半導体集積
回路のデータバス入力部に、データバスからの入力を保
持するだめのインバータを持てば良く、貫通電流対策は
非常に簡単となる。しかし、第４図のように、外部入力
端子１にＰチャネルトランジスタＱｔｓとＮチャネルト
ランジスタＱ１６からなるインバータの出力が戻って来
ると、例えば、外部入力が“１“レベルから０“レベル
に変化した時、ＰチャネルトランジスタＱ１５とＮチャ
ネルトランジスタＱ１６からなるインバータの出力は直
ちに“０“レベルに変化せず、一定の遅延時間を持って
“１”レベルから“０”レベルに変化するので、入力１
の部分で一瞬信号の引き合いが起こり、信号の変化が遅
くなり、又、入力信号のレベルも劣化し、特に動作速度
が速くなるとこれらの問題が顕著に現われ、動作速度が
あがらず、入力レベルの特性も悪くなるという欠点があ
った。
（発明の目的）
本発明の目的は、以上のような従来例の欠点を解決し、
簡単な貫通電流防止対策で、入力特性の良好なＣＭＯ８
外部入力回路を提供することにある。
簡単な貫通電流防止対策で、入力特性の良好なＣＭＯ８
外部入力回路を提供することにある。
（発明の構成）
本発明のＣＭＯ８外部入力回路は、入力信号を受ける第
１の回路と、該第１の回路の出力信号を受けてその反転
信号を出力する第２の回路と、該第２の回路の出力信号
を制御信号に基づき前記第１の回路の入力に戻す第３の
回路とを含むことから構成される。
１の回路と、該第１の回路の出力信号を受けてその反転
信号を出力する第２の回路と、該第２の回路の出力信号
を制御信号に基づき前記第１の回路の入力に戻す第３の
回路とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を診照して説明する
。
。
第５図は本発明の一実施例を示す回路図である。
本実施例は、入力端子１１から入力信号１１’を受ける
第１の回路としてのＰチャネルトランジスノＱ１？トＮ
チャネルトランジスタＱ１８からなる第１のインバータ
と、この第１のインバータの出力信号１２を受けてその
反転信号を出力する第２の回路としてのＰチャネルトラ
ンジスタＱ１９とＮチャネルトランジスタＱ２０からな
る第２のインノく−タと、この第２のインバータの出力
信号１３を制御信号１４に基づき前記第１のインノく一
夕の入力に戻す第３の回路としてのＰチャネルトランジ
スタＱ２１とＮチャネルトランジスタＱ２２からなるト
ランスファゲートを含むことから構成される。
第１の回路としてのＰチャネルトランジスノＱ１？トＮ
チャネルトランジスタＱ１８からなる第１のインバータ
と、この第１のインバータの出力信号１２を受けてその
反転信号を出力する第２の回路としてのＰチャネルトラ
ンジスタＱ１９とＮチャネルトランジスタＱ２０からな
る第２のインノく−タと、この第２のインバータの出力
信号１３を制御信号１４に基づき前記第１のインノく一
夕の入力に戻す第３の回路としてのＰチャネルトランジ
スタＱ２１とＮチャネルトランジスタＱ２２からなるト
ランスファゲートを含むことから構成される。
なおここで１５は制御信号１４０反転用のインノ（−タ
である。
である。
次に、本実施例の動作について説明する。
トランスファゲートトランジスタＱ２１とＱ２２は、制
御信号１４とそれをインバータ１５によシ反転させた信
号により各々制御され、制御信号１４が“１“レベルの
場合、ＰチャネルトランジスタＱ２１及びインバータ１
５の出力“０“レペルカ入力されるＮチャネルトランジ
スタＱ２２がオフして、第１のインバータの出力信号が
その入力に戻される保持ループが形成されず、入力端子
１１からトランジスタＱ１？ｌ ＱｌＢからなる第１の
インノ（−タを弁して、内部に出力信号１２が入力され
るだけの単純な入力回路となシ、保持ループを形成する
ことによる入力信号の遅れ、及び入力信号のレベルの劣
化の問題は起こら表い。
御信号１４とそれをインバータ１５によシ反転させた信
号により各々制御され、制御信号１４が“１“レベルの
場合、ＰチャネルトランジスタＱ２１及びインバータ１
５の出力“０“レペルカ入力されるＮチャネルトランジ
スタＱ２２がオフして、第１のインバータの出力信号が
その入力に戻される保持ループが形成されず、入力端子
１１からトランジスタＱ１？ｌ ＱｌＢからなる第１の
インノ（−タを弁して、内部に出力信号１２が入力され
るだけの単純な入力回路となシ、保持ループを形成する
ことによる入力信号の遅れ、及び入力信号のレベルの劣
化の問題は起こら表い。
制御信号１４が”０”レベルになると、Ｐチャ坏ルトラ
ンジスタＱ２１及びインバータ１５の出力“１“レベル
が入力されるＮチャネルトランジスタＱ２２がオンして
、保持ループが形成され、入力信号１１′は、トランジ
スタＱ１７１ ＱｌＢからなる第１のインバータから、
トランジスタＱ１９．Ｑ２０からなる第２のインバータ
を通り、トランジスタＱ２１ 、Ｑ、２２によるトラン
スファゲートを介して、入力端子１１に戻り、保持され
る。
ンジスタＱ２１及びインバータ１５の出力“１“レベル
が入力されるＮチャネルトランジスタＱ２２がオンして
、保持ループが形成され、入力信号１１′は、トランジ
スタＱ１７１ ＱｌＢからなる第１のインバータから、
トランジスタＱ１９．Ｑ２０からなる第２のインバータ
を通り、トランジスタＱ２１ 、Ｑ、２２によるトラン
スファゲートを介して、入力端子１１に戻り、保持され
る。
従って、本実施例によると、通常入力時は、制御信号１
４により、トランスファゲートをオフとして、保持ルー
プを切って、単純入力回路として動作し、保持動作時は
制御信号１４によりトランスファゲートをオンして、保
持ループを構成して入力信号を保持する。すなわち、通
常入力時は入力段は単純なインバータのみとなシ、動作
速度も速く、入力レベルの特性も良好で、保持動作時は
入力を保持し、入力端子に接続される他の半導体集積回
路に貫通電流対策がなくても貫通電流を流れないように
する効果がある。
４により、トランスファゲートをオフとして、保持ルー
プを切って、単純入力回路として動作し、保持動作時は
制御信号１４によりトランスファゲートをオンして、保
持ループを構成して入力信号を保持する。すなわち、通
常入力時は入力段は単純なインバータのみとなシ、動作
速度も速く、入力レベルの特性も良好で、保持動作時は
入力を保持し、入力端子に接続される他の半導体集積回
路に貫通電流対策がなくても貫通電流を流れないように
する効果がある。
第６図は本発明の他の実施例を示す回路図である。入力
端子１１からＰチャネルトランジスタＱ２３とＮチャネ
ルトランジスタＱ２４からなる第１のインバータに入力
された入力信号１１’は、第１のインバータの出力信号
１２として、ＰチャネルトランジスタＱ２５とＮチャネ
ルトランジスタＱ２８に入力される。Ｐチャネルトラン
ジスタＱ２５に対しては同じくＰチャネルトランジスタ
Ｑ２６が縦積で接続され入力端子１１につながり、Ｎチ
ャネルトランジスタＱ２８に対しては、同じくＮチャネ
ルトランジスタＱ２７が縦積で接続され入力端子１１に
接続される。ここでトランジスタＱ２５〜Ｑ２８で第２
のインバータとトランスファゲートを構成している。
端子１１からＰチャネルトランジスタＱ２３とＮチャネ
ルトランジスタＱ２４からなる第１のインバータに入力
された入力信号１１’は、第１のインバータの出力信号
１２として、ＰチャネルトランジスタＱ２５とＮチャネ
ルトランジスタＱ２８に入力される。Ｐチャネルトラン
ジスタＱ２５に対しては同じくＰチャネルトランジスタ
Ｑ２６が縦積で接続され入力端子１１につながり、Ｎチ
ャネルトランジスタＱ２８に対しては、同じくＮチャネ
ルトランジスタＱ２７が縦積で接続され入力端子１１に
接続される。ここでトランジスタＱ２５〜Ｑ２８で第２
のインバータとトランスファゲートを構成している。
制御信号１７が“０”レベルとなシ、インバータ１６の
出力が“１−レベルになって、トランジスタＱ２６とＱ
２７がオンすると、トランジスタＱ２５とＱ２８は第２
のインバータとして作用し、従って、トランジスタＱ２
３１ Ｑ２４からなる第１のインバータの出力信号１２
は、トランジスタＱ２５とＱ２１１からなる第２のイン
バータを通シ、トランジスタＱ２６１ Ｑ２７のトラン
スファゲートを介して入力端子１１に戻り、保持ループ
が形成される。又、制御信号１７が“１“レベルとなる
と、ＰチャネルトランジスタＱ２６はオフとなシ、イン
バータ１６の出力が“０”レベルで、Ｎチャネルトラン
ジスタＱ２７もオフとなり、保持ループが解除され、単
純なインバータ入力回路と表シ、動作速度、入力レベル
特性とも問題のない回路となる。
出力が“１−レベルになって、トランジスタＱ２６とＱ
２７がオンすると、トランジスタＱ２５とＱ２８は第２
のインバータとして作用し、従って、トランジスタＱ２
３１ Ｑ２４からなる第１のインバータの出力信号１２
は、トランジスタＱ２５とＱ２１１からなる第２のイン
バータを通シ、トランジスタＱ２６１ Ｑ２７のトラン
スファゲートを介して入力端子１１に戻り、保持ループ
が形成される。又、制御信号１７が“１“レベルとなる
と、ＰチャネルトランジスタＱ２６はオフとなシ、イン
バータ１６の出力が“０”レベルで、Ｎチャネルトラン
ジスタＱ２７もオフとなり、保持ループが解除され、単
純なインバータ入力回路と表シ、動作速度、入力レベル
特性とも問題のない回路となる。
（発明の効果）
以上、詳細説明したとおシ、本発明のＣＭＯ８外部入力
回路を使用すれば、最小の素子数で、貫通電流を防止で
きかつ、半導体集積回路の特性を損うことなく、データ
バス等が高インピーダンス状態になることがないシステ
ムを構成することがのＣＭＯ８外部入力回路の例を示す
回路図、第５図は本発明の一実椎例を示す回路図、第６
図は本発明の他の実施例を示す回路図である。
回路を使用すれば、最小の素子数で、貫通電流を防止で
きかつ、半導体集積回路の特性を損うことなく、データ
バス等が高インピーダンス状態になることがないシステ
ムを構成することがのＣＭＯ８外部入力回路の例を示す
回路図、第５図は本発明の一実椎例を示す回路図、第６
図は本発明の他の実施例を示す回路図である。
ｌ・・・・・・入力端子、２・・・・・・出力信号、３
． ４． ５・・・・・・制御信号、１１・・・・・・
入力端子、１１′・・・・・・入力信号、１２．１３・
・・・・・出力信号、１４・・・・・・制御信号、１５
．１６・・・・・・インバータ、１７・・・・・・制御
信号、Ｑｔ、 Ｑ３． Ｑ、４１ Ｑ７１ Ｑ８＋ Ｑ
ＩＯ，Ｑｔ３． Ｑ１５１Ｑ＋７． Ｑｔ９． Ｑ２１
． Ｑ２３． Ｑ２５． Ｑ２６・・・・・°Ｐチャネ
ルＭＯＳトランジスタ、Ｑ２１ Ｑｓ、 Ｑ、６；、
Ｑ９． ＱｌｌｌＱ１２１ Ｑｔ４１ Ｑ１６１ Ｑｔ
ｓ、 Ｑ２０１ Ｑ２２１ Ｑ２４． Ｑ２７． Ｑ２
８・・・・・・ＮチャネルＭＯＳトランジスタ。
． ４． ５・・・・・・制御信号、１１・・・・・・
入力端子、１１′・・・・・・入力信号、１２．１３・
・・・・・出力信号、１４・・・・・・制御信号、１５
．１６・・・・・・インバータ、１７・・・・・・制御
信号、Ｑｔ、 Ｑ３． Ｑ、４１ Ｑ７１ Ｑ８＋ Ｑ
ＩＯ，Ｑｔ３． Ｑ１５１Ｑ＋７． Ｑｔ９． Ｑ２１
． Ｑ２３． Ｑ２５． Ｑ２６・・・・・°Ｐチャネ
ルＭＯＳトランジスタ、Ｑ２１ Ｑｓ、 Ｑ、６；、
Ｑ９． ＱｌｌｌＱ１２１ Ｑｔ４１ Ｑ１６１ Ｑｔ
ｓ、 Ｑ２０１ Ｑ２２１ Ｑ２４． Ｑ２７． Ｑ２
８・・・・・・ＮチャネルＭＯＳトランジスタ。
五 ′−゛−１・
代理人 弁理士 内 原 ３．。
半１旧
Ｖ−２頂
を久Ｊ （ト〕
牛３ 田
争４−回
茅夕旧
＄ｔｆ；Ｊ
Claims (1)
- 入力信号を受ける第１の回路と、該第１の回路の出力信
号を受けてその反転信号を出力する第２の回路と、該第
２の回路の出力信号を制御信号に基づき前記第１の回路
の入力に戻す第３の回路とを含むことを特徴とするＣＭ
Ｏ８外部入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081354A JPS60224326A (ja) | 1984-04-23 | 1984-04-23 | Ｃｍｏｓ外部入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081354A JPS60224326A (ja) | 1984-04-23 | 1984-04-23 | Ｃｍｏｓ外部入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224326A true JPS60224326A (ja) | 1985-11-08 |
Family
ID=13744018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081354A Pending JPS60224326A (ja) | 1984-04-23 | 1984-04-23 | Ｃｍｏｓ外部入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272229A (ja) * | 1987-07-24 | 1989-10-31 | Nec Corp | Ｃｍｏｓ入力回路 |
| US5786719A (en) * | 1995-03-06 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function |
-
1984
- 1984-04-23 JP JP59081354A patent/JPS60224326A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272229A (ja) * | 1987-07-24 | 1989-10-31 | Nec Corp | Ｃｍｏｓ入力回路 |
| US5786719A (en) * | 1995-03-06 | 1998-07-28 | Mitsubishi Denki Kabushiki Kaisha | Mode setting circuit and mode setting apparatus used to select a particular semiconductor function |
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