KR980004938A - 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 스탠바이 모스시 전력 소모를 줄이기 위한 스탠바이 모드 전압 발생회로에 관한 것으로, 소자의 스탠바이 상태를 검출하여 소자의 회로에 인가되는 전원의 레벨을 TTL하이 레벨이 2.0V로 낮추어주어 입력에 TTL 레벨이 인가되는 입력 버퍼와 소자 내부회로의 전력소모를 매우 낮게하는 스탠바이 모드 전압 발생회로에 관한 것이다. 상기 목적 달성을 위하여 본 발명의 스탠바이 모드 전압 발생회로는 스탠바이 상태를 검출하기 위하 스탠바이 모드 검출수단과, 스탠바이 모드 전압을 발생시키기 위한 스탠바이 모드 전압 발생 수단과, 정상 모드시 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 스탠바이 모드 전압이 메모리 소자에 전달되는 제1전압 발생수단과, 정상 모드시 비교기의 두 입력단자로 외부 전원전압과, 제5노드상의 전압이 입력되어 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 제5노드상의 전압이 입력되어 스탠바이 모드 전압이 메모리 소자에 전달되는 제2전압 발생수단을 구비한다.

Description

반도체 메모리 장치의 스탠바이 모드 전압 발생 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 스탠바이 모드 검출 회로도이다.

제4A도는 본 발명에 따른 스탠바이 모드 전압 발생회로도이다.

제4B도는 본 발명의 제1실시예에 따른 정상 모드 및 스탠바이 모드 전압 발생 회로도이다.

Claims (5)

1. 스탠바이 모드를 검출하기 위한 스탠바이 모드 검출수단과, 기준전압과 제1노드상의 전압을 비교하여 스탠바이 모드 전압을 발생시키기 위한 스탠바이 모드 전압 발생 수단과, 외부 전원 전압과 발생된 스탠바이 모드 전압을 스탠바이 모드 검출신호로 제어하여 정상 모드시 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 스탠바이 모드 전압이 메모리 소자에 전달되는 제1전원 발생수단과, 스탠바이 모드 검출신호로 제어되어 정상 모드 시 비교기의 두 입력단자로 외부 전원전압과 제2노드상의 전압이 입력되어 외부 전원전압이 메모리 소자에 전달되고 스탠바이 모드시 기준전압 발생기가 동작하여 상기 비교기의 두 입력단자로 기준전압과 제2노오드상의 전압이 입력되어 스탠바이 모드 전압이 메모리 소자에 전달되는 제2전원 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 스탠바이 모드 전압 발생 회로.
2. 제1항에 있어서, 상기 스탠바이 모드 검출수단은 라이트 인에이블 신호와 컬럼 어드레스 스트로우브 내부 신호와 로오 어드레스 스트로우브 내부신호를 논리 연산하여 J-K 플립 플롭의 J,K두 입력단을 출력하기 위한 노아 게이트와, 상기 J-K 플립 플롭의 두 입력단이 하이인 경우 스탠바이 모드를 검출하는 하이 신호가 출력되고 이후 상기 J-K 플립 플롭의 두 입력단이 로우가 되어도 출력단은 하이 상태를 유지하며 다시 상기 J-K 플립플롭의 두 입력단이 하이가 되면 로우의 스탠바이 모드 검출신호를 출력하는 J-L 플립플롭을 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.
3. 제1항에 있어서, 상기 스탠바이 모드 전압 발생수단은 게이트로 비교기의 출력신호가 인가되고 외부 전원 전압과 제2노드 사이에 접속된 PMOS형 트랜지스터와, 두 입력단자로 기준전압과 제2노드상의 전압이 입력되어 상기 PMOS형 트랜지스터의 게이트로 출력하는 비교기를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.
4. 제1항에 있어서, 상기 제1전원 발생수단은 게이트로 스탠바이 모드 검출신호가 인가되고 외부 전원전압과 제3노드 사이에 접속된 한 PMOS형 트랜지스터와, 게이트로 상기 스탠바이 모드 검출신호가 반전되어 인가되고 스탠바이 모드 전압과 상기 제3노드 사이에 접속된 다른 PMOS형 트랜지스터와, 상기 제3노드에 접속된 메모리 소자를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.
5. 제1항에 있어서, 상기 제2전압 발생수단은 게이트로 스탠바이 모드 검출신호가 인가되고 기준전압 발생기와 접지단자 사이에 접속되는 NMOS형 트랜지스터와, 게이트로 상기 스탠바이 모드 검출힌호가 인가되고 외부 전원전압과 제4노드 사이에 접속되는 한 PMOS형 트랜지스터와, 상기 제4노드와 상기 NMOS형 트랜지스터의 트레인 단자 사이에 접속되어 기준전압을 발생시키는 기준전압 발생기와, 상기 제4노드와 제5노드상의 전압을 비교하여 다른 PMOS형 트랜지스터의 게이트로 출력하는 비교기와 게이트로 상기 비교기의 출력신호가 인가되고 전원저압과 상기 제5노드 사이에 접속된 다른 PMOS형 트랜지스터와, 상기 제5노드에 접속된 메모리 소자를 포함하는 것을 특징으로 하는 스탠바이 모드 전압 발생 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.