JP2001143499A - 半導体メモリ装置の欠陥セル検出装置及びその方法 - Google Patents
半導体メモリ装置の欠陥セル検出装置及びその方法Info
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置の欠陥セル検出装置及びそ
の方法を提供する。 【解決手段】 多数個のメモリブロック１１０〜１１４
を含むメモリセルアレイ１００であって、メモリブロッ
ク１１０〜１１４は所定のメモリアドレスに相応してア
ドレス選択される多数個のメモリセルを有するメモリセ
ルアレイ１００及び多数個のメモリブロック１１０〜１
１４の各々に対応する多数個の欠陥セル検出器１４０〜
１４４であって、対応するメモリブロック１１０〜１１
４で発生する電流を所定の基準電流と比較してアドレス
選択されるメモリセルの欠陥の有無を各々検出する多数
個の欠陥セル検出器１４０〜１４４を具備する。メモリ
アドレスにより多数個のメモリブロック１１０〜１１４
の各々で流れる電流を検出することにより、選択された
メモリセルの各々の欠陥の有無が出力される。
の方法を提供する。 【解決手段】 多数個のメモリブロック１１０〜１１４
を含むメモリセルアレイ１００であって、メモリブロッ
ク１１０〜１１４は所定のメモリアドレスに相応してア
ドレス選択される多数個のメモリセルを有するメモリセ
ルアレイ１００及び多数個のメモリブロック１１０〜１
１４の各々に対応する多数個の欠陥セル検出器１４０〜
１４４であって、対応するメモリブロック１１０〜１１
４で発生する電流を所定の基準電流と比較してアドレス
選択されるメモリセルの欠陥の有無を各々検出する多数
個の欠陥セル検出器１４０〜１４４を具備する。メモリ
アドレスにより多数個のメモリブロック１１０〜１１４
の各々で流れる電流を検出することにより、選択された
メモリセルの各々の欠陥の有無が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、半導体メモリ装置中のメモリセルの欠陥を
検出する欠陥セル検出装置とその方法に関する。
係り、特に、半導体メモリ装置中のメモリセルの欠陥を
検出する欠陥セル検出装置とその方法に関する。
【０００２】
【従来の技術】近年の超高集積（Ｖｅｒｙ Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ；以下、ＶＬＳＩ
という）技術の発達は、チップの高集積化、高速化をも
たらしてきた。また、チップ面積の減少のために低線幅
技術が採用され、その結果、同一の面積により多くのセ
ルが集積できる。このようなＶＬＳＩ技術の発達と併せ
て注目されているのが、チップの欠陥をテストする技術
である。ＶＬＳＩ回路で不良を起こす要因には各種のも
のがあるが、比較的簡単なモデルによってモデリングで
きる。
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ；以下、ＶＬＳＩ
という）技術の発達は、チップの高集積化、高速化をも
たらしてきた。また、チップ面積の減少のために低線幅
技術が採用され、その結果、同一の面積により多くのセ
ルが集積できる。このようなＶＬＳＩ技術の発達と併せ
て注目されているのが、チップの欠陥をテストする技術
である。ＶＬＳＩ回路で不良を起こす要因には各種のも
のがあるが、比較的簡単なモデルによってモデリングで
きる。
【０００３】ＶＬＳＩ回路の不良に対するモデルのうち
最も普遍的に用いられるものは、固着欠陥モデル（Ｓｔ
ｕｃｋ−ａｔ Ｆａｕｌｔ Ｍｏｄｅｌ）である。固着欠
陥モデルは、回路内の１ノードが常に“０”や“１”ロ
ジックレベルに固定されるロジック動作の不良を検出で
きる。しかし、固着欠陥モデルを使用した場合、遅延時
間などに影響を与えてチップの正常動作を妨げるパラメ
トリック不良またはトランジェント不良などは検出し難
い。このような問題を補完するために登場したのが、電
流テストである。
最も普遍的に用いられるものは、固着欠陥モデル（Ｓｔ
ｕｃｋ−ａｔ Ｆａｕｌｔ Ｍｏｄｅｌ）である。固着欠
陥モデルは、回路内の１ノードが常に“０”や“１”ロ
ジックレベルに固定されるロジック動作の不良を検出で
きる。しかし、固着欠陥モデルを使用した場合、遅延時
間などに影響を与えてチップの正常動作を妨げるパラメ
トリック不良またはトランジェント不良などは検出し難
い。このような問題を補完するために登場したのが、電
流テストである。
【０００４】電流テストは、回路内にパラメトリック不
良またはトランジェント不良などが生じる場合、この不
良によって回路内に過電流が発生する現象を用いて回路
の欠陥を検出できる。このような電流テストは、回路内
の電流を検出するための電流検出器がチップ内に組み込
まれているか否かによって、オンチップテストとオフチ
ップテストとに大別できる。オンチップテストで、組み
込まれた電流検出器によりチップの欠陥が検出される。
オフチップテストでは、外部のテスト装置に内蔵されて
いる電流検出器を用いてテストされるチップの欠陥が検
出される。
良またはトランジェント不良などが生じる場合、この不
良によって回路内に過電流が発生する現象を用いて回路
の欠陥を検出できる。このような電流テストは、回路内
の電流を検出するための電流検出器がチップ内に組み込
まれているか否かによって、オンチップテストとオフチ
ップテストとに大別できる。オンチップテストで、組み
込まれた電流検出器によりチップの欠陥が検出される。
オフチップテストでは、外部のテスト装置に内蔵されて
いる電流検出器を用いてテストされるチップの欠陥が検
出される。
【０００５】
【発明が解決しようとする課題】しかし、テスト装置を
用いるオフチップテストの場合、テストされるチップ内
で発生する電流がテストされるチップの出力ピンを介し
てテスト装置に伝わる。したがって、電流分解能が劣る
場合がある。また、テスト装置の動作速度がテストされ
るチップの動作速度よりも遅い場合、電流検出速度が落
ちる。その結果、テストに要する時間が延びる場合があ
る。
用いるオフチップテストの場合、テストされるチップ内
で発生する電流がテストされるチップの出力ピンを介し
てテスト装置に伝わる。したがって、電流分解能が劣る
場合がある。また、テスト装置の動作速度がテストされ
るチップの動作速度よりも遅い場合、電流検出速度が落
ちる。その結果、テストに要する時間が延びる場合があ
る。
【０００６】半導体メモリ装置では、欠陥セルを検出す
るためにオンチップテストが多用される。オンチップテ
ストの場合、電流検出器がテストされるチップ内に組み
込まれているので、テストされるチップ内で電流を分析
し、分析された結果を出力する。したがって、不良検出
の正確度が増大する。さらに、オンチップテストのテス
ト速度はテストされるチップの動作速度に相応するの
で、極めて速くなる。しかし、電流検出器がテストされ
るチップ内に組み込まれるオンチップテストは、テスト
されるチップのレイアウト面積が増大し、かつ、組み込
まれた電流検出器によってチップの動作速度が落ちる場
合がある。
るためにオンチップテストが多用される。オンチップテ
ストの場合、電流検出器がテストされるチップ内に組み
込まれているので、テストされるチップ内で電流を分析
し、分析された結果を出力する。したがって、不良検出
の正確度が増大する。さらに、オンチップテストのテス
ト速度はテストされるチップの動作速度に相応するの
で、極めて速くなる。しかし、電流検出器がテストされ
るチップ内に組み込まれるオンチップテストは、テスト
されるチップのレイアウト面積が増大し、かつ、組み込
まれた電流検出器によってチップの動作速度が落ちる場
合がある。
【０００７】したがって、オンチップテストのための回
路の設計に際し、電流検出器の採用個数を最小化させる
必要がある。従来のメモリ装置での欠陥セル検出回路で
は、このように電流検出器の採用個数が限られているた
め、欠陥セルの検出は可能であるものの、その正確な位
置検出が難しかった。
路の設計に際し、電流検出器の採用個数を最小化させる
必要がある。従来のメモリ装置での欠陥セル検出回路で
は、このように電流検出器の採用個数が限られているた
め、欠陥セルの検出は可能であるものの、その正確な位
置検出が難しかった。
【０００８】本発明は上記事情に鑑みて成されたもので
あり、その目的は、最小の個数で組み込まれた電流検出
器を使用してメモリセルの欠陥及びその位置を正確に検
出し、かつ、正常動作時に、組み込まれた電流検出器に
よる動作速度の低下を最小化させる半導体メモリ装置で
の欠陥セル検出装置を提供することにある。本発明の他
の目的は、欠陥セル検出回路で行われる半導体メモリ装
置での欠陥セル検出方法を提供することにある。
あり、その目的は、最小の個数で組み込まれた電流検出
器を使用してメモリセルの欠陥及びその位置を正確に検
出し、かつ、正常動作時に、組み込まれた電流検出器に
よる動作速度の低下を最小化させる半導体メモリ装置で
の欠陥セル検出装置を提供することにある。本発明の他
の目的は、欠陥セル検出回路で行われる半導体メモリ装
置での欠陥セル検出方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体メモリ装置の欠陥セル検出装置に
関するものである。本発明による半導体メモリ装置の欠
陥セル検出装置は、多数個のメモリブロックを含むメモ
リセルアレイであって、メモリブロックは、所定のメモ
リアドレスに相応してアドレス選択される多数個のメモ
リセルを有するメモリセルアレイと、多数個のメモリブ
ロックの各々に対応する多数個の欠陥セル検出器であっ
て、対応するメモリブロックで発生する電流を所定の基
準電流と比較してアドレス選択されるメモリセルの欠陥
の有無を各々検出する多数個の欠陥セル検出器とを具備
する。
に、本発明は、半導体メモリ装置の欠陥セル検出装置に
関するものである。本発明による半導体メモリ装置の欠
陥セル検出装置は、多数個のメモリブロックを含むメモ
リセルアレイであって、メモリブロックは、所定のメモ
リアドレスに相応してアドレス選択される多数個のメモ
リセルを有するメモリセルアレイと、多数個のメモリブ
ロックの各々に対応する多数個の欠陥セル検出器であっ
て、対応するメモリブロックで発生する電流を所定の基
準電流と比較してアドレス選択されるメモリセルの欠陥
の有無を各々検出する多数個の欠陥セル検出器とを具備
する。
【００１０】前記他の目的を達成するために、本発明
は、多数個のメモリブロックを含むメモリセルアレイで
あって、メモリブロックは、所定のメモリアドレスに相
応してアドレス選択される多数個のメモリセルを有する
メモリセルアレイを含む半導体メモリ装置の欠陥セルを
検出方法に関するものである。本発明の半導体メモリ装
置の欠陥セル検出方法は、（ａ）メモリ装置をテストモ
ードに設定する段階と、（ｂ）メモリアドレスを印加す
る段階と、（ｃ）メモリアドレスによってアドレス選択
されるメモリセルにより多数個のメモリブロックの各々
で流れる電流を検出する段階と、（ｄ）多数個のメモリ
ブロックの各々で検出された電流が基準電流よりも大き
いかどうかを判断する段階と、（ｅ）（ｄ）段階で、検
出された電流が基準電流よりも大きいメモリブロックで
ある場合、メモリアドレスによりアドレス選択されたメ
モリブロック内のメモリセルを欠陥セルとして判定する
段階、及び（ｆ）（ｄ）段階で、検出された電流が基準
電流よりも大きくないブロックである場合、メモリアド
レスによりアドレス選択されたメモリブロック内のメモ
リセルを正常セルとして判定する段階と、を具備する。
は、多数個のメモリブロックを含むメモリセルアレイで
あって、メモリブロックは、所定のメモリアドレスに相
応してアドレス選択される多数個のメモリセルを有する
メモリセルアレイを含む半導体メモリ装置の欠陥セルを
検出方法に関するものである。本発明の半導体メモリ装
置の欠陥セル検出方法は、（ａ）メモリ装置をテストモ
ードに設定する段階と、（ｂ）メモリアドレスを印加す
る段階と、（ｃ）メモリアドレスによってアドレス選択
されるメモリセルにより多数個のメモリブロックの各々
で流れる電流を検出する段階と、（ｄ）多数個のメモリ
ブロックの各々で検出された電流が基準電流よりも大き
いかどうかを判断する段階と、（ｅ）（ｄ）段階で、検
出された電流が基準電流よりも大きいメモリブロックで
ある場合、メモリアドレスによりアドレス選択されたメ
モリブロック内のメモリセルを欠陥セルとして判定する
段階、及び（ｆ）（ｄ）段階で、検出された電流が基準
電流よりも大きくないブロックである場合、メモリアド
レスによりアドレス選択されたメモリブロック内のメモ
リセルを正常セルとして判定する段階と、を具備する。
【００１１】
【発明の実施の形態】本発明及び本発明の動作上の利点
並びに本発明の実施によって達成される目的を十分理解
するためには、本発明の好ましい実施の形態を例示する
添付図面及び添付図面に記載された内容を参照しなけれ
ばならない。
並びに本発明の実施によって達成される目的を十分理解
するためには、本発明の好ましい実施の形態を例示する
添付図面及び添付図面に記載された内容を参照しなけれ
ばならない。
【００１２】以下、本発明による半導体メモリ装置の欠
陥セル検出装置及びその方法を、添付した図面を参照し
て詳細に説明する。
陥セル検出装置及びその方法を、添付した図面を参照し
て詳細に説明する。
【００１３】図１は、本発明の一実施形態による半導体
メモリ装置の欠陥セル検出装置を示す図である。本発明
による欠陥セル検出装置は、多数個のメモリブロック１
１０〜１１４からなるメモリセルアレイ１００、カラム
デコーダ１２０、ローデコーダ１３０及び多数個のセル
欠陥検出器１４０〜１４４を含む。
メモリ装置の欠陥セル検出装置を示す図である。本発明
による欠陥セル検出装置は、多数個のメモリブロック１
１０〜１１４からなるメモリセルアレイ１００、カラム
デコーダ１２０、ローデコーダ１３０及び多数個のセル
欠陥検出器１４０〜１４４を含む。
【００１４】図１を参照すれば、メモリセルアレイ１０
０は多数個のメモリブロック１１０〜１１４を含み、メ
モリブロック１１０〜１１４の各々は多数個のメモリセ
ル１１６を含む。また、カラムアドレスＣａｄｄ及びロ
ーアドレスＲａｄｄからなる所定のメモリアドレスに相
応して、メモリブロック１１０〜１１４の各々では一つ
のメモリセルが選択される。すなわち、メモリセルアレ
イ１００がｎ個のメモリブロックからなる場合、所定の
メモリアドレスに相応してｎ個のメモリセルが選択され
る。例えば、図１に示されたメモリ装置が読出し動作を
行なう場合、選択されたメモリセルの各々に貯蔵された
データは、所定のメモリアドレスに相応してメモリブロ
ック１１０〜１１４の各々で選択されたメモリセルのビ
ットライン１６０〜１６４を介して転送される。ビット
ライン１６０〜１６４に各々転送されたデータは、デー
タ入出力ラインＩ／Ｏ１〜Ｉ／Ｏｎを介して外部に出力
される。
０は多数個のメモリブロック１１０〜１１４を含み、メ
モリブロック１１０〜１１４の各々は多数個のメモリセ
ル１１６を含む。また、カラムアドレスＣａｄｄ及びロ
ーアドレスＲａｄｄからなる所定のメモリアドレスに相
応して、メモリブロック１１０〜１１４の各々では一つ
のメモリセルが選択される。すなわち、メモリセルアレ
イ１００がｎ個のメモリブロックからなる場合、所定の
メモリアドレスに相応してｎ個のメモリセルが選択され
る。例えば、図１に示されたメモリ装置が読出し動作を
行なう場合、選択されたメモリセルの各々に貯蔵された
データは、所定のメモリアドレスに相応してメモリブロ
ック１１０〜１１４の各々で選択されたメモリセルのビ
ットライン１６０〜１６４を介して転送される。ビット
ライン１６０〜１６４に各々転送されたデータは、デー
タ入出力ラインＩ／Ｏ１〜Ｉ／Ｏｎを介して外部に出力
される。
【００１５】具体的に述べると、カラムデコーダ１２０
は外部から入力されるメモリアドレスのうちカラムアド
レスＣａｄｄをデコーディングし、ローデコーダ１３０
はローアドレスＲａｄｄをデコーディングする。すなわ
ち、外部から入力されるメモリアドレスはカラムデコー
ダ１２０及びローデコーダ１３０でデコーディングされ
た結果に応じて、多数個のメモリブロック１１０〜１１
４の各々で一つのメモリセルを選択する。
は外部から入力されるメモリアドレスのうちカラムアド
レスＣａｄｄをデコーディングし、ローデコーダ１３０
はローアドレスＲａｄｄをデコーディングする。すなわ
ち、外部から入力されるメモリアドレスはカラムデコー
ダ１２０及びローデコーダ１３０でデコーディングされ
た結果に応じて、多数個のメモリブロック１１０〜１１
４の各々で一つのメモリセルを選択する。
【００１６】多数個のセル欠陥検出器１４０〜１４４は
多数個のメモリブロック１１０〜１１４の各々に対応
し、対応するメモリブロック１１０〜１１４で発生する
電流を検出する。また、多数個の欠陥セル検出器１４０
〜１４４は、対応するメモリブロック１１０〜１１４か
ら検出された電流Ｉｄｅｔ１〜Ｉｄｅｔｎと所定の基準
電流Ｉｒｅｆとを比較して、選択されたメモリセルの欠
陥の有無を各々検出する。
多数個のメモリブロック１１０〜１１４の各々に対応
し、対応するメモリブロック１１０〜１１４で発生する
電流を検出する。また、多数個の欠陥セル検出器１４０
〜１４４は、対応するメモリブロック１１０〜１１４か
ら検出された電流Ｉｄｅｔ１〜Ｉｄｅｔｎと所定の基準
電流Ｉｒｅｆとを比較して、選択されたメモリセルの欠
陥の有無を各々検出する。
【００１７】このとき、セル欠陥検出器１４０〜１４４
の各々は、対応するメモリブロックから検出された電流
が基準電流Ｉｒｅｆよりも大きければ選択されたメモリ
セルを欠陥セルとして判定し、検出された電流が基準電
流Ｉｒｅｆよりも大きくなければ選択されたメモリセル
を正常セルとして判定する。そして、セル欠陥検出器１
４０〜１４４は、判断された結果をテストデータとして
外部に出力する。
の各々は、対応するメモリブロックから検出された電流
が基準電流Ｉｒｅｆよりも大きければ選択されたメモリ
セルを欠陥セルとして判定し、検出された電流が基準電
流Ｉｒｅｆよりも大きくなければ選択されたメモリセル
を正常セルとして判定する。そして、セル欠陥検出器１
４０〜１４４は、判断された結果をテストデータとして
外部に出力する。
【００１８】例えば、セル欠陥検出器１４０〜１４４の
各々はメモリブロックから検出された電流が基準電流Ｉ
ｒｅｆよりも大きければ“１”を出力し、そうでなけれ
ば“０”を出力するとする。この場合、“１”を出力す
るセル欠陥検出器に対応するメモリブロックの選択され
たメモリセルは欠陥セルであることが分かる。同様に、
“０”を出力するセル欠陥検出器に対応するメモリブロ
ックの選択されたメモリセルは正常セルであることが分
かる。
各々はメモリブロックから検出された電流が基準電流Ｉ
ｒｅｆよりも大きければ“１”を出力し、そうでなけれ
ば“０”を出力するとする。この場合、“１”を出力す
るセル欠陥検出器に対応するメモリブロックの選択され
たメモリセルは欠陥セルであることが分かる。同様に、
“０”を出力するセル欠陥検出器に対応するメモリブロ
ックの選択されたメモリセルは正常セルであることが分
かる。
【００１９】結局、セル欠陥検出器１４０〜１４４の各
々から出力されるテストデータにより欠陥セルの位置が
正確に検出できる。一方、多数個のセル欠陥検出器１４
０〜１４４の各々の出力は、図１に示すように、テスト
選択信号Ｔｓｅｌに応答して対応するデータ入出力ライ
ンＩ／Ｏ１〜Ｉ／Ｏｎを介して各々出力できる。すなわ
ち、セル欠陥検出器１４０〜１４４はディスエーブルさ
れたテスト選択信号Ｔｓｅｌに応答して、選択されたメ
モリセルのビットラインで発生するｎビットのデータを
データ入出力ラインＩ／Ｏ１〜Ｉ／Ｏｎに各々出力す
る。また、セル欠陥検出器１４０〜１４４はイネーブル
されたテスト選択信号Ｔｓｅｌに応答して選択されたメ
モリセルの良不良を検出し、検出された結果をｎビット
のテストデータとしてデータ入出力ラインＩ／Ｏ１〜Ｉ
／Ｏｎに各々出力する。
々から出力されるテストデータにより欠陥セルの位置が
正確に検出できる。一方、多数個のセル欠陥検出器１４
０〜１４４の各々の出力は、図１に示すように、テスト
選択信号Ｔｓｅｌに応答して対応するデータ入出力ライ
ンＩ／Ｏ１〜Ｉ／Ｏｎを介して各々出力できる。すなわ
ち、セル欠陥検出器１４０〜１４４はディスエーブルさ
れたテスト選択信号Ｔｓｅｌに応答して、選択されたメ
モリセルのビットラインで発生するｎビットのデータを
データ入出力ラインＩ／Ｏ１〜Ｉ／Ｏｎに各々出力す
る。また、セル欠陥検出器１４０〜１４４はイネーブル
されたテスト選択信号Ｔｓｅｌに応答して選択されたメ
モリセルの良不良を検出し、検出された結果をｎビット
のテストデータとしてデータ入出力ラインＩ／Ｏ１〜Ｉ
／Ｏｎに各々出力する。
【００２０】このように、データ入出力ラインＩ／Ｏ１
〜Ｉ／Ｏｎを介してｎビットのテストデータが出力され
るので、テストデータを出力するための別途のピンを必
要としない。結局、データ入出力ラインＩ／Ｏ１〜Ｉ／
Ｏｎに出力されるテストデータを通じて欠陥セルを含む
メモリブロックを検出できる。そして、そのときのメモ
リアドレスを確認することにより、不良の発生したメモ
リセルの位置も正確に検出できる。好ましくは、多数個
のセル欠陥検出器１４０〜１４４の各々は、電流検出器
１５２及び選択器１５４を含む。
〜Ｉ／Ｏｎを介してｎビットのテストデータが出力され
るので、テストデータを出力するための別途のピンを必
要としない。結局、データ入出力ラインＩ／Ｏ１〜Ｉ／
Ｏｎに出力されるテストデータを通じて欠陥セルを含む
メモリブロックを検出できる。そして、そのときのメモ
リアドレスを確認することにより、不良の発生したメモ
リセルの位置も正確に検出できる。好ましくは、多数個
のセル欠陥検出器１４０〜１４４の各々は、電流検出器
１５２及び選択器１５４を含む。
【００２１】セル欠陥検出器１４０において、電流検出
器１５２は、メモリアドレスに基づき対応するメモリブ
ロック１１０で発生する電流を検出する。そして、電流
検出器１５２は、メモリブロック１１０で検出された電
流Ｉｄｅｔ１と基準電流Ｉｒｅｆとの大きさを比較し
て、比較された結果をｎビットのテストデータのうち最
下位ビットのデータとして出力する。
器１５２は、メモリアドレスに基づき対応するメモリブ
ロック１１０で発生する電流を検出する。そして、電流
検出器１５２は、メモリブロック１１０で検出された電
流Ｉｄｅｔ１と基準電流Ｉｒｅｆとの大きさを比較し
て、比較された結果をｎビットのテストデータのうち最
下位ビットのデータとして出力する。
【００２２】選択器１５４はメモリアドレスに基づき、
選択されたメモリセルのビットライン１６０に送られる
データ及び電流検出器１５２で比較された結果を各々受
信する。選択器１５４はテスト選択信号Ｔｓｅｌに応答
して、ビットライン１６０から送られるデータ及び電流
検出器１５２から発生するテストデータのうちいずれか
一方を選択してデータ入出力ラインＩ／Ｏ１に出力す
る。残りのセル欠陥検出器１４２〜１４４の各々を構成
する電流検出器１５２及び選択器１５４の動作はセル欠
陥検出器１４０の電流検出器１５２及び選択器１５４の
それと同様なため、その具体的な説明は省略する。
選択されたメモリセルのビットライン１６０に送られる
データ及び電流検出器１５２で比較された結果を各々受
信する。選択器１５４はテスト選択信号Ｔｓｅｌに応答
して、ビットライン１６０から送られるデータ及び電流
検出器１５２から発生するテストデータのうちいずれか
一方を選択してデータ入出力ラインＩ／Ｏ１に出力す
る。残りのセル欠陥検出器１４２〜１４４の各々を構成
する電流検出器１５２及び選択器１５４の動作はセル欠
陥検出器１４０の電流検出器１５２及び選択器１５４の
それと同様なため、その具体的な説明は省略する。
【００２３】一方、多数個のセル欠陥検出器１４０〜１
４４の各々は対応するメモリブロックと接地電源ＧＮＤ
との間に接続され、テスト選択信号Ｔｓｅｌに応答して
制御されるスイッチ１５０をさらに備えることができ
る。テスト選択信号Ｔｓｅｌがイネーブルされればスイ
ッチ１５０がオフされ、メモリブロックで発生する電流
が電流検出器１５２により検出される。しかし、テスト
選択信号Ｔｓｅｌがディスエーブルされればスイッチ１
５０がオンされ、メモリブロックで発生する電流はスイ
ッチ１５０を介して接地電源ＧＮＤに流れる。したがっ
て、テスト選択信号Ｔｓｅｌがディスエーブルされれば
電流検出器１５２はバイパスされる。
４４の各々は対応するメモリブロックと接地電源ＧＮＤ
との間に接続され、テスト選択信号Ｔｓｅｌに応答して
制御されるスイッチ１５０をさらに備えることができ
る。テスト選択信号Ｔｓｅｌがイネーブルされればスイ
ッチ１５０がオフされ、メモリブロックで発生する電流
が電流検出器１５２により検出される。しかし、テスト
選択信号Ｔｓｅｌがディスエーブルされればスイッチ１
５０がオンされ、メモリブロックで発生する電流はスイ
ッチ１５０を介して接地電源ＧＮＤに流れる。したがっ
て、テスト選択信号Ｔｓｅｌがディスエーブルされれば
電流検出器１５２はバイパスされる。
【００２４】結局、テスト選択信号Ｔｓｅｌがディスエ
ーブルされ、ビットライン１６０に選択された、メモリ
セルが貯蔵しているデータがデータ入出力ラインＩ／Ｏ
１〜Ｉ／Ｏｎに出力されれば、電流検出器１５２はメモ
リブロックと遮断されてデータ読出し動作に影響を与え
ない。すなわち、図１に示されたメモリ装置が正常な書
込み／読出し動作を行なうときには、多数個の電流検出
器１５２がメモリブロック１１０〜１１４と遮断され
る。したがって、電流検出器１５２による回路負荷によ
ってメモリ装置の書込み／読出し動作の速度が低下する
ことが防止される。
ーブルされ、ビットライン１６０に選択された、メモリ
セルが貯蔵しているデータがデータ入出力ラインＩ／Ｏ
１〜Ｉ／Ｏｎに出力されれば、電流検出器１５２はメモ
リブロックと遮断されてデータ読出し動作に影響を与え
ない。すなわち、図１に示されたメモリ装置が正常な書
込み／読出し動作を行なうときには、多数個の電流検出
器１５２がメモリブロック１１０〜１１４と遮断され
る。したがって、電流検出器１５２による回路負荷によ
ってメモリ装置の書込み／読出し動作の速度が低下する
ことが防止される。
【００２５】図２は、図１に示されたメモリ装置がＳＲ
ＡＭである場合、メモリセルアレイ１００を構成するメ
モリセル１１６を示した回路図である。図１及び図２を
参照すれば、電流検出器１５２は、図２に示すメモリセ
ルのＧ端子と接続されてＧ端子に流れる電流を検出す
る。図２に示すメモリセルが正常のセルであれば、電流
は所定の基準電流Ｉｒｅｆ以下である。しかし、図２に
示すＭＯＳトランジスタＭ３に欠陥が発生すると、Ｇ端
子には基準電流Ｉｒｅｆ以上の過電流が流れる。したが
って、図１に示す欠陥検出器はＧ端子に流れる過電流を
検出して、選択されたメモリセルが欠陥セルであること
を表わす信号をデータ入出力端子に出力する。
ＡＭである場合、メモリセルアレイ１００を構成するメ
モリセル１１６を示した回路図である。図１及び図２を
参照すれば、電流検出器１５２は、図２に示すメモリセ
ルのＧ端子と接続されてＧ端子に流れる電流を検出す
る。図２に示すメモリセルが正常のセルであれば、電流
は所定の基準電流Ｉｒｅｆ以下である。しかし、図２に
示すＭＯＳトランジスタＭ３に欠陥が発生すると、Ｇ端
子には基準電流Ｉｒｅｆ以上の過電流が流れる。したが
って、図１に示す欠陥検出器はＧ端子に流れる過電流を
検出して、選択されたメモリセルが欠陥セルであること
を表わす信号をデータ入出力端子に出力する。
【００２６】つぎに、図１に示すメモリ装置での欠陥セ
ル検出動作についてより具体的に述べる。この明細書で
は、説明上の便宜のために、図１に示すメモリセルアレ
イ１００は８個のブロックからなり、９ビットのメモリ
アドレスに応答して８ビットのデータを入出力すると仮
定する。ここで、データ入出力ラインＩ／Ｏ１〜Ｉ／Ｏ
８はメモリブロック１〜８に各々対応する。また、９ビ
ットのメモリアドレスのうち下位の３ビットはカラムア
ドレスＣａｄｄとして割り当てられ、上位の６ビットは
ローアドレスＲａｄｄとして割り当てられると仮定す
る。表１は、図１に示すメモリ装置をテストモードにし
た後、メモリアドレスを順次増やしたとき、データ入出
力ラインＩ／Ｏ１〜Ｉ／Ｏ８に出力される８ビットのテ
ストデータを表わす。ここで、８ビットのテストデータ
はＩ／Ｏ８からＩ／Ｏ１の順に加重値が適用される。す
なわち、８ビットのうち、最上位ビットはＩ／Ｏ８から
出力されるデータであり、最下位ビットはＩ／Ｏ１から
出力されるデータである。このとき、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力される‘０’のデータは、
選択されたメモリセルが正常のメモリセルであることを
表わす。また、‘１’のデータは、選択されたメモリセ
ルが欠陥セルであることを表わす。
ル検出動作についてより具体的に述べる。この明細書で
は、説明上の便宜のために、図１に示すメモリセルアレ
イ１００は８個のブロックからなり、９ビットのメモリ
アドレスに応答して８ビットのデータを入出力すると仮
定する。ここで、データ入出力ラインＩ／Ｏ１〜Ｉ／Ｏ
８はメモリブロック１〜８に各々対応する。また、９ビ
ットのメモリアドレスのうち下位の３ビットはカラムア
ドレスＣａｄｄとして割り当てられ、上位の６ビットは
ローアドレスＲａｄｄとして割り当てられると仮定す
る。表１は、図１に示すメモリ装置をテストモードにし
た後、メモリアドレスを順次増やしたとき、データ入出
力ラインＩ／Ｏ１〜Ｉ／Ｏ８に出力される８ビットのテ
ストデータを表わす。ここで、８ビットのテストデータ
はＩ／Ｏ８からＩ／Ｏ１の順に加重値が適用される。す
なわち、８ビットのうち、最上位ビットはＩ／Ｏ８から
出力されるデータであり、最下位ビットはＩ／Ｏ１から
出力されるデータである。このとき、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力される‘０’のデータは、
選択されたメモリセルが正常のメモリセルであることを
表わす。また、‘１’のデータは、選択されたメモリセ
ルが欠陥セルであることを表わす。
【００２７】
【表１】
【００２８】図１及び表１を参照し、メモリセルアレイ
で選択されたメモリセルに対する欠陥の有無及び欠陥セ
ルの位置検出方法を詳細に述べる。表１を参照すれば、
メモリアドレスが‘０００００００００’〜‘００００
０００１０’であるとき、テストデータはいずれも‘０
０００００００’である。すなわち、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力される８ビットのテストデ
ータがいずれも‘０’であるから、メモリアドレス‘０
００００００００’〜 ‘０００００００１０’により
選択されるメモリセルはいずれも正常メモリセルであ
る。一方、メモリアドレスが‘０００００１０１０’で
あるとき、テストデータは‘００００００１０’であ
る。このとき、データ入出力ラインＩ／Ｏ２に出力され
るテストデータが‘１’であるから、メモリブロック２
で欠陥セルが発生していることが分かる。また、そのア
ドレスは‘０００００１０１０’（１０番地）であるこ
とが検出される。
で選択されたメモリセルに対する欠陥の有無及び欠陥セ
ルの位置検出方法を詳細に述べる。表１を参照すれば、
メモリアドレスが‘０００００００００’〜‘００００
０００１０’であるとき、テストデータはいずれも‘０
０００００００’である。すなわち、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力される８ビットのテストデ
ータがいずれも‘０’であるから、メモリアドレス‘０
００００００００’〜 ‘０００００００１０’により
選択されるメモリセルはいずれも正常メモリセルであ
る。一方、メモリアドレスが‘０００００１０１０’で
あるとき、テストデータは‘００００００１０’であ
る。このとき、データ入出力ラインＩ／Ｏ２に出力され
るテストデータが‘１’であるから、メモリブロック２
で欠陥セルが発生していることが分かる。また、そのア
ドレスは‘０００００１０１０’（１０番地）であるこ
とが検出される。
【００２９】また、表１において、メモリアドレスが
‘０００００１０１１’であるとき、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力されるテストデータは‘０
０１０００００’である。このとき、データ入出力ライ
ンＩ／Ｏ６に出力されるデータが‘１’であるから、メ
モリブロック６で欠陥セルが発生していることが分か
る。そして、そのアドレスは‘０００００１０１１’
（１１番地）であることが検出される。このように、現
在入力されるメモリアドレス及びデータ入出力ラインＩ
／Ｏ８〜Ｉ／Ｏ１から出力されるデータにより、メモリ
セルの欠陥の有無及びその位置が正確に検出される。
‘０００００１０１１’であるとき、データ入出力ライ
ンＩ／Ｏ８〜Ｉ／Ｏ１に出力されるテストデータは‘０
０１０００００’である。このとき、データ入出力ライ
ンＩ／Ｏ６に出力されるデータが‘１’であるから、メ
モリブロック６で欠陥セルが発生していることが分か
る。そして、そのアドレスは‘０００００１０１１’
（１１番地）であることが検出される。このように、現
在入力されるメモリアドレス及びデータ入出力ラインＩ
／Ｏ８〜Ｉ／Ｏ１から出力されるデータにより、メモリ
セルの欠陥の有無及びその位置が正確に検出される。
【００３０】図３は、表１に示したメモリアドレスに相
応するテストデータを用いて、メモリマップ上にメモリ
セルの欠陥の有無をマッピングした結果を示す図面であ
る。表１を参照して述べたように、メモリアドレスに相
応するテストデータによって欠陥セルの位置がマッピン
グされれば、図３に示すように、メモリセルアレイで欠
陥の生じたメモリセルの位置が一目で把握される。すな
わち、図３を参照すれば、欠陥の生じたセルは、メモリ
ブロック２でアドレスが'０００００１０１０'（１０番
地）であるメモリセルと、メモリブロック６でアドレス
が'０００００１０１１'（１１番地）であるメモリセル
とであることが容易に把握される。このように、メモリ
セルの欠陥の有無をマッピングしたメモリマップを用
い、欠陥セルの位置が正確に把握されるので、欠陥セル
に対する不良分析が一層容易になる。
応するテストデータを用いて、メモリマップ上にメモリ
セルの欠陥の有無をマッピングした結果を示す図面であ
る。表１を参照して述べたように、メモリアドレスに相
応するテストデータによって欠陥セルの位置がマッピン
グされれば、図３に示すように、メモリセルアレイで欠
陥の生じたメモリセルの位置が一目で把握される。すな
わち、図３を参照すれば、欠陥の生じたセルは、メモリ
ブロック２でアドレスが'０００００１０１０'（１０番
地）であるメモリセルと、メモリブロック６でアドレス
が'０００００１０１１'（１１番地）であるメモリセル
とであることが容易に把握される。このように、メモリ
セルの欠陥の有無をマッピングしたメモリマップを用
い、欠陥セルの位置が正確に把握されるので、欠陥セル
に対する不良分析が一層容易になる。
【００３１】図４は、本発明の実施形態による半導体メ
モリ装置での欠陥セル検出方法を示すフローチャートで
ある。
モリ装置での欠陥セル検出方法を示すフローチャートで
ある。
【００３２】図１及び図４を参照すれば、本発明による
欠陥セル検出方法は、下記のように行われる。
欠陥セル検出方法は、下記のように行われる。
【００３３】メモリセルアレイ１００を構成するメモリ
セル１１６の欠陥有無を検出するために、テスト選択信
号Ｔｓｅｌをイネーブルすることで、メモリ装置をテス
トモードに設定する（ステップ２００）。次に、メモリ
アドレスが印加される（ステップ２０２）。ステップ２
０２で印加されたメモリアドレスによって選択されるメ
モリセルにより多数個のメモリブロック１１０〜１１４
の各々で発生する電流が検出される（ステップ２０
４）。ステップ２０４後に、メモリブロック１１０〜１
１４の各々で検出された電流Ｉｄｅｔ１〜Ｉｄｅｔｎが
基準電流Ｉｒｅｆよりも大きいかどうかが判断される
（ステップ２０６）。
セル１１６の欠陥有無を検出するために、テスト選択信
号Ｔｓｅｌをイネーブルすることで、メモリ装置をテス
トモードに設定する（ステップ２００）。次に、メモリ
アドレスが印加される（ステップ２０２）。ステップ２
０２で印加されたメモリアドレスによって選択されるメ
モリセルにより多数個のメモリブロック１１０〜１１４
の各々で発生する電流が検出される（ステップ２０
４）。ステップ２０４後に、メモリブロック１１０〜１
１４の各々で検出された電流Ｉｄｅｔ１〜Ｉｄｅｔｎが
基準電流Ｉｒｅｆよりも大きいかどうかが判断される
（ステップ２０６）。
【００３４】ステップ２０６で、検出された電流が基準
電流Ｉｒｅｆよりも大きいメモリブロックである場合、
メモリアドレスにより選択されたメモリブロック内のメ
モリセルは欠陥セルとして判定される（ステップ２０
８）。これに対し、ステップ２０６で、検出された電流
が基準電流Ｉｒｅｆよりも大きくないブロックである場
合、メモリアドレスにより選択されたメモリブロック内
のメモリセルは正常セルとして判定される（ステップ２
１０）。
電流Ｉｒｅｆよりも大きいメモリブロックである場合、
メモリアドレスにより選択されたメモリブロック内のメ
モリセルは欠陥セルとして判定される（ステップ２０
８）。これに対し、ステップ２０６で、検出された電流
が基準電流Ｉｒｅｆよりも大きくないブロックである場
合、メモリアドレスにより選択されたメモリブロック内
のメモリセルは正常セルとして判定される（ステップ２
１０）。
【００３５】本発明は、図面に示された実施の形態を参
考として説明されたが、これは単なる例示的なものに過
ぎず、本技術分野における通常の知識を有した者なら、
これより各種の変形及び均等な他の実施の形態が可能な
のは言うまでもない。よって、本発明の真の技術的な保
護範囲は請求の範囲の技術的な思想によって定まるべき
である。
考として説明されたが、これは単なる例示的なものに過
ぎず、本技術分野における通常の知識を有した者なら、
これより各種の変形及び均等な他の実施の形態が可能な
のは言うまでもない。よって、本発明の真の技術的な保
護範囲は請求の範囲の技術的な思想によって定まるべき
である。
【００３６】
【発明の効果】以上述べたように、本発明による半導体
メモリ装置の欠陥セル検出装置及びその方法によれば、
メモリアドレスにより多数個のメモリブロックの各々で
流れる電流が多数個の電流検出器を介して選択されたメ
モリセルの各々の欠陥の有無が出力される。したがっ
て、欠陥の生じたメモリセルの位置が正確に検出でき
る。さらに、テスト選択信号に応答してメモリセルの欠
陥の有無がデータ入出力ラインを介して出力されるの
で、ピンの負担を減らすことができる。また、テスト選
択信号に応答して電流検出器がバイパスされるので、正
常動作時に電流検出器による動作速度の低下を防止でき
る。
メモリ装置の欠陥セル検出装置及びその方法によれば、
メモリアドレスにより多数個のメモリブロックの各々で
流れる電流が多数個の電流検出器を介して選択されたメ
モリセルの各々の欠陥の有無が出力される。したがっ
て、欠陥の生じたメモリセルの位置が正確に検出でき
る。さらに、テスト選択信号に応答してメモリセルの欠
陥の有無がデータ入出力ラインを介して出力されるの
で、ピンの負担を減らすことができる。また、テスト選
択信号に応答して電流検出器がバイパスされるので、正
常動作時に電流検出器による動作速度の低下を防止でき
る。
【図１】本発明の一実施形態による半導体メモリ装置で
の欠陥セル検出装置を示す図。
の欠陥セル検出装置を示す図。
【図２】本発明に従った、メモリセルアレイを構成する
ＳＲＡＭメモリセルを示す回路図。
ＳＲＡＭメモリセルを示す回路図。
【図３】表１に示したメモリアドレスに相応するテスト
データを用いて、メモリマップ上にメモリセルの欠陥の
有無をマッピングした結果を示す図。
データを用いて、メモリマップ上にメモリセルの欠陥の
有無をマッピングした結果を示す図。
【図４】本発明による半導体メモリ装置での欠陥セル検
出方法を示すフローチャート。
出方法を示すフローチャート。
１００ メモリセルアレイ １１０〜１１４ メモリブロック １４０〜１４４ セル欠陥検出器 １５０ スイッチ １５２ 電流検出器 １５４ 選択器
Claims (6)
- 【請求項１】 多数個のメモリブロックを含むメモリセ
ルアレイであって、前記メモリブロックは、所定のメモ
リアドレスに相応してアドレス選択される多数個のメモ
リセルを有する前記メモリセルアレイと、 前記多数個のメモリブロックの各々に対応する多数個の
欠陥セル検出器であって、対応する前記メモリブロック
で発生する電流を所定の基準電流と比較してアドレス選
択されたメモリセルの欠陥の有無を各々検出する前記多
数個の欠陥セル検出器とを具備することを特徴とする半
導体メモリ装置の欠陥セル検出装置。 - 【請求項２】 前記多数個のセル欠陥検出器各々の出力
を、テスト選択信号に応答してデータ入出力ラインを介
して各々出力することを特徴とする請求項１に記載の半
導体メモリ装置の欠陥セル検出装置。 - 【請求項３】 前記多数個のセル欠陥検出器の各々は、 前記メモリアドレスに基づき前記メモリブロックに流れ
る電流を検出し、検出された電流と前記基準電流との大
きさを比較してその結果を出力する電流検出器と、 前記メモリアドレスに基づき、前記アドレス選択された
メモリセルのビットラインに読み出されるデータと前記
電流検出器で比較された結果とを各々受け入れ、前記テ
スト選択信号に応答して、前記読み出されたデータ及び
前記電流検出器で比較された結果のうち何れか一方を前
記データ入出力ラインに出力する選択器とを具備するこ
とを特徴とする請求項２に記載の半導体メモリ装置の欠
陥セル検出装置。 - 【請求項４】 前記多数個のセル欠陥検出器の各々は、 前記メモリブロックと前記電流検出器との間に接続さ
れ、前記テスト選択信号に応答してオン／オフされるス
イッチをさらに具備し、前記スイッチは、前記テスト選
択信号がディスエーブルされれば、前記メモリブロック
と前記電流検出器との接続を遮断することを特徴とする
請求項３に記載の半導体メモリ装置の欠陥セル検出装
置。 - 【請求項５】 多数個のメモリブロックを含むメモリセ
ルアレイであって、前記メモリブロックは、所定のメモ
リアドレスに相応してアドレス選択される多数個のメモ
リセルを有する前記メモリセルアレイを含む半導体メモ
リ装置の欠陥セルを検出する方法において、 （ａ）前記メモリ装置をテストモードに設定する段階
と、 （ｂ）前記メモリアドレスを印加する段階と、 （ｃ）前記メモリアドレスに基づきアドレス選択される
メモリセルにより前記多数個のメモリブロックの各々で
流れる電流を検出する段階と、 （ｄ）前記多数個のメモリブロックの各々で検出された
電流が基準電流よりも大きいかどうかを判断する段階
と、 （ｅ）前記（ｄ）段階で、前記検出された電流が前記基
準電流よりも大きいメモリブロックである場合、前記メ
モリアドレスによりアドレス選択された前記メモリブロ
ック内のメモリセルを欠陥セルとして判定する段階と、 （ｆ）前記（ｄ）段階で、前記検出された電流が前記基
準電流よりも大きくないブロックである場合、前記メモ
リアドレスによりアドレス選択された前記メモリブロッ
ク内のメモリセルを正常セルとして判定する段階とを含
むことを特徴とする電流テストによる半導体メモリ装置
の欠陥セル検出方法。 - 【請求項６】 前記（ｅ）及び（ｆ）段階で検出された
メモリセルの欠陥の有無をデータ入出力ラインを介して
各々出力することを特徴とする請求項５に記載の電流テ
ストによる半導体メモリ装置の欠陥セル検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0039338A KR100370234B1 (ko) | 1999-09-14 | 1999-09-14 | 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 |
| KR1999P-39338 | 1999-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143499A true JP2001143499A (ja) | 2001-05-25 |
Family
ID=19611483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280714A Pending JP2001143499A (ja) | 1999-09-14 | 2000-09-14 | 半導体メモリ装置の欠陥セル検出装置及びその方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6301165B1 (ja) |
| JP (1) | JP2001143499A (ja) |
| KR (1) | KR100370234B1 (ja) |
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|---|---|---|---|---|
| JP3544929B2 (ja) * | 2000-09-27 | 2004-07-21 | Ｎｅｃマイクロシステム株式会社 | 半導体記憶装置およびそのリダンダンシ回路置換方法 |
| DE10327284B4 (de) * | 2003-06-17 | 2005-11-03 | Infineon Technologies Ag | Prüflesevorrichtung für Speicher |
| KR100771875B1 (ko) * | 2006-07-10 | 2007-11-01 | 삼성전자주식회사 | 테스트하고자 하는 메모리 셀의 개수를 임의로 설정할 수있는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트방법 |
| KR100927783B1 (ko) | 2007-01-23 | 2009-11-20 | 주식회사 하이닉스반도체 | 메모리 소자의 페일 비트 검증 회로 및 검증 방법 |
| JP4996277B2 (ja) | 2007-02-09 | 2012-08-08 | 株式会社東芝 | 半導体記憶システム |
| US9159452B2 (en) * | 2008-11-14 | 2015-10-13 | Micron Technology, Inc. | Automatic word line leakage measurement circuitry |
| WO2012012369A2 (en) * | 2010-07-19 | 2012-01-26 | Arizona Board Of Regents For And On Behalf Of Arizona State University | Fast parallel test of sram arrays |
| KR101535419B1 (ko) * | 2013-05-31 | 2015-07-09 | 삼성에스디에스 주식회사 | 불량 셀 클러스터링 방법 및 그 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157899A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | 冗長ビツトの検出手段を有するメモリ−装置 |
| JPS63140492A (ja) * | 1986-12-03 | 1988-06-13 | Sony Corp | メモリ装置 |
| US5034923A (en) * | 1987-09-10 | 1991-07-23 | Motorola, Inc. | Static RAM with soft defect detection |
| JPH04146594A (ja) * | 1990-10-05 | 1992-05-20 | Nec Corp | 半導体記憶装置 |
| US5469443A (en) * | 1993-10-01 | 1995-11-21 | Hal Computer Systems, Inc. | Method and apparatus for testing random access memory |
| KR950015768A (ko) | 1993-11-17 | 1995-06-17 | 김광호 | 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법 |
| US5757816A (en) | 1996-10-24 | 1998-05-26 | Advanced Micro Devices, Inc. | IDDQ testing of integrated circuits |
| US5822258A (en) | 1997-05-05 | 1998-10-13 | Micron Technology, Inc. | Circuit and method for testing a memory device with a cell plate generator having a variable current |
| US6085334A (en) * | 1998-04-17 | 2000-07-04 | Motorola, Inc. | Method and apparatus for testing an integrated memory device |
| US6058056A (en) * | 1998-04-30 | 2000-05-02 | Micron Technology, Inc. | Data compression circuit and method for testing memory devices |
| US6088274A (en) * | 1999-02-18 | 2000-07-11 | Texas Instruments Incorporated | Method and device for testing a semiconductor serial access memory device through a main memory |
-
1999
- 1999-09-14 KR KR10-1999-0039338A patent/KR100370234B1/ko not_active IP Right Cessation
-
2000
- 2000-09-12 US US09/660,103 patent/US6301165B1/en not_active Expired - Lifetime
- 2000-09-14 JP JP2000280714A patent/JP2001143499A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100370234B1 (ko) | 2003-01-29 |
| US6301165B1 (en) | 2001-10-09 |
| KR20010027544A (ko) | 2001-04-06 |
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