JPH04146594A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04146594A JPH04146594A JP2268954A JP26895490A JPH04146594A JP H04146594 A JPH04146594 A JP H04146594A JP 2268954 A JP2268954 A JP 2268954A JP 26895490 A JP26895490 A JP 26895490A JP H04146594 A JPH04146594 A JP H04146594A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ecl
- input
- semiconductor memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 230000002950 deficient Effects 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にＥＣＬ（エミッタ
結合論理）インターフェイスのＢｉＣＭＯ８−ＥＣＬ・
ＲＡＭに関する。
結合論理）インターフェイスのＢｉＣＭＯ８−ＥＣＬ・
ＲＡＭに関する。
最近、半導体集積回路の分野においてＢｉＣＭＯ８技術
が脚光を浴びている。このＢｉＣＭＯＳ技術とは、同一
の半導体基板上にバイポーラトランジスタとＭｏ８）ラ
ンジスタとを作り込み、各トランジスタの特性を組み合
せて、超高速φ大容Ｘ−低消費電力の半導体集積回路を
実現するものである。このＢｉＣＭＯ８技術はＥＣＬイ
ンターフェイスのＥＣＬ＠ＲＡＭの大容量化・低消費電
力化に大きく寄与した。ＥＣＬインターフェイス（７）
ＥＣＬ”ＲＡＭ（７）場合、入出力部ハＥ ＣＬ バー
／ファ回路、デコーダ回路はＢｉＣＭＯＳゲート。
が脚光を浴びている。このＢｉＣＭＯＳ技術とは、同一
の半導体基板上にバイポーラトランジスタとＭｏ８）ラ
ンジスタとを作り込み、各トランジスタの特性を組み合
せて、超高速φ大容Ｘ−低消費電力の半導体集積回路を
実現するものである。このＢｉＣＭＯ８技術はＥＣＬイ
ンターフェイスのＥＣＬ＠ＲＡＭの大容量化・低消費電
力化に大きく寄与した。ＥＣＬインターフェイス（７）
ＥＣＬ”ＲＡＭ（７）場合、入出力部ハＥ ＣＬ バー
／ファ回路、デコーダ回路はＢｉＣＭＯＳゲート。
メモリセルはＣＭＯ８φＳＲＡＭと同様に、ｎＭｏ５ト
ランジスタによるフリップフロップ、そして第２図に示
す入力部のＥＣＬバッフＴ１の論理振幅をデコーダ部の
ＢｉＣＭＯＳゲートの論理振幅に増幅するレベル変換回
路２より構成される。
ランジスタによるフリップフロップ、そして第２図に示
す入力部のＥＣＬバッフＴ１の論理振幅をデコーダ部の
ＢｉＣＭＯＳゲートの論理振幅に増幅するレベル変換回
路２より構成される。
このＥＣＬバッファ１．レベル変換回路２については、
後述される。ＣＭＯ８１１ＳＲＡＭの場合、回路構成は
ＣＭＯＳゲートであり、直流電源電流成分はほとんどな
く、特にスタンバイ時は数μＡ〜数ｍＡである。このた
め、第３図に示す様に、セルの不良解析は選択時の直流
電源電流の増減で行うことができた。第３図において、
抵抗Ｒ１＋Ｒ２は高抵抗負荷で、例えば１０００程度で
ある。ゲートがワード線に接続されたｎＭＯＳトランジ
スタＭ１ｓ、Ｍ□４により、メモリセルのフリップフロ
ップを構成し、ｎＭＯＳトランジスタＭ １ｔ ｒ Ｍ
ｓ ２により、ノードＡ、Ｂが各々デジット線り、
Ｄ−と接続される。今、例えばノードＡが低抵抗ＲＬＥ
ＡＫ （Ｌ ｋΩとする）により、ＶＣＣとリークして
いたとする。このメモリセルを選択すると電源電流は、
約５Ｖ／ｌｋΩ＝５ｍＡ増加する。
後述される。ＣＭＯ８１１ＳＲＡＭの場合、回路構成は
ＣＭＯＳゲートであり、直流電源電流成分はほとんどな
く、特にスタンバイ時は数μＡ〜数ｍＡである。このた
め、第３図に示す様に、セルの不良解析は選択時の直流
電源電流の増減で行うことができた。第３図において、
抵抗Ｒ１＋Ｒ２は高抵抗負荷で、例えば１０００程度で
ある。ゲートがワード線に接続されたｎＭＯＳトランジ
スタＭ１ｓ、Ｍ□４により、メモリセルのフリップフロ
ップを構成し、ｎＭＯＳトランジスタＭ １ｔ ｒ Ｍ
ｓ ２により、ノードＡ、Ｂが各々デジット線り、
Ｄ−と接続される。今、例えばノードＡが低抵抗ＲＬＥ
ＡＫ （Ｌ ｋΩとする）により、ＶＣＣとリークして
いたとする。このメモリセルを選択すると電源電流は、
約５Ｖ／ｌｋΩ＝５ｍＡ増加する。
ＣＭＯ３＠ＳＲＡＭの場合、この程度の増加量は充分検
出できる。
出できる。
従来のＥＣＬインターフェイスのＢ ｉ ＣＭＯＳ＠Ｅ
ＣＬ−ＲＡＭでは、入出力回路がＥＣＬ回路のため直流
電源電流が大きく、不良セルに起因する電源電流の増加
量の検出が困難であった。
ＣＬ−ＲＡＭでは、入出力回路がＥＣＬ回路のため直流
電源電流が大きく、不良セルに起因する電源電流の増加
量の検出が困難であった。
本発明の目的は、前記欠点を解決し、不良セルに起因す
る電源電流の増加量の検出ができるようにした半導体記
憶装置を提供することにある。
る電源電流の増加量の検出ができるようにした半導体記
憶装置を提供することにある。
本発明の構成は、入力部ＥＣＬ回路の論理振幅を、デコ
ーダ部のＢｉＣＭＯＳゲートの論理振幅にまで増幅する
レベル変換回路を備えた半導体記憶装置において、前記
ＥＣＬ回路の定電流源を制御すると共にアドレス選択信
号を発生するテスト回路を設けたことを特徴とする。
ーダ部のＢｉＣＭＯＳゲートの論理振幅にまで増幅する
レベル変換回路を備えた半導体記憶装置において、前記
ＥＣＬ回路の定電流源を制御すると共にアドレス選択信
号を発生するテスト回路を設けたことを特徴とする。
Ｃ実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体記憶装置を示す
回路図である。
回路図である。
第１図において、本実施例では、アドレス入力Ａｉが、
ＥＣＬ人カバッファエに入力され、入力信号と同相／逆
相のエミッタフォロワー信号Ａ’ Ｅ／ＡＥを出力する
。このＥＣＬ人カバカバッファ１バイポーラトランジス
タＱ １＋ Ｑ２ ＋Ｑ７．Ｑ、とダイオードＤ−９
Ｄ２と、バイポーラトランジスタＱ３．Ｑ、、Ｑ５．Ｑ
６よりなる定電流源とを持つ。これらのベースには、Ｃ
ＭＯＳトランスファーゲートＭ１ ・Ｍ２とＭ４・Ｍ５
を通して、それぞれＶＢｌ＋ｖＢ。のレベルを与えられ
る。
ＥＣＬ人カバッファエに入力され、入力信号と同相／逆
相のエミッタフォロワー信号Ａ’ Ｅ／ＡＥを出力する
。このＥＣＬ人カバカバッファ１バイポーラトランジス
タＱ １＋ Ｑ２ ＋Ｑ７．Ｑ、とダイオードＤ−９
Ｄ２と、バイポーラトランジスタＱ３．Ｑ、、Ｑ５．Ｑ
６よりなる定電流源とを持つ。これらのベースには、Ｃ
ＭＯＳトランスファーゲートＭ１ ・Ｍ２とＭ４・Ｍ５
を通して、それぞれＶＢｌ＋ｖＢ。のレベルを与えられ
る。
エミッタフォロワー信号Ａ’ Ｅ／ＡＥは、レベル変換
回路２に入力され、レベル変換回路２は、ＭＯＳトラン
ジスタＭ２０〜Ｍ２７からなり、ＣＭＯＳレベルの論理
振幅を出力信号ＬＥ１．ＬＥ２として出力する。この信
号は各々インバータＩ ＡＩ＋ＩＡ２に入力され、最終
的にはＥＣＬ入力Ａｉと同相／逆相のＣＭＯＳレベルの
Ａ’ ｉ／Ａｉが出力され、ＢｉＣＭＯＳデコーダ回
路（図示せず）へ導びかれる。
回路２に入力され、レベル変換回路２は、ＭＯＳトラン
ジスタＭ２０〜Ｍ２７からなり、ＣＭＯＳレベルの論理
振幅を出力信号ＬＥ１．ＬＥ２として出力する。この信
号は各々インバータＩ ＡＩ＋ＩＡ２に入力され、最終
的にはＥＣＬ入力Ａｉと同相／逆相のＣＭＯＳレベルの
Ａ’ ｉ／Ａｉが出力され、ＢｉＣＭＯＳデコーダ回
路（図示せず）へ導びかれる。
通常の使用状態では、バイポーラトランジスタＱ３−
Ｑ４．Ｑ１０．Ｑｓの電流のため、最終的な直流電源電
流は大きくなる。
Ｑ４．Ｑ１０．Ｑｓの電流のため、最終的な直流電源電
流は大きくなる。
この電流値をなくシ、かつセル選択のための信号Ａ’
ｉ／Ａｉを発生されるのが、テスト回路３とテスト端
子Ｔｅ５ｔとである。
ｉ／Ａｉを発生されるのが、テスト回路３とテスト端
子Ｔｅ５ｔとである。
テスト回路３は、インバータＩ 、、Ｉ ２．Ｉ ３．
Ｉ。。
Ｉ。。
Ｉ！ｌ、Ｉ６．Ｉｔ、Ｉ！Ｉと、ノア（ＮＯＲ）ゲート
Ｎ○１．ＮＯ２，Ｎｏ３．Ｎ○４と、−１−／ｌ’ （
ＮＡＮＤ）ゲートＮＡ、、ＮＡ２と、ＭＯＳトランジス
タＮＩｌ。
Ｎ○１．ＮＯ２，Ｎｏ３．Ｎ○４と、−１−／ｌ’ （
ＮＡＮＤ）ゲートＮＡ、、ＮＡ２と、ＭＯＳトランジス
タＮＩｌ。
Ｍ ２１ Ｍ ｖ ｒ Ｍ ４１ Ｍ ５１ Ｍ Ｂ
＋ Ｍ ４０ Ｊ Ｍ ４１ ｒ Ｍ 、ｓ ２１
Ｍ ４３とを有する。
＋ Ｍ ４０ Ｊ Ｍ ４１ ｒ Ｍ 、ｓ ２１
Ｍ ４３とを有する。
本実施例のテスト回路は、テスト端子Ｔｅ５ｔにインバ
ータ１．のスレッショールド電位より大きい電位（最低
電位ｖＥｌ：より約［５Ｖ以上。以降ハイレベルと記す
。これより小さいレベルをロウレベルと記す。）を与え
られ、た時、ＥＣＬ人カバカバッファ１流源をカットし
、かつアドレス入力ｉ子Ａｉのハイ・ロウレベルに対応
したデコーダ回路用信号Ａ ｉ ／ Ａ ｉを発生させ
る。通常使用時はＴｅ５ｔ端子はオーブンとし、第４図
に示す様に、このＴｅ５ｔ端子はプルダウン抵抗Ｒによ
り、ＶＥＩ！まで落ちている。第１図で、この端子に外
部よりハイレベルを印加すると、インバータＩ、は信号
線丁にロウレベルを出力する。この信号はＭＯＳトラン
ジスタＭｌ １１Ｍ２とＭ４・Ｍ５よりなるＣＭＯＳト
ランジスタをオフさせ、ｎＭＯ８）ランジスタＭ３・Ｍ
６をオンさせる。この結果、信号線Ｖ ａ＋’ ”
Ｖ Ｂ。はロウレベルとなり、バイポーラトランジスタ
Ｑ３＋Ｑ４＋Ｑ５＋Ｑ６をオフさぜる。一方、２人カノ
ア（ＮＯＲ）ゲートＮｏ、 ・ＮＯ２の一方の入力は信
号線丁の信号が入力され、これらの出力Ｔ「ψへ〇１′
はアドレス入力Ａｉのハイ−ロウにより、決まる。ほか
の２人カッアゲ−）ＮＯ３、Ｎｏ、と２人力ナンドゲー
トＮ Ａ １．Ｎ Ａ ２も同様にＡＴＩ・Ａ Ｔ ｒ
’により決まる。ＥＣＬ入カバカバッファ１力Ａ＋：
’ ／Ａ＋：は、ＶＣＣレベルまで上昇しているので
（なぜなら、トランジスタＱ ＝ｓ 、Ｑ ａはオフし
ているため）レベル変換回路２の出力ＬＥＩＩＬＨ□は
、ハイインピーダンス状態となっている。この結果、イ
ンバータＩ Ａ１＋ Ｉ Ａ２の出力Ａｉ’／Ａ丁は
、テスト回路３の出力信号Ｌ Ｃ１＋ Ｌ ０２により
決まる。
ータ１．のスレッショールド電位より大きい電位（最低
電位ｖＥｌ：より約［５Ｖ以上。以降ハイレベルと記す
。これより小さいレベルをロウレベルと記す。）を与え
られ、た時、ＥＣＬ人カバカバッファ１流源をカットし
、かつアドレス入力ｉ子Ａｉのハイ・ロウレベルに対応
したデコーダ回路用信号Ａ ｉ ／ Ａ ｉを発生させ
る。通常使用時はＴｅ５ｔ端子はオーブンとし、第４図
に示す様に、このＴｅ５ｔ端子はプルダウン抵抗Ｒによ
り、ＶＥＩ！まで落ちている。第１図で、この端子に外
部よりハイレベルを印加すると、インバータＩ、は信号
線丁にロウレベルを出力する。この信号はＭＯＳトラン
ジスタＭｌ １１Ｍ２とＭ４・Ｍ５よりなるＣＭＯＳト
ランジスタをオフさせ、ｎＭＯ８）ランジスタＭ３・Ｍ
６をオンさせる。この結果、信号線Ｖ ａ＋’ ”
Ｖ Ｂ。はロウレベルとなり、バイポーラトランジスタ
Ｑ３＋Ｑ４＋Ｑ５＋Ｑ６をオフさぜる。一方、２人カノ
ア（ＮＯＲ）ゲートＮｏ、 ・ＮＯ２の一方の入力は信
号線丁の信号が入力され、これらの出力Ｔ「ψへ〇１′
はアドレス入力Ａｉのハイ−ロウにより、決まる。ほか
の２人カッアゲ−）ＮＯ３、Ｎｏ、と２人力ナンドゲー
トＮ Ａ １．Ｎ Ａ ２も同様にＡＴＩ・Ａ Ｔ ｒ
’により決まる。ＥＣＬ入カバカバッファ１力Ａ＋：
’ ／Ａ＋：は、ＶＣＣレベルまで上昇しているので
（なぜなら、トランジスタＱ ＝ｓ 、Ｑ ａはオフし
ているため）レベル変換回路２の出力ＬＥＩＩＬＨ□は
、ハイインピーダンス状態となっている。この結果、イ
ンバータＩ Ａ１＋ Ｉ Ａ２の出力Ａｉ’／Ａ丁は
、テスト回路３の出力信号Ｌ Ｃ１＋ Ｌ ０２により
決まる。
テスト端子Ｔ ｅ ｓ ’ｔが−オーブンもしくはロウ
レベルノ時は、ＶＢ、 １１Ｖ８２ のレベレはＶ！１
１＠■８□と同電位になり、ＥＣＬ入カバッファエは正
常に動作する。テスト回路３は、完全に非活性状態とな
っている。２人カッアゲートＮｏ、ＮＯ２の一方の入力
には／’％イレベルが信号線丁より与えられ、アドレス
入力Ａｉの変動に対し完全に安定している。２人カッア
ゲートとナントゲート（Ｎ０３・Ｎｏ、、ＮＡ、・ＮＡ
２）の各々一方の入力にはそれぞれハイレベルとロウレ
ベルとが印加され、その結果出力信号ＬＣ１”ＬＣ２は
ノ＼イインピーダンス状態となり、信号Ａｉ’ ＊Ａ
ｉはその前段のレベル変換回路２の出力信号Ｌｔｘ”Ｌ
Ｅ□により決められる。
レベルノ時は、ＶＢ、 １１Ｖ８２ のレベレはＶ！１
１＠■８□と同電位になり、ＥＣＬ入カバッファエは正
常に動作する。テスト回路３は、完全に非活性状態とな
っている。２人カッアゲートＮｏ、ＮＯ２の一方の入力
には／’％イレベルが信号線丁より与えられ、アドレス
入力Ａｉの変動に対し完全に安定している。２人カッア
ゲートとナントゲート（Ｎ０３・Ｎｏ、、ＮＡ、・ＮＡ
２）の各々一方の入力にはそれぞれハイレベルとロウレ
ベルとが印加され、その結果出力信号ＬＣ１”ＬＣ２は
ノ＼イインピーダンス状態となり、信号Ａｉ’ ＊Ａ
ｉはその前段のレベル変換回路２の出力信号Ｌｔｘ”Ｌ
Ｅ□により決められる。
第５図は本発明の第２の実施例の半導体記憶装置を示す
回路図である。
回路図である。
第５図において、本実施例は、テスト回路４の他は第１
図と同様であるので、テスト回路４のみ説明する。
図と同様であるので、テスト回路４のみ説明する。
テスト回路４は、インバータ１１゜〜Ｉ １８と、ノア
ゲートＮ Ｏｇｏ−Ｎ Ｏ−１，Ｎ Ｏ１２と、ナント
ゲートＮＡ、。、ＮＡｔ□と、ＭＯＳ）ランジスタＭ５
゜〜Ｍ ５ｓとを有する。
ゲートＮ Ｏｇｏ−Ｎ Ｏ−１，Ｎ Ｏ１２と、ナント
ゲートＮＡ、。、ＮＡｔ□と、ＭＯＳ）ランジスタＭ５
゜〜Ｍ ５ｓとを有する。
本実施例は、ＥＣＬ入カバッファエの定電流源が、バイ
ポーラトランジスタとＭＯＳ）ランジスタの組み合せの
場合である。
ポーラトランジスタとＭＯＳ）ランジスタの組み合せの
場合である。
本実施例とＢｉＣＭＯ８＠ＥＣＬ１１ＲＡＭは、入出力
回路等の直流電流成分をなくシ、かつアドレス選択がで
きるＣＭＯ３回路と制御端子とを備えている。
回路等の直流電流成分をなくシ、かつアドレス選択がで
きるＣＭＯ３回路と制御端子とを備えている。
以上説明したように、本発明は、ＥＣＬインターフェイ
スのＢｉＣＭＯ８１１ＥＣＬ＋ｌＲＡＭの電流源をコン
トロールする制御端子と制御回路を備えることにより、
従来のＣＭＯＳ −ＳＲＡＭなみの直流電源電流にする
ことができ、セルの不良解析が電源電流により行えると
いう効果を有する。
スのＢｉＣＭＯ８１１ＥＣＬ＋ｌＲＡＭの電流源をコン
トロールする制御端子と制御回路を備えることにより、
従来のＣＭＯＳ −ＳＲＡＭなみの直流電源電流にする
ことができ、セルの不良解析が電源電流により行えると
いう効果を有する。
第１図は本発明の第１の実施例の半導体記憶装置を示す
回路図、第２図は従来のＢｉＣＭＯ８ＩＥＣＬ−ＲＡＭ
の入力回路部の回路図、第３図はメモリセルの回路図、
第４図は第１図のテスト端子付近の回路図、第５図は本
発明の第２の実施例を示す回路図である。 １・・・ＥＣＬ入カバカバッファ・・・レベル変換回路
、３，４・・・テスト回路、ＱＬ−Ｃ８・・・バイポー
ラトランジスタ、Ｍｉ〜ＭＢ＋Ｍ１１〜Ｍ １４１ Ｍ
２゜〜Ｍ２７１Ｍａ。〜Ｍ４ｆｆ・・・ＭＯＳトランジ
スタＮＤＩＢ−・・・デジット線、Ｔｅ５ｔ・・・テス
ト端子。
回路図、第２図は従来のＢｉＣＭＯ８ＩＥＣＬ−ＲＡＭ
の入力回路部の回路図、第３図はメモリセルの回路図、
第４図は第１図のテスト端子付近の回路図、第５図は本
発明の第２の実施例を示す回路図である。 １・・・ＥＣＬ入カバカバッファ・・・レベル変換回路
、３，４・・・テスト回路、ＱＬ−Ｃ８・・・バイポー
ラトランジスタ、Ｍｉ〜ＭＢ＋Ｍ１１〜Ｍ １４１ Ｍ
２゜〜Ｍ２７１Ｍａ。〜Ｍ４ｆｆ・・・ＭＯＳトランジ
スタＮＤＩＢ−・・・デジット線、Ｔｅ５ｔ・・・テス
ト端子。
Claims (1)
- 入力部ＥＣＬ回路の論理振幅を、デコーダ部のＢｉＣＭ
ＯＳゲートの論理振幅にまで増幅するレベル変換回路を
備えた半導体記憶装置において、前記ＥＣＬ回路の定電
流源を制御すると共にアドレス選択信号を発生するテス
ト回路を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268954A JPH04146594A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268954A JPH04146594A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146594A true JPH04146594A (ja) | 1992-05-20 |
Family
ID=17465607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268954A Pending JPH04146594A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370234B1 (ko) * | 1999-09-14 | 2003-01-29 | 삼성전자 주식회사 | 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 |
-
1990
- 1990-10-05 JP JP2268954A patent/JPH04146594A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370234B1 (ko) * | 1999-09-14 | 2003-01-29 | 삼성전자 주식회사 | 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 |
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