KR19990051869A - 반도체 장치의 병렬 테스트 회로 - Google Patents

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Abstract

본 발명의 반도체 장치의 병렬 테스트 회로는 스위칭 회로를 제공하며, 상기 스위칭 회로는 병렬 테스트 모드 동안에 복수 개의 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 전류를 검출할 수 있도록 모든 데이터 입력 패드들을 전기적으로 연결시킨다. 이로써, 추가적인 누설 전류 테스트 단계 없이 병렬 테스트 모드에서 모든 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 전류를 테스트할 수 있다.

Description

반도체 장치의 병렬 테스트 회로 (PARALLEL TEST CIRCUIT FOR SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 반도체 장치의 병렬 테스트 회로에 관한 것이다.
역사적으로, 반도체 장치 특히 반도체 메모리 장치의 테스트는 여러 가지 이유들로 인해 수행되었다. 메모리 제조 업체들은 특정 사양 내의 성능을 보증하기 위해서 그리고 사양에 맞지 않는 그러한 구성 요소들을 가려내기 위해서 테스트들을 수행한다. 일반적으로 복수 개의 메모리 셀들은 웨이퍼에 제조되고, 그리고 패키지 공정에서 분리된다. 반도체 메모리 장치 내의 셀프-테스트 회로는 메모리 셀들의 성능을 평가하기 위해서 사용되어 왔다.
반도체 메모리 장치의 테스트는 일반적으로 2개의 단계들로 수행된다. 첫 번째 단계는 웨이퍼 상태로서 알려진 것 (이후 웨이퍼 테스트라 칭함)에서 수행되고, 그리고 두 번째 단계는 패키지 상태로서 알려진 것 (이후, 패키지 테스트라 칭함)에서 수행된다.
상기 웨이퍼 테스트는 결함 메모리 셀들을 검출하기 위해서 웨이퍼에 제조된 메모리 셀들을 분리하기 이전에 수행된다. 외부 검출 단자는 메모리 장치에 제공되고 그리고 웨이퍼에 제조된 테스트 회로의 각 입/출력 패드에 직접 연결된다. 따라서, 장치 셀들은 제거되거나 리페어(repair)된다.
상기 웨이퍼 테스트를 성공적으로 수행한 후, 그 다음에 메모리 셀들은 조립된 최종 제품을 생산하기 위한 패키지 단계로 주어진다. 상기 패키지 테스트는 패키지 공정 동안에 생산된 결함 메모리 셀들을 제거하기 위해서 패키지 공정 후에 수행된다.
메모리 장치의 입/출력 핀들이 테스트 회로에 관련된 출력 패드에 연결되기 때문에, 테스트 보드는 일반적으로 패키지 테스트를 수행할 때 외부 검출 단자들에 그러한 입/출력 핀들을 연결하기 위해서 사용된다. 대개, 웨이퍼 및 패키지 테스트 모두 복수 개의 메모리 셀들이 동시에 테스트되도록 하는 병렬 테스트 절차를 사용한다. 병렬 테스트 모드들 및 실행은 잘 알려져 있고, 그리고 "Semiconductor Memories : A Handbook of Design, Manufacture, and Application" 2nd Ed., by Betty Prince; John Wiley & Sons, pp, 698-717 (1991)에 게재되어 있다.
반도체 메모리 장치에 있어서, 제품 경쟁력을 갖추기 위한 방법으로 고집적화 및 고기능화를 추구하는 것뿐만 아니라 제품 제조 단가를 낮춤으로써 달성될 수 있다. 제품 개발에서 제조 단가를 낮추기 위한 목적으로 테스트 공정을 단순화하거나 또는 병렬 테스트 수를 늘리게 된다. 테스트 공정(웨이퍼 및 패키지 단계들)에서 데이터 입력 핀(또는, 데이터 입력 패드)들을 병합하여서 채널 수에 관계없이 병렬 테스트 수를 늘림으로써 테스트 단가를 낮출 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 병렬 테스트 회로를 보여주는 회로도이다.
도 1을 참조하면, 종래 기술에 따른 병렬 테스트 회로는 4비트의 데이터를 1비트처럼 반도체 메모리 장치의 메모리 셀 어레이 (미도시된)에 기입되도록 하기 위한 일예이며, 하나의 병렬 테스트 제어 회로 (100) 및 4 개의 데이터 입력 버퍼들 (120), (140), (160) 및 (180)을 포함한다. 상기 병렬 테스트 제어 회로 (100)은 병렬 테스트 패드 (1)에 연결되며, 병렬 테스트 활성화 신호 (MDQ)에 응답하여서 상기 데이터 입력 패드들 (2), (3), (4) 및 (5) 중 단지 하나의 데이터 입력 패드 (예컨대, 2)로 기입 데이터 (DQ1)이 인가될 때 상기 데이터 입력 버퍼들 (120), (140), (160) 및 (180)에서 동일한 레벨을 가지는 데이터 (D1)-(D4)가 동시에 출력되도록 상기 데이터 입력 버퍼들 (120), (140), (160) 및 (180)을 제어한다.
도 1에 도시된 종래 기술의 병렬 테스트 회로에 대한 동작은 이하 설명된다. 병렬 테스트 모드시 4 개의 데이터 입력 패드들 (2)-(5) 중 하나의 데이터 입력 패드 (예컨대, 2)에 입력 신호 (DQ1)이 인가되고 나머지 데이터 입력 패드들 (3), (4) 및 (5)는 플로팅된다.
이러한 조건하에서, 먼저 병렬 테스트 패드 (1)에 하이 레벨의 신호 (MDQ)가 인가되면, 인버터들 (10), (11) 및 (12)를 통해서 낸드 게이트들 (17), (21), (25) 및 (29)의 각 일 입력 단자는 모두 로우 레벨이 된다. 이에 따라서, 데이터 입력 패드들 (3), (4) 및 (5)가 플로팅 되어 있더라도 상기 낸드 게이트들 (17), (21), (25) 및 (29)의 출력들은 하이 레벨로 설정된다. 그리고, 첫 번째 데이터 입력 패드 (2)로 인가되는 신호 (DQ1)의 레벨에 따라서 낸드 게이트 (14)의 출력이 결정되고, 낸드 게이트들 (18), (22), (26) 및 (30)의 출력들 (D1)-(D4)는 하이 또는 로우 레벨로 동일하게 설정된다. 결국, 하나의 데이터 입력 패드 (예컨대, 2)로 기입 데이터 (DQ1)을 인가하여서 상기 선택된 데이터 입력 패드 (2)를 포함한 다른 데이터 입력 패드들 (3), (4) 및 (5)에 대한 기입 동작이 테스트될 수 있기 때문에, 각 데이터 입력 패드로 데이터를 인가하여서 테스트하는 시간에 비해서 상대적으로 테스트 시간이 단축될 수 있다.
앞서 설명된 병렬 테스트 회로에 의하면, 병렬 테스트 모드에서 입력 핀 누설 테스트를 수행하는 경우, 하나의 데이터 입력 패드 (예컨대, 2)에 관련된 데이터 입력 버퍼 (120)의 누설 전류는 테스트될 수 있다. 반면에, 상기 병렬 테스트 모드 동안에 플로팅 상태 (floating state)로 유지되는 다른 데이터 입력 패드들 (3), (4) 및 (5)에 관련된 데이터 입력 버퍼들 (140), (160) 및 (180)의 누설 전류는 테스트될 수 없다. 결과적으로, 종래 기술에 따른 병렬 테스트 회로를 적용하여서 병렬 테스트 모드를 수행하는 경우 대표적으로 기입 데이터가 인가되는 데이터 입력 패드 (예컨대, 2)를 제외한 나머지 데이터 입력 패드들 (예컨대, 3-5)에 대한 누설 전류 테스트 동작이 추가적인 테스트 단계에서 검사되어야 한다.
따라서 본 발명의 목적은 병렬 테스트 모드에서 대표적으로 기입 데이터가 인가되는 데이터 입력 패드를 제외한 나머지 데이터 입력 패드들에 발생될 수 있는 누설 전류를 동일한 테스트 단계에서 검출함으로써 테스트 시간 및 비용을 단축할 수 있는 반도체 메모리 장치의 병렬 테스트 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 장치의 병렬 테스트 회로를 보여주는 회로도;
도 2는 본 발명에 따른 반도체 장치의 병렬 테스트 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 병렬 테스트 제어 회로 120, 140, 160, 180 : 데이터 입력 버퍼
200 : 스위칭 회로
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 장치의 병렬 테스트 회로에 있어서: 복수 개의 데이터 입력 패드들과; 상기 데이터 입력 패드들에 각각 연결되며, 정상적인 동작 동안에 칩 선택 신호에 응답하여서 상기 각 데이터 입력 패드를 통해서 인가되는 데이터를 받아들이기 위한 복수 개의 데이터 입력 버퍼들과; 병렬 테스트 모드시 인가되는 누설 테스트 신호에 응답하여서 상기 데이터 입력 패드들을 모두 전기적으로 연결시키기 위한 스위칭 수단을 포함한다.
이 실시예에 있어서, 상기 누설 테스트 활성화 신호를 받아들이기 위한 누설 테스트 패드를 부가적으로 포함하며, 상기 스위칭 수단은 상기 누설 테스트 패드에 연결된 버퍼와; 상기 버퍼에 연결되며, 상기 버퍼의 출력을 반전시키기 위한 인버터와; 각각 제 1 제어 단자와 제 2 제어 단자를 가지며, 상기 데이터 입력 패드들 사이에 각각 전류 통로들이 형성되는 복수 개의 전달 게이트들을 포함하며; 상기 각 전달 게이트의 제 1 제어 단자는 상기 버퍼의 출력에 제어되고, 상기 각 전달 게이트의 제 2 제어 단자들은 상기 인버터의 출력에 제어되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 각 전달 게이트는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성되며, 상기 제 1 제어 단자들은 상기 각 전달 게이트의 NMOS 트랜지스터들의 게이트들이고 그리고 상기 제 2 제어 단자들은 상기 각 전달 게이트의 PMOS 트랜지스터들의 게이트들인 것을 특징으로 한다.
이 실시예에 있어서, 상기 스위칭 수단은 상기 누설 테스트 패드와 접지 사이에 형성되는 전류 통로 및, 전원 전압이 인가되는 게이트를 가지는 NMOS 트랜지스터를 부가적으로 포함하여서, 상기 정상적인 동작 동안에 상기 누설 테스트 패드를 접지시킴으로써 상기 스위칭 수단이 비활성화되도록 하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 병렬 테스트 모드를 알리는 병렬 테스트 활성화 신호를 받아들이기 위한 병렬 테스트 패드 및; 상기 병렬 테스트 패드에 연결되며, 상기 병렬 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들 중 단지 하나의 데이터 입력 패드로 기입 데이터가 인가될 때 상기 데이터 입력 버퍼들에서 동일한 데이터가 동시에 출력되도록 제어하기 위한 병렬 테스트 제어 회로를 부가적으로 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 반도체 장치의 병렬 테스트 회로에 있어서: 복수 개의 데이터 입력 패드들과; 상기 데이터 입력 패드들에 각각 연결되며, 정상적인 동작 동안에 칩 선택 신호에 응답하여서 상기 각 데이터 입력 패드를 통해서 인가되는 데이터를 받아들이기 위한 복수 개의 데이터 입력 버퍼들과; 병렬 테스트 모드를 알리는 병렬 테스트 활성화 신호를 받아들이기 위한 병렬 테스트 패드와; 상기 병렬 테스트 패드에 연결되며, 상기 병렬 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들 중 단지 하나의 데이터 입력 패드로 기입 데이터가 인가될 때 상기 데이터 입력 버퍼들에서 동일한 데이터가 동시에 출력되도록 제어하기 위한 병렬 테스트 제어 수단 및; 상기 병렬 테스트 모드시 인가되는 누설 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들을 모두 전기적으로 연결시키기 위한 스위칭 수단을 포함하는 것을 특징으로 한다.
(작용)
이와같은 회로에 의해서, 병렬 테스트 모드 동안에 누설 전류를 테스트할 때 모든 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 전류를 함께 검출할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 2를 참조하면, 본 발명의 신규한 반도체 메모리 장치의 병렬 테스트 회로는 스위칭 회로 (200)을 제공하며, 상기 스위칭 회로 (200)은 병렬 테스트 모드 동안에 복수 개의 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 전류를 검출할 수 있도록 모든 데이터 입력 패드들을 전기적으로 연결시킨다. 이로써, 추가적인 누설 전류 테스트 단계 없이 병렬 테스트 모드에서 모든 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 전류를 함께 테스트할 수 있다. 결과적으로, 전체적인 테스트 시간 및 비용을 줄임으로써 제조 단가를 낮출 수 있다.
다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 병렬 테스트 회로를 회로도가 도시되어 있다. 도 2에 있어서, 도 1의 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조 번호를 병기한다.
본 발명에 따른 반도체 메모리 장치의 병렬 테스트 회로는 하나의 병렬 테스트 패드 (1), 복수 개의 데이터 입력 패드들 (실시예에서, 4 개) (2)-(5), 하나의 누설 테스트 패드 (6), 병렬 테스트 제어 회로 (100), 4 개의 데이터 입력 버퍼들 (120), (140), (160) 및 (180), 그리고 스위칭 회로 (200)을 포함한다. 상기 병렬 테스트 제어 회로 (100) 및 상기 데이터 입력 버퍼들 (120), (140), (160) 및 (180)은 도 1의 그것과 동일한 구성을 가지며, 동일한 방법으로 병렬 테스트 기입 동작이 수행되기 때문에 설명의 중복을 피하기 위해서 그것에 대한 설명은 생략된다. 여기서, 상기 누설 테스트 패드 (6)은 단지 웨이퍼 상태에서 사용되는 더미 패드 (dummy pad)일 수도 있고, 패키지 상태에서 특정 입력 핀으로 사용될 수 있다.
본 발명에 따른 스위칭 회로 (200)은 3 개의 인버터들 (31), (32) 및 (33), 3 개의 전달 게이트들 (34), (35) 및 (36) 그리고 하나의 NMOS 트랜지스터 (37)로 이루어져 있다. 상기 전달 게이트들 (34), (35) 및 (36)은 도시된 바와 같이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되어 있다. 그것의 각 전류 통로는 대응하는 한 쌍의 데이터 입력 패드들 (2) 및 (3), (3) 및 (4) 그리고 (4) 및 (5) 사이에 형성되고 그리고 상기 각 전달 게이트들 (34), (35) 및 (36)을 구성하는 NMOS 트랜지스터들의 게이트들 및 PMOS 트랜지스터들의 게이트들은 각각 인버터들 (32) 및 (33)의 출력 단자에 연결되어 있다. 이에 따라서, 각 데이터 입력 패드 (2)-(5)는 전달 게이트들 (34), (35) 및 (36)이 활성화될 때 전기적으로 모두 연결된다.
그리고, 트랜지스터 (37)의 전류 통로는 누설 테스트 패드 (6) 및 접지 사이에 형성되고, 그것의 게이트는 전원 전압을 제공받는다. 상기 트랜지스터 (37)은 누설 테스트 패드 (6)으로 하이 레벨의 누설 테스트 활성화 신호 (leakage test enable signal : LTS)가 인가되지 않는 정상적인 동작 동안에 상기 전달 게이트들 (34), (35), 및 (36)을 비활성화시키기 위한 것이다.
본 발명에 따른 누설 테스트 동작이 이하 설명된다. 앞서 설명된 바와 같이, 본 발명에 따른 병렬 테스트 회로는 종래 기술과 동일한 병렬 테스트 기입 동작이 수행되기 때문에 설명의 중복을 피하기 위해서 여기서 그것에 대한 설명은 생략된다. 병렬 테스트 기입 동작 모드에서 핀 누설 전류 테스트가 진행되면 누설 테스트 패드 (6)으로 하이 레벨의 신호 (LTS)가 인가된다. 이에 따라서 인버터들 (31) 및 (32)를 통해서 상기 전달 게이트들 (34), (35) 및 (36)의 NMOS 트랜지스터들의 게이트는 하이 레벨로 천이되고, 인버터들 (31), (32) 및 (33)을 통해서 상기 전달 게이트들 (34), (35) 및 (36)의 PMOS 트랜지스터들의 게이트는 로우 레벨로 천이된다.
이에 따라서, 전달 게이트들 (34), (35) 및 (36)이 활성화되어 병렬 테스트 모드시 대표적으로 기입 데이터가 인가되는 데이터 입력 패드 (2)를 포함한 모든 데이터 입력 패드들 (3), (4) 및 (5)는 전기적으로 연결된다. 결국, 병렬 테스트 모드시 대표적으로 기입 데이터가 인가되는 데이터 입력 패드 (2)를 제외한 나머지 패드들에 관련된 데이터 입력 버퍼들 중 적어도 하나의 버퍼 (예컨대, 180) 내에 누설 경로가 형성되면, 데이터 입력 패드 (2)로부터 대응하는 전달 게이트들 (34), (35) 및 (36)을 통해서 누설 경로가 형성된 상기 버퍼 (180)으로 누설 전류가 흐르게 된다.
따라서, 병렬 테스트 모드에서 대표적으로 기입 데이터가 인가되는 데이터 입력 패드를 통해서 나머지 데이터 입력 패드들에 관련된 데이터 입력 버퍼들의 누설 경로를 검출할 수 있다. 결과적으로, 추가적인 누설 검출 단계를 수행하지 않더라도 동일한 단계에서 모든 입력 핀 누설 테스트를 수행할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 병렬 테스트 모드에서 입력 핀 누설 테스트를 수행함으로써 추가적인 입력 핀 누설 테스트 단계를 줄일 수 있다. 이로써, 전체적인 테스트 시간 및 비용을 줄이고 궁극적으로 수율 향상에 유리하다.

Claims (6)

  1. 반도체 장치의 병렬 테스트 회로에 있어서:
    복수 개의 데이터 입력 패드들과;
    상기 데이터 입력 패드들에 각각 연결되며, 정상적인 동작 동안에 칩 선택 신호에 응답하여서 상기 각 데이터 입력 패드를 통해서 인가되는 데이터를 받아들이기 위한 복수 개의 데이터 입력 버퍼들과;
    병렬 테스트 모드시 인가되는 누설 테스트 신호에 응답하여서 상기 데이터 입력 패드들을 모두 전기적으로 연결시키기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 병렬 테스트 회로.
  2. 제 1 항에 있어서,
    상기 누설 테스트 활성화 신호를 받아들이기 위한 누설 테스트 패드를 부가적으로 포함하며, 상기 스위칭 수단은 상기 누설 테스트 패드에 연결된 버퍼와; 상기 버퍼에 연결되며, 상기 버퍼의 출력을 반전시키기 위한 인버터와; 각각 제 1 제어 단자와 제 2 제어 단자를 가지며, 상기 데이터 입력 패드들 사이에 각각 전류 통로들이 형성되는 복수 개의 전달 게이트들을 포함하며; 상기 각 전달 게이트의 제 1 제어 단자는 상기 버퍼의 출력에 제어되고, 상기 각 전달 게이트의 제 2 제어 단자들은 상기 인버터의 출력에 제어되는 것을 특징으로 하는 병렬 테스트 회로.
  3. 제 2 항에 있어서,
    상기 각 전달 게이트는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터로 구성되며, 상기 제 1 제어 단자들은 상기 각 전달 게이트의 NMOS 트랜지스터들의 게이트들이고 그리고 상기 제 2 제어 단자들은 상기 각 전달 게이트의 PMOS 트랜지스터들의 게이트들인 것을 특징으로 하는 병렬 테스트 회로.
  4. 제 2 항에 있어서,
    상기 스위칭 수단은 상기 누설 테스트 패드와 접지 사이에 형성되는 전류 통로 및, 전원 전압이 인가되는 게이트를 가지는 NMOS 트랜지스터를 부가적으로 포함하여서, 상기 정상적인 동작 동안에 상기 누설 테스트 패드를 접지시킴으로써 상기 스위칭 수단이 비활성화되도록 하는 것을 특징으로 하는 병렬 테스트 회로.
  5. 제 1 항에 있어서,
    상기 병렬 테스트 모드를 알리는 병렬 테스트 활성화 신호를 받아들이기 위한 병렬 테스트 패드 및; 상기 병렬 테스트 패드에 연결되며, 상기 병렬 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들 중 단지 하나의 데이터 입력 패드로 기입 데이터가 인가될 때 상기 데이터 입력 버퍼들에서 동일한 데이터가 동시에 출력되도록 제어하기 위한 병렬 테스트 제어 회로를 부가적으로 포함하는 것을 특징으로 하는 병렬 테스트 회로.
  6. 반도체 장치의 병렬 테스트 회로에 있어서:
    복수 개의 데이터 입력 패드들과;
    상기 데이터 입력 패드들에 각각 연결되며, 정상적인 동작 동안에 칩 선택 신호에 응답하여서 상기 각 데이터 입력 패드를 통해서 인가되는 데이터를 받아들이기 위한 복수 개의 데이터 입력 버퍼들과;
    병렬 테스트 모드를 알리는 병렬 테스트 활성화 신호를 받아들이기 위한 병렬 테스트 패드와;
    상기 병렬 테스트 패드에 연결되며, 상기 병렬 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들 중 단지 하나의 데이터 입력 패드로 기입 데이터가 인가될 때 상기 데이터 입력 버퍼들에서 동일한 데이터가 동시에 출력되도록 제어하기 위한 병렬 테스트 제어 수단 및;
    상기 병렬 테스트 모드시 인가되는 누설 테스트 활성화 신호에 응답하여서 상기 데이터 입력 패드들을 모두 전기적으로 연결시키기 위한 스위칭 수단을 포함하는 것을 특징으로 하는 병렬 테스트 회로.
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