KR20070095641A - 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법 - Google Patents

데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법 Download PDF

Info

Publication number
KR20070095641A
KR20070095641A KR1020060026098A KR20060026098A KR20070095641A KR 20070095641 A KR20070095641 A KR 20070095641A KR 1020060026098 A KR1020060026098 A KR 1020060026098A KR 20060026098 A KR20060026098 A KR 20060026098A KR 20070095641 A KR20070095641 A KR 20070095641A
Authority
KR
South Korea
Prior art keywords
data
selection
output
input
response
Prior art date
Application number
KR1020060026098A
Other languages
English (en)
Other versions
KR100805007B1 (ko
Inventor
이강열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060026098A priority Critical patent/KR100805007B1/ko
Priority to US11/488,014 priority patent/US7420865B2/en
Publication of KR20070095641A publication Critical patent/KR20070095641A/ko
Application granted granted Critical
Publication of KR100805007B1 publication Critical patent/KR100805007B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B3/00—Ohmic-resistance heating
    • H05B3/10—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor
    • H05B3/18—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor the conductor being embedded in an insulating material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B3/00—Ohmic-resistance heating
    • H05B3/10—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor
    • H05B3/12—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor characterised by the composition or nature of the conductive material
    • H05B3/14—Heating elements characterised by the composition or nature of the materials or by the arrangement of the conductor characterised by the composition or nature of the conductive material the material being non-metallic
    • H05B3/145—Carbon only, e.g. carbon black, graphite
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B3/00—Ohmic-resistance heating
    • H05B3/20—Heating elements having extended surface area substantially in a two-dimensional plane, e.g. plate-heater
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B2203/00—Aspects relating to Ohmic resistive heating covered by group H05B3/00
    • H05B2203/013—Heaters using resistive films or coatings

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를 포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작 방법에 관한 것으로, 본 발명에 따른 파이프 래치 회로는, 선택 신호 발생기, 및 파이프 래치부를 포함한다. 선택 신호 발생기는 입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생한다. 파이프 래치부는 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO(Global Input and Output) 라인들을 통하여 병렬로 수신되는 프리-페치 데이터들을 직렬의 파이프 출력 데이터들로 변환하여, 출력 노드에 출력한다. 바람직하게, 파이프 래치부는 입력 선택 신호들에 응답하여, 복수의 GIO 라인들을 통하여 각각 수신되는 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 복수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함한다. 본 발명에 따른 파이프 래치 회로는 GIO 라인들에 전달된 프리-페치된 데이터들의 출력 경로를 단축시킴으로써, 데이터 출력 속도를 증가시키고, 상기 프리-페치된 데이터들의 전압 레벨이 변경되는 현상을 감소시킬 수 있다
입력 선택부, 선택 신호 발생기, 선택 회로

Description

데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를 포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작 방법{Pipe latch circuit for increasing date output speed, a semiconductor memory device with the pipe latch circuit and data output operation method of the same}
도 1은 종래의 파이프 래치 회로의 블록도이다.
도 2는 본 발명의 일실시예에 따른 파이프 래치 회로와 출력 드라이버를 나타내는 도면이다.
도 3은 도 2에 도시된 파이프 래치 회로의 상세한 회로도이다.
도 4는 도 3에 도시된 파이프 출력 회로의 상세한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 6은 도 5에 도시된 반도체 메모리 장치의 리드 동작과 관련된 신호들의 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
101, PLC0∼PLCN : 파이프 래치 회로 110, 305 : 선택 신호 발생기
120, PLU0∼PLUN : 파이프 래치부 130 : 입력 선택부
140 : 래치부 150 : 출력 선택부
160 : 파이프 출력부 200, 300 : 반도체 메모리 장치
201, 301 : 커맨드 디코더 202, 302 : 어드레스 버퍼
203, 303 : 내부 코아 회로 204, 304 : 입출력 게이트 회로
DRV0∼DRVN : 출력 드라이버 IOP0∼IOPN : 데이터 입출력 핀
IRV0∼IRVN : 입력 수신기 IPC0∼IPCN : 내부 입력 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파이프 래치 회로와 이를 포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작 방법에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치의 데이터 입출력 동작은 외부 클록 신호에 기초하여 발생되는 내부 클록 신호에 동기하여 이루어진다. 이러한 동기식 반도체 메모리 장치의 종류로서는 SDR(single data rate) SDRAM(synchronous dynamic random access memory), DDR(double data rate) SDRAM, 및 DDR2 SDRAM 등이 있다. 이 중에서 DDR2 SDRAM은 일반적으로 4 비트 프리페치 스킴(pre-fetch scheme)을 사용하고 있다. 4 비트 프리페치 스킴은 반도체 메모리 장치 내에서 독출 명령이 한 번 발생할 때, 4 비트의 데이터들이 메모리 셀 어레이로부터 병렬로 출력된 후, 상기 4 비트의 데이터들이 2 클록 사이클 동안 하나의 데이터 입출력 핀을 통하여 직렬로 외부 장치에 출력되는 방식이다. 상술한 것과 같이, 멀티-비트(multi-bit) 프리페치 타입의 반도체 메모리 장치에서는 멀티-비트의 데이터들이 하나의 데이터 입출력 핀을 통하여 외부로 출력되기 때문에, 메모리 셀 어레이로부터 출력되는 병렬의 데이터들이 직렬의 데이터들로 변환되어야 한다. 따라서, 멀티-비트 프리페치 타입의 반도체 메모리 장치는 메모리 셀 어레이로부터 독출된 병렬의 데이터들을 직렬의 데이터들로 변환하는 파이프 래치 회로를 포함한다. 도 1은 종래의 파이프 래치 회로의 블록도이다. 도 1을 참고하면, 파이프 래치 회로(10)는 파이프 입력부(20), 레지스터(30), 제1 선택부(40), 제2 선택부(50), 및 파이프 출력부(60)를 포함한다. 파이프 입력부(20)는 파이프 입력 회로들(21∼24)을 포함한다. 상기 파이프 입력 회로들(21∼24)은 입력 제어 신호(PPIN)에 각각 응답하여, 글로벌 입출력(Global Input and Output, 이하, 'GIO'라 칭함) 라인들(GIOL0∼GIOL3)을 통하여 수신되는 프리-페치된 데이터들(EVD0, ODD0, EVD1, ODD1)을 상기 레지스터(30)에 출력한다. 상기 레지스터(30)는 래치 회로들(31∼34)을 포함한다. 상기 래치 회로들(31∼34)은 상기 파이프 입력 회로들(21∼24)로부터 각각 수신되는 상기 프리-페치된 데이터들(EVD0, ODD0, EVD1, ODD1)을 각각 래치하고, 래치된 데이터들(LATD0∼LATD3)을 각각 출력한다. 상기 제1 선택부(40)는 선택 회로들(41∼44)을 포함한다. 상기 선택 회로(41)는 선택 제어 신호(SOSEB0)에 응답하여, 상기 래치된 데이터들(LATD0, LATD1) 중 하나를 선택하고, 선택 데이터(PRERD0)를 출력한다. 상기 선택 회로(42)는 상기 선택 제어 신호(SOSEB0)에 응답하여, 상기 래치된 데이터들(LATD0, LATD1) 중 하나를 선택하고, 선택 데이터(PREFD0)를 출력한 다. 상기 선택 회로(43)는 상기 선택 제어 신호(SOSEB0)에 응답하여, 상기 래치된 데이터들(LATD2, LATD3) 중 하나를 선택하고, 선택 데이터(PRERD1)를 출력한다. 상기 선택 회로(44)는 상기 선택 제어 신호(SOSEB0)에 응답하여, 상기 래치된 데이터들(LATD2, LATD3) 중 하나를 선택하고, 선택 데이터(PREFD1)를 출력한다. 상기 제2 선택부(50)는 선택 회로들(51, 52)을 포함한다. 상기 선택 회로(51)는 선택 제어 신호(SOSEBR)에 응답하여, 상기 선택 데이터들(PRERD0, PRERD1) 중 하나를 선택하고, 선택 데이터(PRD0)를 출력한다. 상기 선택 회로(52)는 선택 제어 신호(SOSEBF)에 응답하여, 상기 선택 데이터들(PREFD0, PREFD1) 중 하나를 선택하고, 선택 데이터(PFD0)를 출력한다. 상기 파이프 출력부(60)는 파이프 출력 회로들(61, 62)을 포함한다. 상기 파이프 출력 회로(61)는 출력 제어 신호(POUTR)에 응답하여 상기 선택 회로(51)로부터 상기 선택 데이터(PRD0)를 수신하고, 상기 파이프 출력 데이터(RD0)를 출력한다. 상기 파이프 출력 회로(62)는 출력 제어 신호(POUTF)에 응답하여 상기 선택 회로(52)로부터 상기 선택 데이터(PFD0)를 수신하고, 파이프 출력 데이터(FD0)를 출력한다. 상술한 것과 같이, 상기 프리페치된 데이터들(EVD0, ODD0, EVD1, ODD1)이 상기 파이프 래치 회로(10)에 의해 상기 파이프 출력 데이터들(RD0, FD0)로서 출력되기 위해서는, 5 단의 장치들(즉, 상기 파이프 입력부(20), 상기 레지스터(30), 상기 제1 선택부(40), 상기 제2 선택부(50), 및 상기 파이프 출력부(60))을 경유해야 한다. 한편, 최근 반도체 장치들의 동작 속도가 점차 고속화되어 감에 따라, 고속으로 동작하는 반도체 메모리 장치들에 대한 수요가 증가하고 있다. 하지만, 5 단의 장치들로 이루어진 상기 파이프 래치 회로(10)의 구조는 반도 체 메모리 장치의 동작 속도를 제한하는 요인으로 작용하고 있다.
더욱이, 상기 파이프 래치 회로(10)에서는 상기 래치된 데이터들(LATD0∼LATD3)이 상기 제1 및 제2 선택부들(40, 50)을 통과하는 동안, 상기 래치된 데이터들(LATD0∼LATD3)의 전압 레벨이 변경될 수 있다(예를 들면, 감소할 수 있다). 그 이유는, 상기 제1 선택부(40)의 출력 단자들에 상기 제2 선택부(50)의 입력 단자들이 직접 연결되기 때문이다. 이를 좀 더 상세히 설명하면, 상기 제1 및 제2 선택부들(40, 50) 각각은 선택 제어 신호에 응답하여, 자신의 입력 단자를 통하여 수신되는 입력 신호들 중 하나를 선택하고, 그 선택된 신호를 그대로 자신의 출력 단자에 출력한다. 즉, 상기 제1 및 제2 선택부들(40, 50) 각각은 실제로 상기 입력 신호들을 구동하지 않는다. 따라서, 상기 래치된 데이터들(LATD0∼LATD3)이 상기 제1 및 제2 선택부들(40, 50)을 통과하는 동안, 상기 제1 및 제2 선택부들(40, 50)의 기생 캐패시턴스(parasitic capacitance)에 의해 상기 래치된 데이터들(LATD0∼LATD3)의 전압들이 변경될 수 있다. 예를 들면, 상기 제1 선택부(40)에 입력되는 상기 래치된 데이터들(LATD0∼LATD3)의 전압들보다 상기 제2 선택부(50)로부터 출력되는 상기 선택 데이터들(PRD0, PFD0)의 전압들이 더 작을 수 있다. 이처럼 상기 제1 선택부(40)에 입력되는 상기 래치된 데이터들(LATD0∼LATD3)의 전압들과 상기 제2 선택부(50)로부터 출력되는 상기 선택 데이터들(PRD0, PFD0)의 전압들이 서로 다를 경우, 상기 파이프 출력부(60)가 잘못된 파이프 출력 데이터들(RD0, FD0)을 출력할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 파이프 입력 회로로서 동작하는 선택부를 포함하여, GIO 라인들에 전달된 프리-페치된 데이터들의 출력 경로를 단축시킴으로써, 데이터 출력 속도를 증가시키고, 상기 프리-페치된 데이터들의 전압 레벨이 변경되는 현상을 감소시킬 수 있는 파이프 래치 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 파이프 입력 회로로서 동작하는 선택부를 포함하여, GIO 라인들에 전달된 프리-페치된 데이터들의 출력 경로를 단축시킴으로써, 데이터 출력 속도를 증가시키고, 상기 프리-페치된 데이터들의 전압 레벨이 변경되는 현상을 감소시킬 수 있는 파이프 래치 회로를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 파이프 입력 회로로서 동작하는 선택부를 포함하여, GIO 라인들에 전달된 프리-페치된 데이터들의 출력 경로를 단축시킴으로써, 데이터 출력 속도를 증가시키고, 상기 프리-페치된 데이터들의 전압 레벨이 변경되는 현상을 감소시킬 수 있는 파이프 래치 회로의 데이터 출력 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 파이프 래치 회로는, 반도체 메모리 장치의 파이프 래치 회로에 있어서, 선택 신호 발생기, 및 파이프 래치부를 포함한다. 선택 신호 발생기는 입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생한다. 파이프 래치부는 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO(Global Input and Output) 라인들을 통하여 병렬로 수신되는 프리-페치 데이터들을 직렬의 파이프 출력 데이터들로 변환하여, 출력 노드에 출력한다. 바람직하게, 파이프 래치부는 입력 선택 신호들에 응답하여, 복수의 GIO 라인들을 통하여 각각 수신되는 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 복수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 파이프 래치 회로들, 및 복수의 출력 드라이버들을 포함한다. 파이프 래치 회로들은 반도체 메모리 장치의 리드(read) 동작시, 복수의 GIO 라인들을 통하여 각각 수신되는 복수의 프리-페치 데이터들의 출력 패스(path)를 형성한다. 복수의 출력 드라이버들은 복수의 파이프 래치 회로들과 복수의 데이터 입출력 핀들 사이에서 각각 데이터 출력 패스를 형성한다. 바람직하게, 복수의 파이프 래치 회로들 각각은 선택 신호 발생기, 및 파이프 래치부를 포함한다. 선택 신호 발생기는 입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생한다. 파이프 래치부는 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO 라인들 중 설정된 수의 GIO 라인들을 통하여 각각 병렬로 수신되는, 복수의 프리-페치 데이터들 중 설정된 수의 프리-페이 데이터들을 직렬의 파이프 출력 데이터들로 변환하고, 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 복수의 출력 드라이버들 중 하나에 출력한다. 바람직하게, 파이프 래치부는 입력 선택 신호들에 응답하여, 설정된 수의 GIO 라인들을 통하여 각각 수신되는 설 정된 수의 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 설정된 수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치는, 선택 신호 발생기, 복수의 파이프 래치부들, 및 복수의 출력 드라이버들을 포함한다. 선택 신호 발생기는 입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생한다. 복수의 파이프 래치부는 반도체 메모리 장치의 리드 동작시, 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO 라인들을 통하여 각각 수신되는 복수의 프리-페치 데이터들의 출력 패스를 형성한다. 복수의 출력 드라이버들은 복수의 파이프 래치부들과 복수의 데이터 입출력 핀들 사이에서 각각 데이터 출력 패스를 형성한다. 바람직하게, 복수의 파이프 래치부들 각각은, 복수의 GIO 라인들 중 설정된 수의 GIO 라인들을 통하여 각각 병렬로 수신되는, 복수의 프리-페치 데이터들 중 설정된 수의 프리-페치 데이터들을 직렬의 파이프 출력 데이터들로 변환하고, 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 복수의 출력 드라이버들 중 하나에 출력한다. 또, 파이프 래치부들 각각은, 입력 선택 신호들에 응답하여, 설정된 수의 GIO 라인들을 통하여 각각 수신되는 설정된 수의 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 설정된 수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 파이프 래치 회로의 데이터 출력 동작 방법은, 반도체 메모리 장치에 포함되는 파이프 래치 회로의 데이터 출력 동작 방법에 있어서, 입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생하는 단계; 입력 선택 신호들에 응답하여, 복수의 GIO 라인들을 통하여 병렬로 수신되는 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 복수의 내부 데이터 라인들에 각각 출력하는 단계; 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 단계; 제2 선택 제어 신호에 응답하여, 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 단계; 및 출력 제어 신호들에 응답하여, 출력 선택 데이터들에 기초한 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 출력 드라이버에 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시예에 따른 파이프 래치 회로와 출력 드라이버를 나타내는 도면이다. 도 2를 참고하면, 파이프 래치 회로(101)는 선택 신호 발생기(110)와 파이프 래치부(120)를 포함한다. 선택 신호 발생기(110)는 입력 제어 신호(PPIN)와 선택 제어 신호(SOSEB0)에 응답하여, 입력 선택 신호들(ISEL1∼ISEL4)을 출력한다. 바람직하게, 상기 선택 신호 발생기(110)는 상기 입력 제어 신호(PPIN) 가 인에이블 될 때, 상기 선택 제어 신호(SOSEB0)의 로직 값에 기초하여, 상기 입력 선택 신호들(ISEL1∼ISEL4)을 발생한다. 또, 상기 입력 제어 신호(PPIN)가 디세이블 될 때, 상기 선택 신호 발생기(110)는 상기 선택 제어 신호(SOSEB0)의 로직 값에 상관없이 상기 입력 선택 신호들(ISEL1, ISEL3)을 로직 하이로, 상기 입력 신호들(ISEL2, ISEL4)을 로직 로우로 출력한다. 상기 선택 제어 신호(SOSEB0)의 로직 값은 외부 어드레스 신호(예를 들어, 칼럼 어드레스 신호)의 로직 값에 따라 결정될 수 있다. 도 3을 참고하여, 상기 선택 신호 발생기(110)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 도 3은 도 2에 도시된 파이프 래치 회로의 상세한 회로도이다. 상기 선택 신호 발생기(110)는 인버터들(111, 114, 115) 및 NAND 게이트들(112, 113)을 포함한다. 상기 인버터(111)는 상기 선택 제어 신호(SOSEB0)를 반전시키고, 반전된 선택 제어 신호(SOSEB0B)를 출력한다. 상기 NAND 게이트(112)는 상기 입력 제어 신호(PPIN)와 상기 선택 제어 신호(SOSEB0)에 응답하여, 상기 입력 선택 신호(ISEL1)를 출력한다. 상기 입력 제어 신호(PPIN)가 인에이블 될 때, 상기 NAND 게이트(112)가 상기 선택 제어 신호(SOSEB0)의 로직 값에 따라 상기 입력 선택 신호(ISEL1)를 출력한다. 예를 들어, 상기 입력 제어 신호(PPIN)가 인에이블 될 때, 상기 선택 제어 신호(SOSEB0)가 로직 하이 이면 상기 NAND 게이트(112)가 상기 입력 선택 신호(ISEL1)를 로직 로우로 출력하고, 또, 상기 입력 제어 신호(PPIN)가 인에이블 될 때, 상기 선택 제어 신호(SOSEB0)가 로직 로우 이면 상기 NAND 게이트(112)가 상기 입력 선택 신호(ISEL1)를 로직 하이로 출력한다. 상기 NAND 게이트(113)는 상기 반전된 선택 제어 신호(SOSEB0B)와 상기 입 력 제어 신호(PPIN)에 응답하여, 상기 입력 선택 신호(ISEL3)를 출력한다. 상기 NAND 게이트(113)의 구체적인 동작 설명은 상기 NAND 게이트(112)와 유사하므로 생략하기로 한다. 상기 인버터(114)는 상기 입력 선택 신호(ISEL1)를 반전시키고, 그 반전된 신호를 상기 입력 선택 신호(ISEL2)로서 출력한다. 상기 인버터(115)는 상기 입력 선택 신호(ISEL3)를 반전시키고, 그 반전된 신호를 상기 입력 선택 신호(ISEL4)로서 출력한다. 결국, 상기 입력 선택 신호들(ISEL1, ISEL3)이 로직 하이 일 때, 상기 입력 선택 신호들(ISEL2, ISEL4)이 로직 로우로 된다.
다시 도 2를 참고하면, 상기 파이프 래치부(120)는 입력 선택부(130), 래치부(140), 출력 선택부(150), 및 파이프 출력부(160)를 포함한다. 상기 입력 선택부(130)는 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, GIO(Global Input and Output) 라인들(GIOL0∼GIOL3)을 통하여 각각 수신되는 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)을 내부 데이터 라인들(IDL0∼IDL3)에 각각 출력한다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 입력 선택부(130)는 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)의 병렬 순서를 ODD0, EVD0, ODD1, EVD1으로 변경하고, 변경된 상기 프리-페치 데이터들(ODD0, EVD0, ODD1, EVD1)을 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)로서 각각 출력할 수 있다. 또, 상기 입력 선택부(130)는 상기 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)을 그대로 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)로서 각각 출력할 수 있다. 상기 입력 선택부(130)는 선택 회로들(131∼ 134)을 포함한다. 바람직하게, 상기 선택 회로들(131∼134) 각각은 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여 동작하는 멀티플렉서(multiplexor)로서 구현될 수 있다. 상기 선택 회로(131)는 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 GIO 라인들(GIOL0, GIOL1)을 통하여 수신되는 상기 프리-페치 데이터들(EVD0, ODD0) 중 하나를 선택하고, 그 선택된 데이터(EVD0 또는 ODD0)를 상기 입력 선택 데이터(PRERD0)로서 상기 내부 데이터 라인(IDL0)에 출력한다. 상기 선택 회로(132)는 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 프리-페치 데이터들(EVD0, ODD0) 중 하나를 선택하고, 그 선택된 데이터(ODD0 또는 EVD0)를 상기 입력 선택 데이터(PREFD0)로서 상기 내부 데이터 라인(IDL1)에 출력한다. 바람직하게, 상기 선택 회로들(131, 132)은 서로 다른 프리-페치 데이터를 선택한다. 상기 선택 회로(133)는 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 GIO 라인들(GIOL2, GIOL3)을 통하여 수신되는 상기 프리-페치 데이터들(EVD1, ODD1) 중 하나를 선택하고, 그 선택된 데이터(EVD1 또는 ODD1)를 상기 입력 선택 데이터(PRERD1)로서 상기 내부 데이터 라인(IDL2)에 출력한다. 상기 선택 회로(134)는 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 프리-페치 데이터들(EVD1, ODD1) 중 하나를 선택하고, 그 선택된 데이터(ODD1 또는 EVD1)를 상기 입력 선택 데이터(PREFD1)로서 상기 내부 데이터 라인(IDL3)에 출력한다. 바람직하게, 상기 선택 회로들(133, 134)은 서로 다른 프리-페치 데이터를 선택한다.
도 3을 참고하여, 상기 선택 회로들(131∼134)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 선택 회로(131)는 스위치들(TG1, TG2)을 포함한다. 상기 스위치(TG1)는 상기 GIO 라인(GIOL0)과 상기 내부 데이터 라인(IDL0) 사이에 연결되고, 상기 입력 선택 신호들(ISEL3, ISEL4)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 입력 선택 신호(ISEL4)가 로직 하이 이고, 상기 입력 선택 신호(ISEL3)가 로직 로우 일 때, 상기 스위치(TG1)가 온 되어, 상기 프리-페치 데이터(EVD0)를 상기 입력 선택 데이터(PRERD0)로서 상기 내부 데이터 라인(IDL0)에 출력한다. 상기 스위치(TG2)는 상기 GIO 라인(GIOL1)과 상기 내부 데이터 라인(IDL0) 사이에 연결되고, 상기 입력 선택 신호들(ISEL1, ISEL2)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 입력 선택 신호(ISEL1)가 로직 로우 이고, 상기 입력 선택 신호(ISEL2)가 로직 하이 일 때, 상기 스위치(TG2)가 온 되어, 상기 프리-페치 데이터(ODD0)를 상기 입력 선택 데이터(PRERD0)로서 상기 내부 데이터 라인(IDL0)에 출력한다. 상기 선택 회로(132)는 스위치들(TG3, TG4)을 포함한다. 상기 스위치(TG3)는 상기 GIO 라인(GIOL0)과 상기 내부 데이터 라인(IDL1) 사이에 연결되고, 상기 입력 선택 신호들(ISEL1, ISEL2)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 스위치(TG2)가 온 될 때, 상기 스위치(TG3)가 온 되어, 상기 프리-페치 데이터(EVD0)를 상기 입력 선택 데이터(PREFD0)로서 상기 내부 데이터 라인(IDL1)에 출력한다. 상기 스위치(TG4)는 상기 GIO 라인(GIOL1)과 상기 내부 데이터 라인(IDL1) 사이에 연결되고, 상기 입력 선택 신호들(ISEL3, ISEL4)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 스위치(TG1)가 온 될 때, 상기 스위치(TG4)가 온 되어, 상기 프리-페치 데이터(ODD0)를 상기 입력 선택 데이터(PREFD0)로서 상기 내부 데이터 라인(IDL1)에 출력한다.
상기 선택 회로(133)는 스위치들(TG5, TG6)을 포함한다. 상기 스위치(TG5)는 상기 GIO 라인(GIOL2)과 상기 내부 데이터 라인(IDL2) 사이에 연결되고, 상기 입력 선택 신호들(ISEL3, ISEL4)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 입력 선택 신호(ISEL4)가 로직 하이 이고, 상기 입력 선택 신호(ISEL3)가 로직 로우 일 때, 상기 스위치(TG5)가 온 되어, 상기 프리-페치 데이터(EVD1)를 상기 입력 선택 데이터(PRERD1)로서 상기 내부 데이터 라인(IDL2)에 출력한다. 상기 스위치(TG6)는 상기 GIO 라인(GIOL3)과 상기 내부 데이터 라인(IDL2) 사이에 연결되고, 상기 입력 선택 신호들(ISEL1, ISEL2)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 입력 선택 신호(ISEL1)가 로직 로우 이고, 상기 입력 선택 신호(ISEL2)가 로직 하이 일 때, 상기 스위치(TG6)가 온 되어, 상기 프리-페치 데이터(ODD1)를 상기 입력 선택 데이터(PRERD1)로서 상기 내부 데이터 라인(IDL2)에 출력한다. 상기 선택 회로(134)는 스위치들(TG7, TG8)을 포함한다. 상기 스위치(TG7)는 상기 GIO 라인(GIOL2)과 상기 내부 데이터 라인(IDL3) 사이에 연결되고, 상기 입력 선택 신호들(ISEL1, ISEL2)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 스위치(TG6)가 온 될 때, 상기 스위치(TG7)가 온 되어, 상기 프리-페치 데이터(EVD1)를 상기 입력 선택 데이터(PREFD1)로서 상기 내부 데이터 라인(IDL3)에 출력한다. 상기 스위치(TG8)는 상기 GIO 라인(GIOL3)과 상기 내부 데이터 라인(IDL3) 사이에 연결되고, 상기 입력 선택 신호들(ISEL3, ISEL4)에 응답하여, 온 또는 오프 된다. 바람직하게, 상기 스위치(TG5)가 온 될 때, 상기 스위치(TG8)가 온 되어, 상기 프리-페치 데이터(ODD1)를 상기 입력 선택 데이터(PREFD1)로서 상기 내부 데이터 라인 (IDL3)에 출력한다. 바람직하게, 상기 스위치들(TG1∼TG8) 각각은 전송 게이트로서 구현될 수 있다.
다시 도 2를 참고하면, 상기 래치부(140)는 래치 회로들(141∼144)을 포함한다. 상기 래치 회로들(141∼144)은 상기 내부 데이터 라인들(IDL0∼IDL3)을 통하여 수신되는 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)을 각각 래치하고, 래치 데이터들(LD0∼LD3)을 각각 출력한다. 예를 들어, 상기 래치 회로(141)는 상기 입력 선택 데이터(PRERD0)를 래치하고, 상기 래치 데이터(LD0)를 출력한다. 상기 래치 회로들(141∼144) 각각은 도 3에 도시된 것과 같이 두 개의 인버터들(IV1 및 IV2 ∼ IV7 및 IV8)을 포함한다. 예를 들어, 상기 래치 회로(141)는 상기 인버터들(IV1 및 IV2)을 포함한다.
상기 출력 선택부(150)는 선택 제어 신호(SOSEB1)에 응답하여, 상기 래치 데이터들(LD0∼LD3) 중 일부를 선택하고, 출력 선택 데이터들(PRD0, PFD0)을 출력한다. 바람직하게, 상기 선택 제어 신호(SOSEB1)는 선택 신호들(SOSEBR, SOSEBF)을 포함한다. 상기 출력 선택부(150)는 선택 회로들(151, 152)을 포함한다. 바람직하게, 상기 선택 회로들(151, 152)은 상기 선택 신호들(SOSEBR, SOSEBF)에 각각 응답하여 동작하는 멀티플렉서로 구현될 수 있다. 상기 선택 회로(151)는 상기 선택 신호(SOSEBR)에 응답하여, 상기 래치 데이터들(LD0, LD2) 중 하나를 선택하고, 그 선택된 래치 데이터(LD0 또는 LD2)를 출력 선택 데이터(PRD0)로서 출력한다. 상기 선택 회로(152)는 상기 선택 신호(SOSEBF)에 응답하여, 상기 래치 데이터들(LD1, LD3) 중 하나를 선택하고, 그 선택된 래치 데이터(LD1 또는 LD3)를 출력 선택 데이 터(PFD0)로서 출력한다. 상기 파이프 출력부(160)는 파이프 출력 회로들(161, 162)을 포함한다. 상기 파이프 출력 회로(161)는 출력 제어 신호(POUTR)에 응답하여, 상기 출력 선택 데이터(PRD0)를 수신하고, 상기 출력 선택 데이터(PRD0)에 응답하여 파이프 출력 데이터(RD0)를 출력 노드(OUT0)에 출력한다. 바람직하게, 상기 파이프 출력 회로(161)는 상기 출력 제어 신호(POUTR)가 인에이블될 때, 상기 출력 선택 데이터(PRD0)를 수신하고, 상기 파이프 출력 데이터(RD0)를 출력 노드(OUT0)에 출력한다. 상기 파이프 출력 회로(162)는 출력 제어 신호(POUTF)에 응답하여, 상기 출력 선택 데이터(PFD0)를 수신하고, 상기 출력 선택 데이터(PFD0)에 응답하여 상기 파이프 출력 데이터(FD0)를 상기 출력 노드(OUT0)에 출력한다. 바람직하게, 파이프 출력 회로(162)는 상기 출력 제어 신호(POUTF)가 인에이블될 때, 상기 출력 선택 데이터(PFD0)를 수신하고, 상기 파이프 출력 데이터(FD0)를 상기 출력 노드(OUT0)에 출력한다. 상기 출력 제어 신호들(POUTR, POUTF) 중 하나가 인에이블 될 때, 나머지는 디세이블 된다. 따라서, 상기 파이프 출력 회로들(161, 162) 중 하나가 동작할 때, 나머지는 동작하지 않는다. 결과적으로, 병렬의 상기 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)이 모두 직렬의 상기 파이프 출력 데이터들(RD0 및 FD0)로서 상기 출력 노드(OUT0)에 출력될 때까지, 상기 파이프 출력 회로들(161, 162)이 서로 교대로 동작한다. 바람직하게, 상기 출력 노드(OUT0)에는 출력 드라이버(102)가 연결되어 있다. 상기 출력 드라이버(102)는 상기 파이프 출력 데이터들(RD0 또는 FD0)에 응답하여, 출력 데이터(ODQ0)를 데이터 입출력 핀(IOP0)을 통하여 외부 장치(미도시)에 출력한다. 도 3을 참고하여, 상기 선택 회로들(151, 152)과 상기 파이프 출력 회로들(161, 162)의 구성 및 구체적인 동작을 상세히 설명하면 다음과 같다. 상기 선택 회로(151)는 인버터(IV11)와 스위치들(TG11, TG12)을 포함한다. 상기 인버터(IV11)는 상기 선택 신호(SOSEBR)를 반전시키고, 반전된 선택 신호(SOSEBRB)를 출력한다. 상기 스위치(TG11)는 상기 래치 회로(141)의 출력 단자와 상기 파이프 출력 회로(161)의 입력 단자 사이에 연결되고, 상기 선택 신호(SOSEBR)와 상기 반전된 선택 신호(SOSEBRB)에 응답하여 온 또는 오프된다. 상기 선택 신호(SOSEBR)가 로직 로우 일 때, 상기 스위치(TG11)가 온 되어, 상기 래치 데이터(LD0)를 상기 파이프 출력 데이터(RD0)로서 상기 출력 노드(OUT0)에 출력한다. 상기 스위치(TG12)는 상기 래치 회로(143)의 출력 단자와 상기 파이프 출력 회로(161)의 입력 단자 사이에 연결되고, 상기 선택 신호(SOSEBR)와 상기 반전된 선택 신호(SOSEBRB)에 응답하여 온 또는 오프된다. 상기 선택 신호(SOSEBR)가 로직 하이 일 때, 상기 스위치(RG12)가 온 되어, 상기 래치 데이터(LD2)를 상기 파이프 출력 데이터(RD0)로서 상기 출력 노드(OUT0)에 출력한다. 상기 선택 회로(152)는 인버터(IV12)와 스위치들(TG13, TG14)을 포함한다. 상기 인버터(IV12)는 상기 선택 신호(SOSEBF)를 반전시키고, 반전된 선택 신호(SOSEBFB)를 출력한다. 상기 스위치(TG13)는 상기 래치 회로(142)의 출력 단자와 상기 파이프 출력 회로(162)의 입력 단자 사이에 연결되고, 상기 선택 신호(SOSEBF)와 상기 반전된 선택 신호(SOSEBFB)에 응답하여 온 또는 오프된다. 상기 선택 신호(SOSEBF)가 로직 로우 일 때, 상기 스위치(TG13)가 온 되어, 상기 래치 데이터(LD1)를 상기 파이프 출력 데이터(FD0)로서 상기 출력 노드(OUT0)에 출력한다. 상기 스위치(TG14)는 상기 래치 회로(144) 의 출력 단자와 상기 파이프 출력 회로(162)의 입력 단자 사이에 연결되고, 상기 선택 신호(SOSEBF)와 상기 반전된 선택 신호(SOSEBFB)에 응답하여 온 또는 오프된다. 상기 선택 신호(SOSEBF)가 로직 하이 일 때, 상기 스위치(TG14)가 온 되어, 상기 래치 데이터(LD3)를 상기 파이프 출력 데이터(FD0)로서 상기 출력 노드(OUT0)에 출력한다. 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들은 외부 어드레스 신호들(예를 들어, 칼럼 어드레스 신호들)의 로직 값들에 따라 결정될 수 있다. 바람직하게, 상기 스위치들(TG11∼TG14) 각각은 전송 게이트로서 구현될 수 있다.
상기 파이프 출력 회로(161)는 인버터들(IV21, IV22)을 포함한다. 상기 인버터(IV21)는 상기 출력 제어 신호(POUTR)를 반전시키고, 반전된 출력 제어 신호(POUTRB)를 출력한다. 상기 인버터(IV22)는 상기 출력 제어 신호(POUTR)와 상기 반전된 출력 제어 신호(POUTRB)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 출력 제어 신호(POUTR)가 인에이블될 때, 상기 인버터(IV22)가 인에이블 되고, 상기 출력 선택 데이터(PRD0)에 응답하여, 상기 파이프 출력 데이터(RD0)를 출력한다. 상기 파이프 출력 회로(162)는 인버터들(IV23, IV24)을 포함한다. 상기 인버터(IV23)는 상기 출력 제어 신호(POUTF)를 반전시키고, 반전된 출력 제어 신호(POUTFB)를 출력한다. 상기 인버터(IV24)는 상기 출력 제어 신호(POUTF)와 상기 반전된 출력 제어 신호(POUTFB)에 응답하여 인에이블되거나 또는 디세이블된다. 상기 출력 제어 신호(POUTF)가 인에이블될 때, 상기 인버터(IV24)가 인에이블 되고, 상기 출력 선택 데이터(PFD0)에 응답하여, 상기 파이프 출력 데이터(FD0)를 출력한다.
도 4는 도 3에 도시된 파이프 출력 회로의 상세한 회로도이다. 상기 파이프 출력 회로들(161, 162)의 구성 및 구체적인 동작은 서로 유사하므로, 도 4에서는 상기 파이프 출력 회로(161)를 중심으로 설명하기로 한다. 상기 파이프 출력 회로(161)의 인버터(IV22)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1, N2)을 포함한다. 상기 PMOS 트랜지스터(P1)의 소스에는 내부 전압(VDD)이 입력되고, 그 드레인은 상기 PMOS 트랜지스터(P2)의 소스에 연결되고, 그 게이트에는 상기 반전된 출력 제어 신호(POUTRB)가 입력된다. 상기 PMOS 트랜지스터(P1)는 상기 반전된 출력 제어 신호(POUTRB)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(P2)의 드레인은 노드(D)에 연결되고, 그 게이트에는 상기 출력 선택 데이터(PRD0)가 입력된다. 상기 PMOS 트랜지스터(P2)는 상기 출력 선택 데이터(PRD0)의 로직 값에 응답하여 턴 온 또는 오프 된다. 상기 NMOS 트랜지스터(N1)의 드레인은 상기 노드(D)에 연결되고, 그 소스는 상기 NMOS 트랜지스터(N2)의 드레인에 연결되고, 그 게이트에는 상기 출력 선택 데이터(PRD0)가 입력된다. 상기 NMOS 트랜지스터(N1)는 상기 출력 선택 데이터(PRD0)의 로직 값에 응답하여 턴 온 또는 오프 된다. 상기 NMOS 트랜지스터(N2)의 소스에는 그라운드 전압(VSS)이 입력되고, 그 게이트에는 상기 출력 제어 신호(POUTR)가 입력된다. 상기 NMOS 트랜지스터(N2)는 상기 출력 제어 신호(POUTR)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터들(P1, P2)이 모두 턴 온되고, 상기 NMOS 트랜지스터들(N1, N2)이 모두 턴 오프될 때, 상기 파이프 출력 데이터(RD0)가 상기 노드(D)로부터 로직 하이로 출력된다. 반대로, 상기 NMOS 트랜지스터들(N1, N2)이 모두 턴 온되고, 상기 PMOS 트랜지스터 들(P1, P2)이 모두 턴 오프될 때, 상기 파이프 출력 데이터(RD0)가 상기 노드(D)로부터 로직 로우로 출력된다.
상술한 것과 같이, 상기 파이프 래치 회로(101)에서는 상기 입력 선택부(130)가 파이프 입력 회로의 기능을 실행하므로, 프리-페치 데이터들의 출력 경로가 4 단의 장치들(즉, 입력 선택부(130), 래치부(140), 출력 선택부(150), 및 파이프 출력부(160))로 단축될 수 있다. 그 결과, 상기 파이프 래치 회로(101)의 데이터 출력 속도가 증가할 수 있다. 또한, 상기 입력 선택부(130)와 상기 출력 선택부(150) 사이에 상기 래치부(140)가 배치되므로, 프리-페치 데이터들이 상기 입력 래치 회로(101)를 경유하는 과정에서 프리-페치 데이터들의 전압 레벨이 변경되는 현상이 감소할 수 있다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 5에서는 4비트 프리페치 스킴을 사용하는 반도체 메모리 장치(예를 들어, DDR2 SDRAM)에 적용될 수 있는 파이프 래치 회로가 도시되어 있다. 도 5를 참고하면, 반도체 메모리 장치(200)는 커맨드 디코더(201), 어드레스 버퍼(202), 내부 코아(core) 회로(203), 입출력 게이트 회로(204), 파이프 래치 회로들(PLC0∼PLCN)(N은 정수), 출력 드라이버들(DRV0∼DRVN), 입력 수신기들(IRV0∼IRVN), 및 내부 입력 회로들(IPC0∼IPCN)을 포함한다. 상기 커맨드 디코더(201)는 외부 클록 신호(CLK)와, 외부 제어 신호들인, 칩 선택 신호(CSB), 라이트(write) 인에이블 신호(WEB), 칼럼 어드레스 스트로브(strobe) 신호(CASB), 및 로우 어드레스 스트로브 신호(RASB)에 응답하여, 리드 명령(read command)(READ) 또는 라이트 명령(WRITE) 을 상기 내부 코아 회로(203)에 출력한다. 상기 어드레스 버퍼(202)는 외부 어드레스 신호들(A0∼AJ)(J는 정수)을 수신하고, 입력 어드레스 신호들(IA0∼IAJ)을 상기 내부 코아 회로(203)에 출력한다. 도 5에서 상세히 도시되지 않았지만, 상기 내부 코아 회로(203)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와 그 주변 회로들을 포함한다. 상기 주변 회로들은 로우 디코더, 칼럼 디코더, 센스 앰프 회로 및 내부 제어 회로 등을 포함한다. 상기 입출력 게이트 회로(204)는 GIO 라인들(GIOL0∼GIO(K+3))(K는 정수)과 LIO(Local Input and Output) 라인들(LIO) 사이에 연결된다. 상기 반도체 메모리 장치(200)의 리드 동작시, 상기 입출력 게이트 회로(204)는 상기 LIO 라인들(LIO)을 통하여 각각 수신되는 프리-페치 데이터들(EVD0∼EVDK, ODD0∼ODDK)을 상기 GIO 라인들(GIOL0∼GIO(K+3))에 각각 출력한다. 또, 상기 반도체 메모리 장치(200)의 라이트 동작시, 상기 입출력 데이터 회로(204)는 상기 GIO 라인들(GIOL0∼GIO(K+3))을 통하여 각각 수신되는 내부 입력 데이터들(미도시)을 상기 복수의 LIO 라인들(LIO)에 각각 출력한다. 상기 파이프 래치 회로들(PLC0∼PLCN)은 상기 GIO 라인들(GIOL0∼GIO(K+3))과 상기 출력 드라이버들(DRV0∼DRVN) 사이에 연결되어, 상기 리드 동작시, 상기 프리-페치 데이터들(EVD0∼EVDK, ODD0∼ODDK)의 출력 패스(path)를 형성한다. 상기 파이프 래치 회로들(PLC0∼PLCN) 각각은 선택신호 발생기(110)와 파이프 래치부(120)를 포함한다. 상기 선택신호 발생기(110)와 상기 파이프 래치부(120)의 구성 및 구체적인 동작은 도 2 내지 도 4를 참고하여 상술한 것과 실질적으로 동일하다. 따라서 설명의 중복을 피하기 위해, 상기 선택신호 발생기(110)와 상기 파이프 래치부(120)에 대한 설명은 생략된 다. 상기 출력 드라이버들(DRV0∼DRVN)은 상기 파이프 래치 회로들(PLC0∼PLCN)과 데이터 입출력 핀들(IOP0∼IOPN) 사이에 연결되어, 상기 리드 동작시 데이터 출력 패스를 형성한다. 좀 더 상세히 설명하면, 상기 출력 드라이버들(DRV0∼DRVN)은 상기 파이프 래치 회로들(PLC0∼PLCN)로부터 수신되는 직렬의 파이프 출력 데이터들(RD0∼RDN 및 FDO∼FDN)에 각각 응답하여, 출력 데이터들(ODQ0∼ODQN)을 상기 데이터 입출력 핀들(IOP0∼IOPN)을 통하여 외부 장치(미도시)에 각각 출력한다. 상기 입력 수신기들(IRV0∼IRVN)은 상기 라이트 동작시, 상기 데이터 입출력 핀들(IOP0∼IOPN)을 통하여 직렬의 입력 데이터들(IDQ0∼IDQN)을 각각 수신한다. 상기 내부 입력 회로들(IPC0∼IPCN)은 상기 입력 수신기들(IRV0∼IRVN)로부터 각각 수신되는 상기 입력 데이터들(IDQ0∼IDQN)을 병렬의 내부 입력 데이터들(미도시)로 각각 변환하여, 상기 GIO 라인들(GIOL0∼GIO(K+3))에 각각 출력한다.
다음으로, 도 6을 참고하여, 상기 반도체 메모리 장치(200)의 리드 동작 과정을 본 발명과 관련된 부분을 중심으로 상세히 설명한다. 상기 파이프 래치 회로들(PLC0∼PLCN)의 동작 과정은 유사하므로, 상기 GIO 라인들(GIOL0∼GIOL3)과 상기 출력 드라이버(DRV0) 사이에 연결된 상기 파이프 래치 회로(PLC0)의 동작 과정을 중심으로 설명하기로 한다. 상기 파이프 래치 회로(PLC0)는 선택 제어 신호들(SOSEB0, SOSEB1)에 응답하여, 시퀀셜 모드(sequential mode) 또는 인터리브 모드(interleave mode)로 동작한다. 도 6에 도시된 것과 같이, 상기 파이프 래치 회로(PLC0)가 상기 시퀀셜 모드로 동작할 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)는 상기 파이프 래치 회로(PLC0)가 상기 인터리브 모드로 동 작할 때 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)와 다르다.
먼저, 상기 파이프 래치 회로(PLC0)가 상기 시퀀셜 모드로 동작하는 경우, 상기 반도체 메모리 장치(200)의 리드 동작 과정을 설명하면 다음과 같다. 상기 커맨드 디코더(201)는 상기 외부 클록 신호(CLK), 상기 칩 선택 신호(CSB), 상기 라이트 인에이블 신호(WEB), 상기 칼럼 어드레스 스트로브 신호(CASB), 및 상기 로우 어드레스 스트로브 신호(RASB)에 응답하여, 리드 명령(READ)을 상기 내부 코아 회로(203)에 출력한다. 또, 상기 어드레스 버퍼(202)는 상기 외부 어드레스 신호들(A0∼AJ)을 수신하고, 상기 입력 어드레스 신호들(IA0∼IAJ)을 상기 내부 코아 회로(203)에 출력한다. 설명의 편의상, 상기 외부 어드레스 신호들(A0, A1)이 상기 선택 제어 신호(SOSEB0)와 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들을 결정하는 칼럼 어드레스 신호들인 것으로 가정하자. 이 경우, 상기 칼럼 어드레스 신호들(A0, A1)의 로직 값들에 따라 상기 선택 제어 신호(SOSEB0)와 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들이 결정된다. 바람직하게, 상기 선택 제어 신호(SOSEB0)의 로직 값이 한 번 결정되면, 결정된 상기 선택 제어 신호(SOSEB0)의 로직 값은 2 클록 사이클 동안 유지된다. 또, 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들이 한 번 결정되면, 결정된 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들은 1 클록 사이클 동안 유지된 후, 다음 클록 사이클 동안 토글(toggle) 한다.
상기 시퀀셜 모드에서, 상기 칼럼 어드레스 신호들(A0, A1)의 로직 값들에 따른 상기 선택 제어 신호(SOSEB0)와 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들은 아래의 표와 같이 나타낼 수 있다.
A1 A0 총 비트 값 SOSEB0 SOSEBR SOSEBF 클록 사이클
0 0 0 0 0 0 1st CLK
1 1 2nd CLK
0 1 1 1 0 1 1st CLK
1 0 2nd CLK
1 0 2 0 1 1 1st CLK
0 0 2nd CLK
1 1 3 1 1 0 1st CLK
0 1 2nd CLK
상기 [표 1]에서 참조되는 것과 같이, 상기 칼럼 어드레스 신호(A0)가 로직 '0'일 때, 상기 선택 제어 신호(SOSEB0)는 로직 로우 이고, 상기 칼럼 어드레스 신호(A0)가 로직 '1'일 때, 상기 선택 제어 신호(SOSEB0)는 로직 '1' 이다. 상기 칼럼 어드레스 신호들(A1,A0)의 총 비트 값이 '0'일 때, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된 후, 로직 '1'로 토글한다. 상기 칼럼 어드레스 신호들(A1,A0)의 총 비트 값이 '1'일 때, 상기 선택 신호(SOSEBR)는 로직 '0'으로 된 후, 로직 '1'로 토글하고, 상기 선택 신호(SOSEBF)는 로직 '1'로 된 후, 로직 '0'으로 토글한다. 또, 상기 칼럼 어드레스 신호들(A1,A0)의 총 비트 값이 '2'일 때, 상기 선택 신호들(SOSEBR, SOSEBF)은 로직 '1'로 된 후, 로직 '0'으로 토글한다. 상기 칼럼 어드레스 신호들(A1,A0)의 총 비트 값이 '3'일 때, 상기 선택 신호(SOSEBR)는 로직 '1'로 된 후, 로직 '0'으로 토글하고, 상기 선택 신호(SOSEBF)는 로직 '0'으로 된 후, 로직 '1'로 토글한다.
이 후, 상기 입력 제어 신호(PPIN)가 인에이블될 때, 상기 선택 신호 발생기(110)가 상기 선택 제어 신호(SOSEB0)의 로직 값에 따라 입력 선택 신호들(ISEL1∼ISEL4)을 각각 출력한다. 상기 선택 제어 신호(SOSEB0)가 로직 '0'일 때, 상기 선택 신호 발생기(110)는 상기 입력 선택 신호들(ISEL2, ISEL3)을 로직 로우로 출력하고, 상기 입력 선택 신호들(ISEL1, ISEL4)을 로직 하이로 출력한다. 그 결과, 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 입력 선택부(130)의 스위치들(TG1, TG4, TG5, TG8)이 온 되고, 스위치들(TG2, TG3, TG6, TG7)이 오프 된다. 따라서, 상기 입력 선택부(130)는 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)을 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)로서 상기 내부 데이터 라인들(IDL0∼IDL4)에 각각 출력한다. 상기 래치부(140)의 래치 회로들(141∼144)은 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)을 각각 래치하고, 래치 데이터들(LD0∼LD3)을 각각 출력한다. 이때, 상기 래치 회로들(141∼144)에 각각 래치된 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)에 각각 대응하는 프리-페치 데이터들은 도 6에서 'CASE1'으로 표시된 것과 같이, EVD0, ODD0, EVD1, ODD1 이다.
한편, 상기 선택 제어 신호(SOSEB0)가 로직 '1'일 때, 상기 선택 신호 발생기(110)는 상기 입력 선택 신호들(ISEL2, ISEL3)을 로직 하이로 출력하고, 상기 입력 선택 신호들(ISEL1, ISEL4)을 로직 로우로 출력한다. 그 결과, 상기 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여, 상기 스위치들(TG2, TG3, TG6, TG7)이 온 되고, 상기 스위치들(TG1, TG4, TG5, TG8)이 오프 된다. 따라서, 상기 입력 선택부(130)는 상기 프리-페치 데이터들(ODD0, EVD0, ODD1, EVD1)을 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)로서 상기 내부 데이터 라인들(IDL0∼IDL4)에 각각 출력한다. 상기 래치부(140)의 래치 회로들(141∼144)은 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)을 각각 래치하고, 상기 래치 데이터들(LD0∼LD3)을 각각 출력한다. 이때, 상기 래치 회로들(141∼144)에 각각 래치된 상기 입력 선택 데이터들(PRERD0, PREFD0, PRERD1, PREFD1)에 각각 대응하는 프리-페치 데이터들은 도 6에서 'CASE2'로 표시된 것과 같이, ODD0, EVD0, ODD1, EVD1 이다.
그 후, 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들에 따라, 상기 출력 선택부(150)가 상기 래치 데이터들(LD0∼LD3) 중 일부를 선택하여, 파이프 출력 데이터들(PRD0, PFD0)로서 출력한다. 예를 들어, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '00'인 경우, 첫 번째 클록 사이클 동안 상기 선택 신호들(SOSEBR, SOSEBF)이 각각 로직 '0'이므로, 상기 출력 선택부(150)의 스위치들(TG11, TG13)이 온 되고, 스위치들(TG12, TG14)이 오프 된다. 그 결과, 상기 출력 선택부(150)는 상기 래치 데이터(LD0)(반전된 프리-페치 데이터(EVD0)에 대응)를 상기 출력 선택 데이터(PRD0)로서 출력하고, 상기 래치 데이터(LD1)(반전된 프리-페치 데이터(ODD0)에 대응)를 상기 출력 선택 데이터(PFD0)로서 출력한다. 이 후, 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge) 동기하여(즉, 외부 클록 신호(CLK)의 라이징 에지에 동기하여), 출력 제어 신호(POUTR)가 인에이블되고, 출력 제어 신호(POUTF)가 디세이블된다. 그 결과, 상기 출력 제어 신호(POUTR)에 응답하여, 상기 파이프 출력부(160)의 파이프 출력 회로(161)가 상기 출력 선택 데이터(PRD0)(반전된 프리-페치 데이터(EVD0)에 대응)를 수신하고, 파이프 출력 데이터(RD0)(프리-페치 데이터(EVD0)에 대응)를 출력한다. 이때, 파이프 출력 회로(162)는 상기 출력 제어 신호(POUTF)에 응답하여 디세이블 된다. 또, 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에 동기하여(즉, 상기 외부 클록 신호(CLK)의 폴링 에지에 동기하여), 상기 출력 제어 신호(POUTR)가 디세이블되고, 상기 출력 제어 신호(POUTF)가 인에이블된다. 그 결과, 상기 출력 제어 신호(POUTF)에 응답하여, 상기 파이프 출력 회로(162)가 상기 출력 선택 데이터(PFD0)(반전된 프리-페치 데이터(ODD0)에 대응)를 수신하고, 파이프 출력 데이터(FD0)(프리-페치 데이터(ODD0)에 대응)를 출력한다. 이때, 상기 파이프 출력 회로(161)는 상기 출력 제어 신호(POUTR)에 응답하여 디세이블 된다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '00'인 경우, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)이 각각 로직 '1'이므로, 상기 출력 선택부(150)의 스위치들(TG12, TG14)이 온 되고, 스위치들(TG11, TG13)이 오프 된다. 그 결과, 상기 출력 선택부(150)는 상기 래치 데이터(LD2)(반전된 프리-페치 데이터(EVD1)에 대응)를 상기 출력 선택 데이터(PRD0)로서 출력하고, 상기 래치 데이터(LD3)(반전된 프리-페치 데이터(ODD1)에 대응)를 상기 출력 선택 데이터(PFD0)로서 출력한다. 이 후, 상기 외부 클록 신호(CLK)의 라이징 에지에 동기하여, 출력 제어 신호(POUTR)가 인에이블되고, 출력 제어 신호(POUTF)가 디세이블된다. 그 결과, 상기 출력 제어 신호(POUTR)에 응답하여, 상기 파이프 출력부(160)의 파이프 출력 회로(161)가 상기 출력 선택 데이터(PRD0)(반전된 프리-페치 데이터(EVD1)에 대응)를 수신하고, 파이프 출력 데이터(RD0)(프리-페치 데이터(EVD1)에 대응)를 출력한다. 이때, 파이프 출력 회로(162)는 상기 출력 제어 신호(POUTF)에 응답하여 디세이블 된다. 또, 상기 외부 클록 신호(CLK)의 폴링 에지에 동기하여, 상기 출력 제어 신호(POUTR)가 디세이블되고, 상기 출력 제어 신호(POUTF)가 인에이블된다. 그 결과, 상기 출력 제어 신호(POUTF)에 응답하여, 상기 파이프 출력 회로(162)가 상기 출력 선택 데이터(PFD0)(반전된 프리-페치 데이터(ODD1)에 대응)를 수신하고, 파이프 출력 데이터(FD0)(프리-페치 데이터(ODD1)에 대응)를 출력한다. 이때, 상기 파이프 출력 회로(161)는 상기 출력 제어 신호(POUTR)에 응답하여 디세이블 된다. 결과적으로, 상기 외부 클록 신호(CLK)의 2 클록 사이클 동안, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, EVD0, ODD0, EVD1, ODD1)의 순서로 연속적으로 출력된다. 상기 출력 드라이버(DRV0)는 상기 출력 노드(OUT0)를 통하여 연속적으로 수신되는 상기 파이프 출력 데이터들(RD0 및 FDO)(즉, 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)에 대응)에 응답하여, 출력 데이터(ODQ0)를 데이터 입출력 핀(IOP0)에 출력한다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '00'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q0"로 표시된 것과 같이, EVD0, ODD0, EVD1, ODD1 이다. 도 6에서는 도면의 간략화와 본 발명의 이해를 돕기 위해, 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)이 각각 "D0, D1, D2, D3"로서 약칭하여 표시된다. 이하, 프리-페치 데이터들(EVD0, ODD0, EVD1, ODD1)이 "D0, D1, D2, D3"로서 참조 된다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '01'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '1'로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호(SOSEBR)는 로직 '0'으로, 상기 선택 신호(SOSEBF)는 로직 '1'로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호(SOSEBR)는 로직 '1'로, 상기 선택 신호(SOSEBF)는 로직 '0'으로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D1, D2, D3, D0)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '01'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q1"로 표시된 것과 같이, D1, D2, D3, D0 이다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '10'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '0'으로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '1'로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D2, D3, D0, D1)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '10'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q2"로 표시된 것과 같이, D2, D3, D0, D1 이다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '11'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '1'로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호(SOSEBR)는 로직 '1'로, 상기 선택 신호(SOSEBF)는 로직 '0'으로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호(SOSEBR)는 로직 '0'으로, 상기 선택 신호(SOSEBF)는 로직 '1'로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D3, D0, D1, D2)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '11'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q3"로 표시된 것과 같이, D3, D0, D1, D2 이다.
다음으로, 상기 파이프 래치 회로(PLC0)가 상기 인터리브 모드로 동작하는 경우, 상기 반도체 메모리 장치(200)의 리드 동작 과정을 설명하면 다음과 같다. 상기 인터리브 모드 일 때, 상기 파이프 래치 회로(PLC0)의 동작은 상기 시퀀셜 모드일 때 상기 파이프 래치 회로(PLC0)의 동작과 유사하다. 따라서 설명의 간략화를 위해, 상기 파이프 래치 회로(PLC0)가 상기 인터리브 모드로 동작할 때와, 상기 파이프 래치 회로(PLC0)가 상기 시퀀셜 모드로 동작할 때의 차이점들을 중심으로 설명하기로 한다.
먼저, 상기 인터리브 모드에서, 상기 칼럼 어드레스 신호들(A0, A1)의 로직 값들에 따른 상기 선택 제어 신호(SOSEB0)와 상기 선택 신호들(SOSEBR, SOSEBF)의 로직 값들은 아래의 표와 같이 나타낼 수 있다.
A1 A0 총 비트 값 SOSEB0 SOSEBR SOSEBF 클록 사이클
0 0 0 0 0 0 1st CLK
1 1 2nd CLK
0 1 1 1 0 0 1st CLK
1 1 2nd CLK
1 0 2 0 1 1 1st CLK
0 0 2nd CLK
1 1 3 1 1 1 1st CLK
0 0 2nd CLK
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '00'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '0'으로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '1'로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D0, D1, D2, D3)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '00'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q0"으로 표시된 것과 같이, D0, D1, D2, D3 이다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '01'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '1'로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '1'로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D1, D0, D3, D2)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '01'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q1"로 표시된 것과 같이, D1, D0, D3, D2 이다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '10'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '0'으로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '1'로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D2, D3, D0, D1)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '10'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q2"로 표시된 것과 같이, D2, D3, D0, D1 이다.
상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '11'일 때, 상기 선택 제어 신호(SOSEB0)는 2 클록 사이클 동안 로직 '1'로 유지된다. 이때, 첫 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '1'로 된다. 이 후, 두 번째 클록 사이클 동안, 상기 선택 신호들(SOSEBR, SOSEBF)은 각각 로직 '0'으로 된다. 그 결과, 상기 파이프 래치 회로(PLC0)가 상술한 것과 유사하게 동작하고, 출력 노드(OUT0)에는 직렬의 파이프 출력 데이터들이 RD0, FD0, RDO, FDO(즉, D3, D2, D1, D0)의 순서로 연속적으로 출력된다. 결국, 상기 칼럼 어드레스 신호들(A1, A0)의 로직 값들이 '11'일 때, 상기 출력 드라이버(DRV0)가 출력하는 상기 출력 데이터(ODQ0)의 순서는 도 6의 "Q3"로 표시된 것과 같이, D3, D2, D1, D0 이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 개략적인 블록도이다. 도 7을 참고하면, 반도체 메모리 장치(300)는 커맨드 디코더(301), 어드레스 버퍼(302), 내부 코아 회로(303), 입출력 게이트 회로(304), 선택 신호 발생기(305), 파이프 래치부들(PLU0∼PLUN)(N은 정수), 출력 드라이버들(DRV0∼DRVN), 입력 수신기들(IRV0∼IRVN), 및 내부 입력 회로들(IPC0∼IPCN)을 포함한다. 상기 반도체 메모리 장치(300)의 구성 및 구체적인 동작은 도 5를 참고하여 상술한 상기 반도체 메모리 장치(200)와 유사하다. 따라서, 본 실시예에서는 설명의 중복을 피하기 위해, 상기 반도체 메모리 장치들(300, 200)의 차이점을 중심으로 설명하기로 한다. 상기 반도체 메모리 장치들(300, 200) 간의 차이점은 상기 반도체 메모리 장치(300)가 하나의 상기 선택 신호 발생기(305)를 포함하는 것이다. 따라서, 상기 파이프 래치부들(PLU0∼PLUN)은 상기 선택 신호 발생기(305)가 발생하는 입력 선택 신호들(ISEL1∼ISEL4)에 응답하여 동작한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 파이프 래치 회로와 이를 포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작 방법은 GIO 라인들에 전달된 프리-페치된 데이터들의 출력 경로를 단축시킴으로써, 데이터 출력 속도를 증가시키고, 상기 프리-페치된 데이터들의 전압 레벨이 변경되는 현상을 감소시킬 수 있다

Claims (58)

  1. 반도체 메모리 장치의 파이프 래치 회로에 있어서,
    입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생하는 선택 신호 발생기; 및
    상기 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO(Global Input and Output) 라인들을 통하여 병렬로 수신되는 프리-페치 데이터들을 직렬의 파이프 출력 데이터들로 변환하여, 출력 노드에 출력하는 파이프 래치부를 포함하고,
    상기 파이프 래치부는 상기 입력 선택 신호들에 응답하여, 상기 복수의 GIO 라인들을 통하여 각각 수신되는 상기 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 복수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함하는 파이프 래치 회로.
  2. 제1항에 있어서,
    상기 출력 노드에는, 상기 직렬의 파이프 출력 데이터들에 응답하여 직렬의 출력 데이터들을 데이터 입출력 핀을 통하여 외부 장치에 출력하는 출력 드라이버가 연결되는 파이프 래치 회로.
  3. 제1항에 있어서,
    상기 선택 신호 발생기는 상기 입력 제어 신호가 인에이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 기초하여, 상기 입력 선택 신호들을 발생하고, 상기 입력 제어 신호가 디세이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 상관없이 상기 입력 선택 신호들 중 일부를 제1 로직 레벨로, 나머지들을 제2 로직 레벨로 각각 유지하는 파이프 래치 회로.
  4. 제3항에 있어서,
    상기 입력 선택 신호들 중 일부가 상기 제1 로직 레벨로, 나머지들이 상기 제2 로직 레벨로 각각 유지될 때, 상기 파이프 래치부는 상기 파이프 출력 데이터들의 출력 동작을 정지하는 파이프 래치 회로.
  5. 제1항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고,
    상기 선택 신호 발생기는,
    상기 입력 제어 신호와 상기 제1 선택 제어 신호에 응답하여, 상기 제1 입력 선택 신호를 출력하는 제1 로직 회로;
    상기 제1 선택 제어 신호의 반전된 신호와 상기 입력 제어 신호에 응답하여, 상기 제3 입력 선택 신호를 출력하는 제2 로직 회로;
    상기 제1 입력 선택 신호에 기초하여 상기 제2 입력 선택 신호를 출력하는 제3 로직 회로; 및
    상기 제3 입력 선택 신호에 기초하여 상기 제4 입력 선택 신호를 출력하는 제4 로직 회로를 포함하는 파이프 래치 회로.
  6. 제5항에 있어서,
    상기 제1 로직 회로는 상기 입력 제어 신호와 상기 제1 선택 제어 신호를 수신하고, 상기 제1 입력 선택 신호를 출력하는 제1 NAND 게이트를 포함하고,
    상기 제2 로직 회로는 상기 제1 선택 제어 신호의 반전된 신호와 상기 입력 제어 신호를 수신하고, 상기 제3 입력 선택 신호를 출력하는 제2 NAND 게이트를 포함하는 파이프 래치 회로.
  7. 제5항에 있어서,
    상기 제3 로직 회로는 상기 제1 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 선택 신호로서 출력하는 제1 인버터를 포함하고,
    상기 제4 로직 회로는 상기 제3 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제4 입력 선택 신호로서 출력하는 제2 인버터를 포함하는 파이프 래치 회로.
  8. 제1항에 있어서, 상기 파이프 래치부는,
    상기 복수의 내부 데이터 라인들을 통하여, 상기 입력 선택부로부터 수신되는 상기 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 래치부;
    상기 제2 선택 제어 신호에 응답하여, 상기 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 출력 선택부; 및
    상기 출력 제어 신호들에 응답하여, 상기 출력 선택 데이터들에 기초한 상기 직렬의 파이프 출력 데이터들을 상기 출력 노드에 출력하는 파이프 출력부를 더 포함하는 파이프 래치 회로.
  9. 제1항에 있어서,
    상기 복수의 GIO 라인들은 제1 내지 제4 GIO 라인들을 포함하고, 상기 프리-페치 데이터들은 상기 제1 내지 제4 GIO 라인들을 통하여 상기 입력 선택부에 각각 전송되는 제1 내지 제4 프리-페치 데이터들을 포함하고, 상기 입력 선택 데이터들은 제1 내지 제4 입력 선택 데이터들을 포함하고,
    상기 입력 선택부는,
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제1 입력 선택 데이터를 출력하는 제1 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제2 입력 선택 데이터를 출력하는 제2 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제3 입력 선택 데이터를 출력하는 제3 선택 회로; 및
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제4 입력 선택 데이터를 출력하는 제4 선택 회로를 포함하 고,
    상기 제1 내지 제4 선택 회로들은 서로 다른 프리-페치 데이터들을 각각 선택하는 파이프 래치 회로.
  10. 제9항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고,
    상기 제1 내지 제4 선택 회로들 각각은 상기 제1 내지 제4 입력 선택 신호들에 응답하여 동작하는 멀티플렉서를 포함하는 파이프 래치 회로.
  11. 제9항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 복수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제1 선택 회로는,
    상기 제1 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제2 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제2 선택 회로는,
    상기 제1 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제2 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 파이프 래치 회로.
  12. 제11항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 파이프 래치 회로.
  13. 제9항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 복수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제3 선택 회로는,
    상기 제3 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제4 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제4 선택 회로는,
    상기 제3 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제4 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 파이프 래치 회로.
  14. 제13항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 파이프 래치 회로.
  15. 제8항에 있어서,
    상기 래치부는 상기 복수의 내부 데이터 라인들에 각각 연결되고, 상기 선택 데이터들을 각각 래치하는 복수의 래치 회로들을 포함하는 파이프 래치 회로.
  16. 제9항에 있어서, 상기 파이프 래치부는,
    상기 복수의 내부 데이터 라인들을 통하여, 상기 입력 선택부로부터 수신되는 상기 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 래치부;
    상기 제2 선택 제어 신호에 응답하여, 상기 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 출력 선택부; 및
    상기 출력 제어 신호들에 응답하여, 상기 출력 선택 데이터들에 기초한 상기 직렬의 파이프 출력 데이터들을 상기 출력 노드에 출력하는 파이프 출력부를 더 포함하는 파이프 래치 회로.
  17. 제16항에 있어서,
    상기 복수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고, 상기 래치 데이터들은 제1 내지 제4 래치 데이터들을 포함하고,
    상기 래치부는,
    상기 제1 내부 데이터 라인을 통하여 수신되는 상기 제1 입력 선택 데이터를 래치하고, 상기 제1 래치 데이터를 출력하는 제1 래치 회로;
    상기 제2 내부 데이터 라인을 통하여 수신되는 상기 제2 입력 선택 데이터를 래치하고, 상기 제2 래치 데이터를 출력하는 제2 래치 회로;
    상기 제3 내부 데이터 라인을 통하여 수신되는 상기 제3 입력 선택 데이터를 래치하고, 상기 제3 래치 데이터를 출력하는 제3 래치 회로; 및
    상기 제4 내부 데이터 라인을 통하여 수신되는 상기 제4 입력 선택 데이터를 래치하고, 상기 제4 래치 데이터를 출력하는 제4 래치 회로를 포함하는 파이프 래치 회로.
  18. 제17항에 있어서,
    상기 제2 선택 제어 신호는 제1 및 제2 선택 신호들을 포함하고, 상기 출력 선택 데이터들은 제1 및 제2 출력 선택 데이터들을 포함하고,
    상기 출력 선택부는,
    상기 제1 선택 신호에 응답하여, 상기 제1 및 제2 래치 데이터들 중 하나를 선택하고, 상기 제1 출력 선택 데이터를 출력하는 제5 선택 회로; 및
    상기 제2 선택 신호에 응답하여, 상기 제3 및 제4 선택 데이터들 중 하나를 선택하고, 상기 제2 출력 선택 데이터를 출력하는 제6 선택 회로를 포함하는 파이프 래치 회로.
  19. 제18항에 있어서,
    상기 출력 제어 신호들은 제1 및 제2 출력 제어 신호들을 포함하고,
    상기 파이프 출력부는,
    상기 제1 출력 제어 신호에 응답하여 상기 제1 출력 선택 데이터를 수신하고, 상기 제1 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 하나를 상기 출력 노드에 출력하는 제1 파이프 출력 회로; 및
    상기 제2 출력 제어 신호에 응답하여 상기 제2 출력 선택 데이터를 수신하고, 상기 제2 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 다른 하나를 상기 출력 노드에 출력하는 제2 파이프 출력 회로를 포함하는 파이프 래치 회로.
  20. 제19항에 있어서,
    병렬의 상기 제1 내지 제4 프리-페치 데이터들이 모두 직렬의 상기 파이프 출력 데이터들로서 상기 출력 노드에 출력될 때까지, 상기 제1 및 제2 파이프 출력 회로들이 교대로 동작하는 파이프 래치 회로.
  21. 제19항에 있어서,
    상기 제5 선택 회로는,
    상기 제1 선택 신호를 반전시키고, 반전된 제1 선택 신호를 출력하는 제1 인버터;
    상기 제1 래치 회로의 출력 단자와 상기 제1 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제1 선택 신호와 상기 반전된 제1 선택 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 제3 래치 회로의 출력 단자와 상기 제1 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제1 선택 신호와 상기 반전된 제1 선택 신호에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제6 선택 회로는,
    상기 제2 선택 신호를 반전시키고, 반전된 제2 선택 신호를 출력하는 제2 인버터;
    상기 제2 래치 회로의 출력 단자와 상기 제2 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제2 선택 신호와 상기 반전된 제2 선택 신호에 응답하여 온 또는 오프되는 제3 스위치; 및
    상기 제4 래치 회로의 출력 단자와 상기 제2 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제2 선택 신호와 상기 반전된 제2 선택 신호에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 파이프 래치 회로.
  22. 제21항에 있어서,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 파이프 래치 회로.
  23. 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치의 리드(read) 동작시, 복수의 GIO 라인들을 통하여 각각 수신되는 복수의 프리-페치 데이터들의 출력 패스(path)를 형성하는 복수의 파이프 래치 회로들; 및
    상기 복수의 파이프 래치 회로들과 복수의 데이터 입출력 핀들 사이에서 각각 데이터 출력 패스를 형성하는 복수의 출력 드라이버들을 포함하고,
    상기 복수의 파이프 래치 회로들 각각은,
    입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생하는 선택 신호 발생기; 및
    상기 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하 여, 상기 복수의 GIO 라인들 중 설정된 수의 GIO 라인들을 통하여 각각 병렬로 수신되는, 상기 복수의 프리-페치 데이터들 중 설정된 수의 프리-페이 데이터들을 직렬의 파이프 출력 데이터들로 변환하고, 상기 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 상기 복수의 출력 드라이버들 중 하나에 출력하는 파이프 래치부를 포함하고,
    상기 파이프 래치부는 상기 입력 선택 신호들에 응답하여, 상기 설정된 수의 GIO 라인들을 통하여 각각 수신되는 상기 설정된 수의 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 설정된 수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함하는 반도체 메모리 장치.
  24. 제23항에 있어서,
    메모리 셀 어레이와 그 주변 회로들을 포함하는 내부 코아(core) 회로;
    외부 제어 신호들과 외부 클록 신호에 응답하여, 리드 또는 라이트 명령을 상기 내부 코아 회로에 출력하는 커맨드 디코더;
    외부 어드레스 신호들을 수신하고, 입력 어드레스 신호들을 상기 내부 코아 회로에 출력하는 어드레스 버퍼; 및
    상기 복수의 GIO 라인들과 복수의 LIO(Local Input and Output) 라인들 사이에 연결되어, 상기 리드 동작시 상기 복수의 LIO 라인들을 통하여 각각 수신되는 상기 복수의 프리-페치 데이터들을 상기 복수의 GIO 라인들에 각각 출력하는 입출 력 게이트 회로를 더 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 반도체 메모리 장치의 라이트(write) 동작시, 상기 복수의 데이터 입출력 핀들을 통하여 복수의 입력 데이터들을 각각 수신하는 복수의 입력 수신기들; 및
    상기 복수의 입력 수신기들로부터 각각 수신되는 상기 복수의 입력 데이터들을 병렬의 내부 입력 데이터들로 각각 변환하여, 상기 복수의 GIO 라인들에 각각 출력하는 복수의 내부 입력 회로들을 더 포함하고,
    상기 입출력 게이트 회로는 상기 라이트 동작시, 상기 복수의 GIO 라인들을 통하여 각각 수신되는 상기 복수의 내부 입력 데이터들을 상기 복수의 LIO 라인들에 각각 출력하는 반도체 메모리 장치.
  26. 제23항에 있어서,
    상기 선택 신호 발생기는 상기 입력 제어 신호가 인에이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 기초하여, 상기 입력 선택 신호들을 발생하고, 상기 입력 제어 신호가 디세이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 상관없이 상기 입력 선택 신호들 중 일부를 제1 로직 레벨로, 나머지들을 제2 로직 레벨로 각각 유지하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 입력 선택 신호들 중 일부가 상기 제1 로직 레벨로, 나머지들이 상기 제2 로직 레벨로 각각 유지될 때, 상기 파이프 래치부는 상기 파이프 출력 데이터들의 출력 동작을 정지하는 반도체 메모리 장치.
  28. 제23항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고,
    상기 선택 신호 발생기는,
    상기 제1 선택 제어 신호를 반전시키고, 반전된 제1 선택 제어 신호를 출력하는 제1 인버터;
    상기 입력 제어 신호와 상기 제1 선택 제어 신호에 응답하여, 상기 제1 입력 선택 신호를 출력하는 제1 NAND 게이트;
    상기 반전된 제1 선택 제어 신호와 상기 입력 제어 신호에 응답하여, 상기 제3 입력 선택 신호를 출력하는 제2 NAND 게이트;
    상기 제1 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 선택 신호로서 출력하는 제2 인버터; 및
    상기 제3 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제4 입력 선택 신호로서 출력하는 제3 인버터를 포함하는 반도체 메모리 장치.
  29. 제23항에 있어서,
    상기 설정된 수의 GIO 라인들은 제1 내지 제4 GIO 라인들을 포함하고, 상기 설정된 수의 프리-페치 데이터들은 상기 제1 내지 제4 GIO 라인들을 통하여 상기 입력 선택부에 각각 전송되는 제1 내지 제4 프리-페치 데이터들을 포함하고, 상기 입력 선택 데이터들은 제1 내지 제4 입력 선택 데이터들을 포함하고,
    상기 입력 선택부는,
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제1 입력 선택 데이터를 출력하는 제1 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제2 입력 선택 데이터를 출력하는 제2 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제3 입력 선택 데이터를 출력하는 제3 선택 회로; 및
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제4 입력 선택 데이터를 출력하는 제4 선택 회로를 포함하고,
    상기 제1 내지 제4 선택 회로들은 서로 다른 프리-페치 데이터들을 각각 선택하는 반도체 메모리 장치.
  30. 제29항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제1 선택 회로는,
    상기 제1 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제2 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제2 선택 회로는,
    상기 제1 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제2 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 반도체 메모리 장치.
  32. 제29항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제3 선택 회로는,
    상기 제3 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제4 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제4 선택 회로는,
    상기 제3 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제4 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 반도체 메모리 장치.
  33. 제32항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 반도체 메모리 장치.
  34. 제29항에 있어서, 상기 파이프 래치부는,
    상기 설정된 수의 내부 데이터 라인들을 통하여, 상기 입력 선택부로부터 수신되는 상기 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 래치부;
    상기 제2 선택 제어 신호에 응답하여, 상기 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 출력 선택부; 및
    상기 출력 제어 신호들에 응답하여, 상기 출력 선택 데이터들에 기초한 상기 직렬의 파이프 출력 데이터들을 상기 출력 노드에 출력하는 파이프 출력부를 더 포함하는 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고, 상기 래치 데이터들은 제1 내지 제4 래치 데이터들을 포함하고,
    상기 래치부는,
    상기 제1 내부 데이터 라인을 통하여 수신되는 상기 제1 입력 선택 데이터를 래치하고, 상기 제1 래치 데이터를 출력하는 제1 래치 회로;
    상기 제2 내부 데이터 라인을 통하여 수신되는 상기 제2 입력 선택 데이터를 래치하고, 상기 제2 래치 데이터를 출력하는 제2 래치 회로;
    상기 제3 내부 데이터 라인을 통하여 수신되는 상기 제3 입력 선택 데이터를 래치하고, 상기 제3 래치 데이터를 출력하는 제3 래치 회로; 및
    상기 제4 내부 데이터 라인을 통하여 수신되는 상기 제4 입력 선택 데이터를 래치하고, 상기 제4 래치 데이터를 출력하는 제4 래치 회로를 포함하는 반도체 메모리 장치.
  36. 제35항에 있어서,
    상기 제2 선택 제어 신호는 제1 및 제2 선택 신호들을 포함하고, 상기 출력 선택 데이터들은 제1 및 제2 출력 선택 데이터들을 포함하고,
    상기 출력 선택부는,
    상기 제1 선택 신호에 응답하여, 상기 제1 및 제2 래치 데이터들 중 하나를 선택하고, 상기 제1 출력 선택 데이터를 출력하는 제5 선택 회로; 및
    상기 제2 선택 신호에 응답하여, 상기 제3 및 제4 선택 데이터들 중 하나를 선택하고, 상기 제2 출력 선택 데이터를 출력하는 제6 선택 회로를 포함하는 반도체 메모리 장치.
  37. 제36항에 있어서,
    상기 출력 제어 신호들은 제1 및 제2 출력 제어 신호들을 포함하고,
    상기 파이프 출력부는,
    상기 제1 출력 제어 신호에 응답하여 상기 제1 출력 선택 데이터를 수신하고, 상기 제1 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 하나를 상기 출력 노드에 출력하는 제1 파이프 출력 회로; 및
    상기 제2 출력 제어 신호에 응답하여 상기 제2 출력 선택 데이터를 수신하고, 상기 제2 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 다른 하나를 상기 출력 노드에 출력하는 제2 파이프 출력 회로를 포함하는 반도체 메모리 장치.
  38. 제37항에 있어서,
    병렬의 상기 제1 내지 제4 프리-페치 데이터들이 모두 상기 파이프 출력 데이터들로서 상기 출력 노드에 직렬로 출력될 때까지, 상기 제1 및 제2 파이프 출력 회로들이 교대로 동작하는 반도체 메모리 장치.
  39. 제37항에 있어서,
    상기 제5 선택 회로는,
    상기 제1 선택 신호를 반전시키고, 반전된 제1 선택 신호를 출력하는 제1 인버터;
    상기 제1 래치 회로의 출력 단자와 상기 제1 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제1 선택 신호와 상기 반전된 제1 선택 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 제3 래치 회로의 출력 단자와 상기 제1 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제1 선택 신호와 상기 반전된 제1 선택 신호에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제6 선택 회로는,
    상기 제2 선택 신호를 반전시키고, 반전된 제2 선택 신호를 출력하는 제2 인버터;
    상기 제2 래치 회로의 출력 단자와 상기 제2 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제2 선택 신호와 상기 반전된 제2 선택 신호에 응답하여 온 또는 오프되는 제3 스위치; 및
    상기 제4 래치 회로의 출력 단자와 상기 제2 파이프 출력 회로의 입력 단자 사이에 연결되고, 상기 제2 선택 신호와 상기 반전된 제2 선택 신호에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 반도체 메모리 장치.
  40. 반도체 메모리 장치에 있어서,
    입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생하는 선택 신호 발생기;
    상기 반도체 메모리 장치의 리드 동작시, 상기 입력 선택 신호들, 제2 선택 제어 신호, 및 출력 제어 신호들에 응답하여, 복수의 GIO 라인들을 통하여 각각 수신되는 복수의 프리-페치 데이터들의 출력 패스를 형성하는 복수의 파이프 래치부들; 및
    상기 복수의 파이프 래치부들과 복수의 데이터 입출력 핀들 사이에서 각각 데이터 출력 패스를 형성하는 복수의 출력 드라이버들을 포함하고,
    상기 복수의 파이프 래치부들 각각은, 복수의 GIO 라인들 중 설정된 수의 GIO 라인들을 통하여 각각 병렬로 수신되는, 상기 복수의 프리-페치 데이터들 중 설정된 수의 프리-페치 데이터들을 직렬의 파이프 출력 데이터들로 변환하고, 상기 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 상기 복수의 출력 드라이버들 중 하나에 출력하고,
    상기 파이프 래치부들 각각은, 상기 입력 선택 신호들에 응답하여, 상기 설정된 수의 GIO 라인들을 통하여 각각 수신되는 상기 설정된 수의 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 설정된 수의 내부 데이터 라인들에 각각 출력하는 입력 선택부를 포함하는 반도체 메모리 장치.
  41. 제40항에 있어서,
    메모리 셀 어레이와 그 주변 회로들을 포함하는 내부 코아 회로;
    외부 제어 신호들과 외부 클록 신호에 응답하여, 리드 또는 라이트 명령을 상기 내부 코아 회로에 출력하는 커맨드 디코더;
    외부 어드레스 신호들을 수신하고, 입력 어드레스 신호를 상기 내부 코아 회로에 출력하는 어드레스 버퍼; 및
    상기 복수의 GIO 라인들과 복수의 LIO 라인들 사이에 연결되어, 상기 리드 동작시 상기 복수의 LIO 라인들을 통하여 각각 수신되는 상기 복수의 프리-페치 데이터들을 상기 복수의 GIO 라인들에 각각 출력하는 입출력 게이트 회로를 더 포함하는 반도체 메모리 장치.
  42. 제41항에 있어서,
    상기 반도체 메모리 장치의 라이트 동작시, 상기 복수의 데이터 입출력 핀들을 통하여 복수의 입력 데이터들을 각각 수신하는 복수의 입력 수신기들; 및
    상기 복수의 입력 수신기들로부터 각각 수신되는 상기 복수의 입력 데이터들을 병렬의 내부 입력 데이터들로 각각 변환하여, 상기 복수의 GIO 라인들에 각각 출력하는 복수의 내부 입력 회로들을 더 포함하고,
    상기 입출력 게이트 회로는 상기 라이트 동작시, 상기 복수의 GIO 라인들을 통하여 각각 수신되는 상기 복수의 내부 입력 데이터들을 상기 복수의 LIO 라인들에 각각 출력하는 반도체 메모리 장치.
  43. 제40항에 있어서,
    상기 선택 신호 발생기는 상기 입력 제어 신호가 인에이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 기초하여, 상기 입력 선택 신호들을 발생하고, 상기 입력 제어 신호가 디세이블 될 때, 상기 제1 선택 제어 신호의 로직 값에 상관없이 상기 입력 선택 신호들 중 일부를 제1 로직 레벨로, 나머지들을 제2 로직 레벨로 각각 유지하는 반도체 메모리 장치.
  44. 제43항에 있어서,
    상기 입력 선택 신호들 중 일부가 상기 제1 로직 레벨로, 나머지들이 상기 제2 로직 레벨로 각각 유지될 때, 상기 파이프 래치부들 각각은 상기 파이프 출력 데이터들의 출력 동작을 정지하는 반도체 메모리 장치.
  45. 제40항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고,
    상기 선택 신호 발생기는,
    상기 제1 선택 제어 신호를 반전시키고, 반전된 제1 선택 제어 신호를 출력하는 제1 인버터;
    상기 입력 제어 신호와 상기 제1 선택 제어 신호에 응답하여, 상기 제1 입력 선택 신호를 출력하는 제1 NAND 게이트;
    상기 반전된 제1 선택 제어 신호와 상기 입력 제어 신호에 응답하여, 상기 제3 입력 선택 신호를 출력하는 제2 NAND 게이트;
    상기 제1 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 선택 신호로서 출력하는 제2 인버터; 및
    상기 제3 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제4 입력 선택 신호로서 출력하는 제3 인버터를 포함하는 반도체 메모리 장치.
  46. 제40항에 있어서,
    상기 설정된 수의 GIO 라인들은 제1 내지 제4 GIO 라인들을 포함하고, 상기 설정된 수의 프리-페치 데이터들은 상기 제1 내지 제4 GIO 라인들을 통하여 상기 입력 선택부에 각각 전송되는 제1 내지 제4 프리-페치 데이터들을 포함하고, 상기 입력 선택 데이터들은 제1 내지 제4 입력 선택 데이터들을 포함하고,
    상기 입력 선택부는,
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제1 입력 선택 데이터를 출력하는 제1 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 상기 제2 입력 선택 데이터를 출력하는 제2 선택 회로;
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제3 입력 선택 데이터를 출력하는 제3 선택 회로; 및
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 상기 제4 입력 선택 데이터를 출력하는 제4 선택 회로를 포함하고,
    상기 제1 내지 제4 선택 회로들은 서로 다른 프리-페치 데이터들을 각각 선택하는 반도체 메모리 장치.
  47. 제46항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제1 선택 회로는,
    상기 제1 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제2 GIO 라인과 상기 제1 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제2 선택 회로는,
    상기 제1 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제2 GIO 라인과 상기 제2 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 반도체 메모리 장치.
  48. 제47항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 반도체 메모리 장치.
  49. 제46항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고, 상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고,
    상기 제3 선택 회로는,
    상기 제3 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제1 스위치; 및
    상기 제4 GIO 라인과 상기 제3 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제4 선택 회로는,
    상기 제3 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제1 및 제2 입력 선택 신호들에 응답하여, 온 또는 오프되는 제3 스위치; 및
    상기 제4 GIO 라인과 상기 제4 내부 데이터 라인 사이에 연결되고, 상기 제3 및 제4 입력 선택 신호들에 응답하여, 온 또는 오프되는 제4 스위치를 포함하는 반도체 메모리 장치.
  50. 제49항에 있어서,
    상기 제1 및 제4 스위치들이 온 될 때, 상기 제2 및 제3 스위치들이 오프 되고, 상기 제2 및 제3 스위치들이 온 될 때, 상기 제1 및 제4 스위치들이 오프 되고,
    상기 제1 내지 제4 스위치들 각각은 전송 게이트를 포함하는 반도체 메모리 장치.
  51. 제46항에 있어서,
    상기 설정된 수의 내부 데이터 라인들을 통하여, 상기 입력 선택부로부터 수신되는 상기 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 래치부;
    상기 제2 선택 제어 신호에 응답하여, 상기 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 출력 선택부; 및
    상기 출력 제어 신호들에 응답하여, 상기 출력 선택 데이터들에 기초한 상기 직렬의 파이프 출력 데이터들을 상기 출력 노드에 출력하는 파이프 출력부를 더 포함하는 반도체 메모리 장치.
  52. 제51항에 있어서,
    상기 설정된 수의 내부 데이터 라인들은 제1 내지 제4 내부 데이터 라인들을 포함하고, 상기 래치 데이터들은 제1 내지 제4 래치 데이터들을 포함하고,
    상기 래치부는,
    상기 제1 내부 데이터 라인을 통하여 수신되는 상기 제1 입력 선택 데이터를 래치하고, 상기 제1 래치 데이터를 출력하는 제1 래치 회로;
    상기 제2 내부 데이터 라인을 통하여 수신되는 상기 제2 입력 선택 데이터를 래치하고, 상기 제2 래치 데이터를 출력하는 제2 래치 회로;
    상기 제3 내부 데이터 라인을 통하여 수신되는 상기 제3 입력 선택 데이터를 래치하고, 상기 제3 래치 데이터를 출력하는 제3 래치 회로; 및
    상기 제4 내부 데이터 라인을 통하여 수신되는 상기 제4 입력 선택 데이터를 래치하고, 상기 제4 래치 데이터를 출력하는 제4 래치 회로를 포함하는 반도체 메 모리 장치.
  53. 제52항에 있어서,
    상기 제2 선택 제어 신호는 제1 및 제2 선택 신호들을 포함하고, 상기 출력 선택 데이터들은 제1 및 제2 출력 선택 데이터들을 포함하고,
    상기 출력 선택부는,
    상기 제1 선택 신호에 응답하여, 상기 제1 및 제2 래치 데이터들 중 하나를 선택하고, 상기 제1 출력 선택 데이터를 출력하는 제5 선택 회로; 및
    상기 제2 선택 신호에 응답하여, 상기 제3 및 제4 선택 데이터들 중 하나를 선택하고, 상기 제2 출력 선택 데이터를 출력하는 제6 선택 회로를 포함하는 반도체 메모리 장치.
  54. 제53항에 있어서,
    상기 출력 제어 신호들은 제1 및 제2 출력 제어 신호들을 포함하고,
    상기 파이프 출력부는,
    상기 제1 출력 제어 신호에 응답하여 상기 제1 출력 선택 데이터를 수신하고, 상기 제1 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 하나를 상기 출력 노드에 출력하는 제1 파이프 출력 회로; 및
    상기 제2 출력 제어 신호에 응답하여 상기 제2 출력 선택 데이터를 수신하고, 상기 제2 출력 선택 데이터에 응답하여 상기 파이프 출력 데이터들 중 다른 하 나를 상기 출력 노드에 출력하는 제2 파이프 출력 회로를 포함하는 반도체 메모리 장치.
  55. 제54항에 있어서,
    병렬의 상기 제1 내지 제4 프리-페치 데이터들이 모두 직렬의 상기 파이프 출력 데이터들로서 상기 출력 노드에 출력될 때까지, 상기 제1 및 제2 파이프 출력 회로들이 교대로 동작하는 반도체 메모리 장치.
  56. 반도체 메모리 장치에 포함되는 파이프 래치 회로의 데이터 출력 동작 방법에 있어서,
    입력 제어 신호와 제1 선택 제어 신호에 응답하여, 입력 선택 신호들을 발생하는 단계;
    상기 입력 선택 신호들에 응답하여, 복수의 GIO 라인들을 통하여 병렬로 수신되는 프리-페치 데이터들의 병렬 순서를 선택적으로 변경하고, 그 변경 결과에 따라 입력 선택 데이터들을 복수의 내부 데이터 라인들에 각각 출력하는 단계;
    상기 입력 선택 데이터들을 래치하고, 래치 데이터들을 출력하는 단계;
    제2 선택 제어 신호에 응답하여, 상기 래치 데이터들 중 일부를 선택하고, 출력 선택 데이터들을 출력하는 단계; 및
    출력 제어 신호들에 응답하여, 상기 출력 선택 데이터들에 기초한 직렬의 파이프 출력 데이터들을 출력 노드를 통하여 출력 드라이버에 출력하는 단계를 포함 하는 파이프 래치 회로의 데이터 출력 동작 방법.
  57. 제56항에 있어서,
    상기 입력 선택 신호들은 제1 내지 제4 입력 선택 신호들을 포함하고,
    상기 입력 선택 신호들을 발생하는 단계는,
    상기 제1 선택 제어 신호를 반전시키고, 반전된 제1 선택 제어 신호를 출력하는 단계;
    상기 입력 제어 신호와 상기 제1 선택 제어 신호를 로직 연산하고, 상기 제1 입력 선택 신호를 출력하는 단계;
    상기 반전된 제1 선택 제어 신호와 상기 입력 제어 신호를 로직 연산하고, 상기 제3 입력 선택 신호를 출력하는 단계;
    상기 제1 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제2 입력 선택 신호로서 출력하는 단계; 및
    상기 제3 입력 선택 신호를 반전시키고, 그 반전된 신호를 상기 제4 입력 선택 신호로서 출력하는 단계를 포함하고,
    상기 제1 및 제3 입력 선택 신호들 중 어느 하나가 인에이블될 때, 다른 하나는 디세이블되는 파이프 래치 회로의 데이터 출력 동작 방법.
  58. 제56항에 있어서,
    상기 프리-페치 데이터들은 제1 내지 제4 프리-페치 데이터들을 포함하고, 상기 입력 선택 데이터들은 제1 내지 제4 입력 선택 데이터들을 포함하고,
    상기 입력 선택 데이터들을 출력하는 단계는,
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 하나를 선택하고, 그 선택된 데이터를 상기 제1 입력 선택 데이터로서 출력하는 단계;
    상기 입력 선택 신호들에 응답하여, 상기 제1 및 제2 프리-페치 데이터들 중 다른 하나를 선택하고, 그 선택된 데이터를 상기 제2 입력 선택 데이터로서 출력하는 단계;
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 하나를 선택하고, 그 선택된 데이터를 상기 제3 입력 선택 데이터로서 출력하는 단계; 및
    상기 입력 선택 신호들에 응답하여, 상기 제3 및 제4 프리-페치 데이터들 중 다른 하나를 선택하고, 상기 제4 입력 선택 데이터로서 출력하는 단계를 포함하는 파이프 래치 회로의 데이터 출력 동작 방법.
KR1020060026098A 2006-03-22 2006-03-22 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법 KR100805007B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060026098A KR100805007B1 (ko) 2006-03-22 2006-03-22 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법
US11/488,014 US7420865B2 (en) 2006-03-22 2006-07-18 Pipe latch circuit for increasing data output speed, a semiconductor memory device with the pipe latch circuit and data output operation method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060026098A KR100805007B1 (ko) 2006-03-22 2006-03-22 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법

Publications (2)

Publication Number Publication Date
KR20070095641A true KR20070095641A (ko) 2007-10-01
KR100805007B1 KR100805007B1 (ko) 2008-02-20

Family

ID=38533209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060026098A KR100805007B1 (ko) 2006-03-22 2006-03-22 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법

Country Status (2)

Country Link
US (1) US7420865B2 (ko)
KR (1) KR100805007B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009349B1 (ko) * 2009-05-18 2011-01-19 주식회사 하이닉스반도체 병-직렬 변환회로 및 병-직렬 변환방법
KR20170077952A (ko) * 2015-12-28 2017-07-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20190122971A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
KR20200093277A (ko) * 2019-01-28 2020-08-05 삼성전자주식회사 크로스토크 노이즈 및 심볼 간 간섭을 선택적으로 보상할 수 있는 전자 회로

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642436B1 (ko) * 2004-12-22 2006-11-02 주식회사 하이닉스반도체 향상된 구조를 가지는 멀티-비트 프리페치 타입 반도체메모리 장치의 파이프 래치 회로
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
KR101075493B1 (ko) * 2010-02-26 2011-10-21 주식회사 하이닉스반도체 파이프 래치 회로와 그의 동작 방법
KR101068570B1 (ko) * 2010-03-08 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR20160117088A (ko) * 2015-03-31 2016-10-10 에스케이하이닉스 주식회사 반도체장치
US10490238B2 (en) 2017-06-29 2019-11-26 SK Hynix Inc. Serializer and memory device including the same
CN112671389A (zh) * 2019-10-15 2021-04-16 瑞昱半导体股份有限公司 多任务器装置与讯号切换方法
KR20220152873A (ko) 2021-05-10 2022-11-17 에스케이하이닉스 주식회사 연속적인 데이터출력동작을 수행하는 파이프래치회로
US11545200B1 (en) * 2021-10-12 2023-01-03 Elite Semiconductor Microelectronics Technology Inc. Data control circuit for increasing maximum and minimum tolerance values of skew between DQS signal and clock signal during write operation and associated memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0463965B1 (en) * 1990-06-29 1998-09-09 Digital Equipment Corporation Branch prediction unit for high-performance processor
KR100653972B1 (ko) * 1999-06-28 2006-12-05 주식회사 하이닉스반도체 반도체메모리장치의 데이터 출력 제어 방법 및 장치
KR100484249B1 (ko) * 2002-08-07 2005-04-22 주식회사 하이닉스반도체 고속데이터 출력을 위한 동기식 메모리 장치의 파이프래치회로 및 그를 이용한 동기식 메모리 장치
US6687185B1 (en) * 2002-08-29 2004-02-03 Micron Technology, Inc. Method and apparatus for setting and compensating read latency in a high speed DRAM
KR100495917B1 (ko) * 2002-11-20 2005-06-17 주식회사 하이닉스반도체 고속 데이터 출력을 위한 파이프래치 회로
KR100881748B1 (ko) * 2002-12-30 2009-02-06 주식회사 하이닉스반도체 고속으로 데이터를 출력하기 위한 메모리 장치
US6762974B1 (en) * 2003-03-18 2004-07-13 Micron Technology, Inc. Method and apparatus for establishing and maintaining desired read latency in high-speed DRAM

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009349B1 (ko) * 2009-05-18 2011-01-19 주식회사 하이닉스반도체 병-직렬 변환회로 및 병-직렬 변환방법
KR20170077952A (ko) * 2015-12-28 2017-07-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20190122971A (ko) * 2018-04-23 2019-10-31 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
KR20200093277A (ko) * 2019-01-28 2020-08-05 삼성전자주식회사 크로스토크 노이즈 및 심볼 간 간섭을 선택적으로 보상할 수 있는 전자 회로

Also Published As

Publication number Publication date
US20070223287A1 (en) 2007-09-27
KR100805007B1 (ko) 2008-02-20
US7420865B2 (en) 2008-09-02

Similar Documents

Publication Publication Date Title
KR100805007B1 (ko) 데이터 출력 속도를 증가시키는 파이프 래치 회로와 이를포함하는 반도체 메모리 장치, 및 그 데이터 출력 동작방법
US7035150B2 (en) Memory device with column select being variably delayed
US8027203B2 (en) Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure
KR100371425B1 (ko) 반도체 기억 장치 및 그의 제어 방법
JP4370507B2 (ja) 半導体集積回路装置
CN101404184B (zh) 半导体存储装置
KR20020004860A (ko) 반도체집적회로장치
US20160012878A1 (en) Semiconductor integrated circuit
KR100780626B1 (ko) 반도체기억장치
US20230029968A1 (en) Semiconductor memory device and memory system including the same
US7161865B2 (en) Semiconductor device
US20040264260A1 (en) Semiconductor memory device
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
KR100471740B1 (ko) 반도체메모리용메인앰프회로,반도체메모리및반도체메모리의제조방법
US7623408B2 (en) Semiconductor memory device comprising data path controller and related method
US8068383B2 (en) Semiconductor integrated circuit having address control circuit
KR20080078232A (ko) 반도체 메모리 장치 및 그 테스트 방법
US7643355B2 (en) Semiconductor memory device and method of inputting/outputting data
JP5404182B2 (ja) 半導体集積回路装置
JPH07326189A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120127

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee