KR20050111442A - 반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이장치를 이용한 모듈 - Google Patents

반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이장치를 이용한 모듈 Download PDF

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Abstract

본 발명은 반도체 장치, 이 장치의 모드 설정 방법, 및 이 장치를 이용한 모듈을 공개한다. 이 장치는 외부로부터 인가되는 초기화 신호에 응답하여 외부로부터 인가되는 제어신호를 입력하여 모드 제어신호를 설정하는 모드 설정 제어부, 및 모드 제어신호에 응답하여 외부로부터 인가되는 신호들을 내부 신호들로 발생하는 스위칭부로 구성되어 있다. 따라서, 별도의 추가적인 패드 또는 핀을 구비하지 않고 미러 모드 또는 정상 모드로 설정하는 것이 가능하다.

Description

반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이 장치를 이용한 모듈{Semiconductor device, method of setting mirror mode of the same, and module using the same}
본 발명은 반도체 장치에 관한 것으로, 특히 미러 모드를 설정하는 것이 가능한 반도체 장치, 이 장치의 미러 모드 설정 방법, 및 이 장치를 이용한 모듈에 관한 것이다.
모듈에는 모듈의 한쪽면에만 반도체 장치들이 장착되는 일측(single side) 모듈과, 모듈의 양쪽면에 반도체 장치들이 장착되는 양측(double side) 모듈이 있다.
일측 모듈의 경우에는 문제가 되지 않지만, 양측 모듈의 경우에는 모듈의 전면부에 장착되는 반도체 장치들의 핀들과, 모듈의 후면부에 장착되는 반도체 장치들의 핀들이 대응되는 위치에 놓여지지 않게 된다.
도1은 종래의 양측 메모리 모듈의 전면부와 후면부에 장착되는 반도체 메모리 장치들의 핀 배치 및 신호 라인 연결을 설명하기 위한 것으로, 양측 메모리 모듈은 전면부(10)에 장착되는 n개의 반도체 메모리 장치들(10-1 ~ 10-n)과 후면부(20)에 장착되는 n개의 반도체 메모리 장치들(20-1 ~ 20-n)로 구성되어 있다.
도1에 나타낸 양측 메모리 모듈은 전면부(10)와 후면부(20)가 마주보게 배치된다. 즉, 전면부(10)의 반도체 메모리 장치들(10-1 ~ 10-n) 각각의 1번 내지 k번 핀들이 왼쪽에 배치되고, (k+1)번 내지 2k번 핀들이 오른쪽에 배치된다. 반면에, 후면부(20)의 반도체 메모리 장치들(20-1 ~ 20-n) 각각의 (k+1)번 내지 2k번 핀들이 왼쪽에 배치되고, 1번 내지 k번 핀들이 오른쪽에 배치된다. 결과적으로, 반도체 메모리 장치들(10-1 ~ 10-n) 각각의 1번 내지 k번 핀들이 반도체 메모리 장치들(20-1 ~ 20-n) 각각의 (k+1)번 내지 2k번 핀들과 대칭되는 위치에 배치되고, 반도체 메모리 장치들(10-1 ~ 10-n) 각각의 (k+1)번 내지 2k번 핀들이 반도체 메모리 장치들(20-1 ~ 20-n) 각각의 1번 내지 k번 핀들과 대칭되는 위치에 배치된다.
그리고, 전원 인가 신호 라인들(power), 공유되는 제어신호 인가 라인들(com), 어드레스 인가 라인들(add), 및 데이터 입출력 라인들(data)이 양측 메모리 모듈의 전면부(10)와 후면부(20)에 공통으로 연결되고, 공유되지 않는 제어신호 인가 라인들(ncom1)이 전면부(10)에 연결되고, 공유되지 않는 제어신호 인가 라인들(ncom2)이 후면부(20)에 연결된다.
따라서, 도1에 나타낸 양측 메모리 모듈은 반도체 메모리 장치들(10-1 ~ 10-n)과 반도체 메모리 장치들(20-1 ~ 20-n)의 동일 신호가 인가되는 핀들이 동일 위치에 배치되지 않기 때문에 외부의 신호 라인들(power, com, add, data)을 핀들에 연결할 때 마주보며 배치된 반도체 메모리 장치들의 동일 신호가 인가되는 2개의 핀들로 인가되는 하나의 신호 라인이 분리되어 2개의 핀들로 인가되어야 한다. 즉, 이에 따라 짧은 스터브(short stub)가 발생되며, 이와같은 신호 라인 분리는 고주파수의 신호 전송에 좋지 않은 영향을 미치게 된다.
그래서, 이와같은 문제점을 해결하기 위하여 양측 메모리 모듈의 전면부(10) 또는 후면부(20)에 배치되는 반도체 메모리 장치들(10-1 ~ 10-n 또는 20-1 ~ 20-n)을 미러 모드로 설정한다.
도2는 종래의 미러 모드를 설정하는 것이 가능한 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, 반도체 메모리 장치(100)의 외부에 파워 핀들(POWER; VCC, VREF, GND), 공유되지 않는 제어신호 핀들(NCOM), 공유되는 제어신호 핀들(COM), 어드레스 핀들(ADD), 및 데이터 핀들(DATA)이 배치되고, 내부에 파워 패드들(PVCC, PVREF, PGND), 공유되지 않는 제어신호 패드들(PNCOM), 공유되는 제어신호 패드들(PCOM), 어드레스 패드들(PADD), 데이터 패드들(PDATA), 본딩 옵션 패드들(100-1, 100-2), 및 스위칭 회로(110)를 구비하여 구성되어 있다.
도2에서, 반도체 메모리 장치(100) 외부의 핀들은 반도체 메모리 장치 내부의 대응되는 부호를 가진 패드들에 각각 연결된다.
도2에 나타낸 스위칭 회로(110)는 본딩 옵션 패드(100-1)가 전원전압이 인가되는 패드(PVCC)에 연결되어 있으면 미러 모드로 설정되어, 패드들(PNCOM, PCOM, PADD)로 인가되는 신호를 내부 데이터(idata)로 발생하고, 패드들(PDATA)로 인가되는 신호를 내부 제어신호(incom, icom), 및 내부 어드레스(iadd)로 발생한다. 반면에, 스위칭 회로(110)는 본딩 옵션 패드(100-2)가 접지전압이 인가되는 패드(PGND)에 연결되어 있으면 정상 모드로 설정되어, 패드들(PNCOM, PCOM, PADD)로 인가되는 신호를 내부 제어신호(incom, icom), 및 내부 어드레스(iadd)로 발생하고, 패드들(PDATA)로 인가되는 신호를 내부 데이터(idata)로 발생한다.
도2에 나타낸 종래의 반도체 메모리 장치는 본딩 옵션 패드들(100-1, 100-2)을 구비하여, 미러 모드로 설정하는 것이 가능함으로써, 메모리 모듈의 마주보며 장착된 반도체 메모리 장치들의 동일 신호가 인가되는 2개의 핀들로 인가되는 하나의 신호 라인이 분리되지 않아도 된다. 따라서, 고주파수의 신호 전송을 가능하게 한다.
그런데, 종래의 반도체 메모리 장치는 미러 모드를 설정하기 위해서 별도의 본딩 패드를 구비하여야 한다는 문제가 있다.
또한, 미러 모드를 설정하는 다른 방법으로는 반도체 메모리 장치의 외부에 미러 모드를 설정하기 위한 별도의 핀을 구비하는 것이다. 그러나, 이는 핀 수가 증가되기 때문에 바람직한 방법이라고 할 수 없다.
양측 메모리 모듈 및 반도체 메모리 장치를 이용하여 종래 기술을 문제점을 설명하였지만, 이와같은 문제점은 양측 메모리 모듈 및 반도체 메모리 장치뿐만이 아니라 모든 양측 모듈 및 반도체 장치에 나타난다.
본 발명의 목적은 추가적인 패드 또는 핀을 구비하지 않으면서 미러 모드를 설정할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 장치의 미러 모드 설정 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 반도체 장치를 이용한 모듈을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 외부로부터 인가되는 초기화 신호에 응답하여 외부로부터 인가되는 제어신호를 입력하여 모드 제어신호를 설정하는 모드 설정 제어부, 및 상기 모드 제어신호에 응답하여 외부로부터 인가되는 신호들을 내부 신호들로 발생하는 스위칭부를 구비하는 것을 특징으로 한다.
상기 외부로부터 인가되는 제어신호는 칩 선택신호, 클럭 인에이블 신호, 및, 온 다이 터미네이션 신호중의 하나인 것을 특징으로 한다.
상기 모드 설정 제어부는 상기 초기화 신호를 버퍼하여 내부 초기화 신호를 발생하는 제1버퍼, 상기 외부로부터 인가되는 제어신호를 버퍼하여 내부 제어신호를 발생하는 제2버퍼, 및 상기 내부 초기화 신호에 응답하여 상기 내부 제어신호를 래치하여 상기 모드 제어신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하고, 상기 내부 초기화 신호를 지연하여 상기 제2버퍼의 동작을 인에이블하는 지연기를 더 구비하는 것을 특징으로 한다.
상기 스위칭부는 상기 모드 제어신호가 제1상태이면 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 상기 제1내부 신호로 발생하고, 상기 모드 제어신호가 제2상태이면 상기 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 것을 특징으로 하고, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 모드 설정 방법은 외부로부터 인가되는 초기화 신호에 응답하여 초기화되는 반도체 장치의 미러 모드 설정 방법에 있어서, 상기 외부로부터 인가되는 초기화 신호에 응답하여 외부로부터 인가되는 제1 제어신호를 입력하여 모드 제어신호를 설정하는 모드 제어신호 설정단계, 및 상기 모드 제어신호의 제1상태에 응답하여 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 제1내부신호로 발생하고, 상기 모드 제어신호의 제2상태에 응답하여 상기 제1외부 핀으로 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 스위칭 단계를 구비한다.
상기 외부로부터 인가되는 제어신호는 칩 선택신호, 클럭 인에이블 신호, 및 온 다이 터미네이션 신호중의 하나인 것을 특징으로 하고, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 모듈은 전면부에 장착된 복수개의 제1반도체 메모리 장치들 및 후면부에 장착된 복수개의 제2반도체 장치들을 구비하고, 상기 제1 및 제2복수개의 반도체 메모리 장치들은 외부로부터 인가되는 초기화 신호에 응답하여 공통으로 초기화되고, 상기 제1 및 제2복수개의 반도체 메모리 장치들 각각은 상기 초기화 신호에 응답하여 외부로부터 인가되는 상기 전면부와 후면부로 공통으로 인가되지 않는 제어신호들중의 하나의 제어신호를 입력하여 모드 제어신호를 설정하는 모드 설정 제어부, 및 상기 모드 제어신호의 제1상태에 응답하여 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 제1내부신호로 발생하고, 상기 모드 제어신호의 제2상태에 응답하여 상기 제1외부 핀으로 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 스위칭부를 구비하는 것을 특징으로 한다.
상기 공통으로 인가되지 않는 제어신호들은 칩 선택신호, 클럭 인에이블 신호, 및 온 다이 터미네이션 신호중의 하나인 것을 특징으로 한다.
상기 모드 설정 제어부는 상기 초기화 신호를 버퍼하여 내부 초기화 신호를 발생하는 제1버퍼, 상기 공통으로 인가되는 않는 제어신호들중의 하나의 제어신호를 버퍼하여 내부 제어신호를 발생하는 제2버퍼, 및 상기 내부 초기화 신호에 응답하여 상기 내부 제어신호를 래치하여 상기 모드 제어신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하고, 상기 내부 초기화 신호를 지연하여 상기 제2버퍼의 동작을 인에이블하는 지연기를 더 구비하는 것을 특징으로 한다.
그리고, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 장치, 이 장치의 미러 모드 설정 방법 및 이 장치를 이용한 모듈을 설명하면 다음과 같다.
도3은 본 발명의 양측 메모리 모듈의 전면부와 후면부에 장착되는 반도체 메모리 장치들의 핀 배치 및 신호 라인 연결을 설명하기 위한 것으로, 도1의 메모리 모듈과 마찬가지로 양측 메모리 모듈은 전면부(30)와 후면부(40)가 마주보게 배치되며, 도1에 나타낸 양측 메모리 모듈의 핀 배치 및 신호 라인 연결과 동일하다. 단지, 리셋 신호 인가 라인(reset)이 양측 메모리 모듈의 전면부(30)와 후면부(40)로 공통적으로 인가되고, 전면부(30)와 후면부(40)에 장착되는 반도체 메모리 장치들(30-1 ~ 30-n, 40-1 ~ 40-n) 각각이 리셋 핀(미도시)을 구비하여 구성되는 것이 상이하다.
그리고, 리셋 신호 인가 라인(reset)을 통하여 인가되는 리셋 신호는 반도체 메모리 장치들(30-1 ~ 30-n, 40-1 ~ 40-n) 각각을 초기화하기 위한 신호로서, 매우 낮은 주파수로 동작하는 신호이다.
즉, 본 발명의 메모리 모듈은 반도체 메모리 장치들(30-1 ~ 30-n, 40-1 ~ 40-n) 각각이 초기화 신호 인가 라인을 통하여 인가되는 초기화 신호에 응답하여 초기화된다. 이에 따라, 반도체 메모리 장치들(30-1 ~ 30-n, 40-1 ~ 40-n) 각각이 초기화 신호 핀을 구비하여야 한다.
도4는 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 반도체 메모리 장치(100)와 달리 반도체 메모리 장치(200)의 외부에 리셋 핀(RESET)을 추가적으로 구비하고, 내부에 본딩 옵션 패드들(100-1, 100-2)을 제거하고, 리셋 패드(PRESET), 스위칭 회로(210) 및 미러 모드 제어회로(220)를 추가적으로 구비하여 구성되어 있다.
도4에서, 반도체 메모리 장치(200) 외부의 핀들은 반도체 메모리 장치 내부의 대응되는 부호를 가진 패드들에 각각 연결된다.
도4에 나타낸 스위칭 회로(210)는 모드 제어신호(con)가 "하이"레벨(또는, "로우"레벨)이면 미러 모드로 설정되어, 패드들(PNCOM, PRESET, PCOM, PADD)로 인가되는 신호를 내부 데이터(idata)로 발생하고, 패드들(PDATA)로 인가되는 신호를 내부 제어신호(incom, icom), 내부 리셋 신호(ireset), 및 내부 어드레스(iadd)로 발생한다. 반면에, 스위칭 회로(210)는 모드 제어신호(con)가 "로우"레벨(또는, "하이"레벨)이면 정상 모드로 설정되어, 패드들(PNCOM, PRESET, PCOM, PADD)로 인가되는 신호를 내부 제어신호(incom, icom), 내부 리셋 신호(ireset), 및 내부 어드레스(iadd)로 발생하고, 패드들(PDATA)로 인가되는 신호를 내부 데이터(idata)로 발생한다. 즉, 스위칭 회로(210)는 미러 모드로 설정되면 신호들을 다른 입력신호의 내부 신호들로 발생하고, 정상 모드로 설정되면 외부로부터 인가되는 신호들을 입력신호 자체의 내부 신호들로 발생한다.
그리고, 도4에 나타낸 미러 모드 제어회로(220)는 리셋 패드(PRESET)로 인가되는 리셋 신호에 응답하여 공유되지 않는 제어신호 패드들(PNCOM)중의 정해진 하나의 패드로 인가되는 신호를 래치하여 모드 제어신호(con)를 발생한다.
공유되지 않는 제어신호에는 칩 선택신호, 클럭 인에이블 신호, 및 온 다이 터미네이션 신호 등이 있을 수 있다. 칩 선택신호는 반도체 메모리 장치를 선택하기 위한 신호이고, 클럭 인에이블 신호는 반도체 메모리 장치로 인가되는 클럭신호를 인에이블하기 위한 신호이고, 온 다이 터미네이션 신호는 반도체 메모리 장치 내부의 온 다이 터미네이션 회로를 제어하기 위한 신호이다. 이들 신호들은 반도체 메모리 장치의 동작을 제어하기 위하여 일반적으로 사용되고 있는 신호들이다.
도5는 도4에 나타낸 미러 모드 제어회로의 일실시예의 블록도로서, 칩 선택신호(SCSB) 버퍼(50), 리셋 신호(SRESET) 버퍼(52), 및 플립플롭(54)으로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
칩 선택신호 버퍼(50)는 칩 선택신호(SCSB)를 버퍼하여 내부 칩 선택신호를 발생한다. 리셋 신호 버퍼(52)는 리셋 신호(SRESET)를 버퍼하여 내부 리셋 신호를 발생한다. 플립플롭(54)은 내부 리셋 신호에 응답하여 내부 칩 선택신호를 래치하여 모드 제어신호(con)를 발생한다.
도6은 도4에 나타낸 미러 모드 제어회로의 다른 실시예의 블록도로서, 도5의 구성에 지연기(56)를 추가하여 구성되어 있다.
도6에서 추가된 지연기(56)는 내부 리셋 신호를 지연하여 출력한다. 이에 따라, 칩 선택신호 버퍼(50)의 동작이 인에이블되어 칩 선택신호 패드(PCSB)를 통하여 인가되는 칩 선택신호(SCSB)를 버퍼하여 내부 칩 선택신호를 발생한다.
도6에 나타낸 바와 같이 미러 모드 제어회로에 지연기(56)를 추가하여 칩 선택신호 버퍼(50)가 리셋 신호(SRESET)에 응답하여 인에이블되도록 함으로써 칩 선택신호 버퍼(50)를 통하여 흐르는 누설 전류를 줄일 수 있다.
도7a, b는 도5 및 6에 나타낸 미러 모드 제어회로의 동작을 설명하기 위한 동작 타이밍도로서, 플립플롭(54)이 리셋 신호(SRESET)의 하강 엣지에서 입력신호를 래치하여 출력하는 것을 가정하여 나타낸 것이다.
도7a에서, 반도체 메모리 장치의 초기화를 위한 초기화 신호(SRESET)가 "로우"레벨로 천이하면, 플립플롭(54)은 초기화 신호(SRESET)에 응답하여 "하이"레벨의 내부 칩 선택신호(SCSB)를 래치하여 "하이"레벨의 모드 제어신호(con)를 발생한다. 그러면, 반도체 메모리 장치가 미러 모드로 설정된다.
도7b에서, 반도체 메모리 장치의 초기화를 위한 초기화 신호(SRESET)가 "로우"레벨로 천이하면, 플립플롭(54)은 초기화 신호(SRESET)에 응답하여 "로우"레벨의 내부 칩 선택신호(SCSB)를 래치하여 "로우"레벨의 모드 제어신호(con)를 발생한다. 그러면, 반도체 메모리 장치가 정상 모드로 설정된다.
도8은 도4에 나타낸 스위칭 회로의 실시예의 블럭도로서, 제1 및 제2선택 회로들(210-1, 210-2)로 구성되어 있다.
도8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 및 제2선택 회로들(210-1, 210-2)는 제어신호(con)에 응답하여 패드들(PRESET, PNCOM, PCOM, PADD) 또는 패드들(PDATA)을 통하여 인가되는 신호를 선택하여 출력한다. 만일 모드 제어신호(con)가 "로우"레벨(또는, "하이"레벨)이면 정상 모드로 설정되어, 제1선택 회로(210-1)는 패드들(PRESET, PNCOM, PCOM, PADD)로 인가되는 신호들을 내부 신호들(ireset, incom, icom, iadd)로 발생하고, 제2선택 회로(210-2)는 패드들(PDATA)로 인가되는 신호를 내부 데이터(idata)로 발생한다. 반면에, 모드 제어신호(con)가 "하이"레벨(또는, "로우"레벨)이면 미러 모드로 설정되어, 제1선택 회로(210-1)는 패드들(PRESET, PNCOM, PCOM, PADD)로 인가되는 신호들을 내부 데이터(idata)로 발생하고, 제2선택 회로(210-2)는 패드들(PDATA)로 인가되는 신호들을 내부 신호들(ireset, incom, icom, iadd)로 발생한다.
즉, 스위칭 회로는 정상 모드이면, 외부 핀들(RESET, NCOM, COM, ADD, DATA)로부터 인가되는 신호를 내부 신호들(ireset, incom, icom, iadd, idata)로 발생한다. 반면에, 미러 모드이면, 외부 핀들(RESET, NCOM, COM, ADD)로부터 인가되는 신호를 외부 핀들(RESET, NCOM, COM, ADD)에 대칭되어 위치하는 외부 핀들(DATA)에 대응하는 내부 데이터(idata)로 발생하고, 외부 핀들(DATA)로부터 인가되는 신호를 외부 핀들(DATA)에 대칭되어 위치하는 외부 핀들(RESET, NCOM, COM, ADD)에 대응하는 내부 신호들(ireset, incom, icom, iadd)로 발생한다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 별도의 추가적인 패드 또는 핀을 구비하지 않고 미러 모드를 설정하는 것이 가능하다.
상술한 실시예의 미러 모드 제어회로는 리셋 신호에 응답하여 인가되는 칩 선택신호를 제어신호로 발생하는 구성을 예로 들어 나타내었으나, 칩 선택신호 대신에 공유되지 않는 제어신호, 예를 들면, 클럭 인에이블 신호 및 온 다이 터미네이션 신호를 제어신호로 발생하여도 상관없다.
상술한 실시예에서, 본 발명을 양측 메모리 모듈 및 반도체 메모리 장치를 이용하여 설명하였지만, 본 발명은 모든 양측 모듈 및 반도체 장치에 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 장치 및 이 장치의 미러 모드 설정 방법은 별도의 추가적인 패드 또는 핀을 구비하지 않고 미러 모드 또는 정상 모드로 설정하는 것이 가능하다.
또한, 이 장치를 이용한 모듈은 양면에 장착된 반도체 장치들을 미러 모드 또는 정상 모드로 자유롭게 설정할 수 있으므로, 미러 모드로 설정된 반도체 장치 또는 정상 모드로 설정된 반도체 장치를 구분하여 배치할 필요가 없다.
도1은 종래의 양측 메모리 모듈의 전면부와 후면부에 장착되는 반도체 메모리 장치들의 핀 배치 및 신호 라인 연결을 설명하기 위한 것이다.
도2는 종래의 미러 모드를 설정하는 것이 가능한 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도3은 본 발명의 양측 메모리 모듈의 전면부와 후면부에 장착되는 반도체 메모리 장치들의 핀 배치 및 신호 라인 연결을 설명하기 위한 것이다.
도4는 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.
도5는 도4에 나타낸 미러 모드 제어회로의 일실시예의 블록도이다.
도6은 도4에 나타낸 미러 모드 제어회로의 다른 실시예의 블록도이다.
도7a, b는 도5 및 6에 나타낸 미러 모드 제어회로의 동작을 설명하기 위한 동작 타이밍도이다.
도8은 도4에 나타낸 스위칭 회로의 실시예의 블럭도이다.

Claims (17)

  1. 외부로부터 인가되는 초기화 신호에 응답하여 외부로부터 인가되는 제어신호를 입력하여 모드 제어신호를 설정하는 모드 설정 제어부; 및
    상기 모드 제어신호에 응답하여 외부로부터 인가되는 신호들을 내부 신호들로 발생하는 스위칭부를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 외부로부터 인가되는 제어신호는
    칩 선택신호인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 외부로부터 인가되는 제어신호는
    클럭 인에이블 신호인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 외부로부터 인가되는 제어신호는
    온 다이 터미네이션 신호인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 모드 설정 제어부는
    상기 초기화 신호를 버퍼하여 내부 초기화 신호를 발생하는 제1버퍼;
    상기 외부로부터 인가되는 제어신호를 버퍼하여 내부 제어신호를 발생하는 제2버퍼; 및
    상기 내부 초기화 신호에 응답하여 상기 내부 제어신호를 래치하여 상기 모드 제어신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 모드 설정 제어부는
    상기 내부 초기화 신호를 지연하여 상기 제2버퍼의 동작을 인에이블하는 지연기를 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 스위칭부는
    상기 모드 제어신호가 제1상태이면 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 상기 제1내부 신호로 발생하고,
    상기 모드 제어신호가 제2상태이면 상기 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1상태는 비활성화 상태이고, 상기 제2상태는 활성화 상태임을 특징으로 하는 반도체 장치.
  10. 외부로부터 인가되는 초기화 신호에 응답하여 초기화되는 반도체 장치의 미러 모드 설정 방법에 있어서,
    상기 외부로부터 인가되는 초기화 신호에 응답하여 외부로부터 인가되는 제1 제어신호를 입력하여 모드 제어신호를 설정하는 모드 제어신호 설정단계; 및
    상기 모드 제어신호의 제1상태에 응답하여 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 제1내부신호로 발생하고, 상기 모드 제어신호의 제2상태에 응답하여 상기 제1외부 핀으로 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 스위칭 단계를 구비하는 것을 특징으로 하는 반도체 장치의 모드 설정 방법.
  11. 제10항에 있어서, 상기 외부로부터 인가되는 제어신호는
    칩 선택신호, 클럭 인에이블 신호, 및 온 다이 터미네이션 신호중의 하나인 것을 특징으로 하는 반도체 장치의 모드 설정 방법.
  12. 제10항에 있어서, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 하는 반도체 장치의 모드설정 방법.
  13. 전면부에 장착된 복수개의 제1반도체 메모리 장치들 및 후면부에 장착된 복수개의 제2반도체 장치들을 구비하고,
    상기 제1 및 제2복수개의 반도체 메모리 장치들은 외부로부터 인가되는 초기화 신호에 응답하여 공통으로 초기화되고, 상기 제1 및 제2복수개의 반도체 메모리 장치들 각각은
    상기 초기화 신호에 응답하여 외부로부터 인가되는 상기 전면부와 후면부로 공통으로 인가되지 않는 제어신호들중의 하나의 제어신호를 입력하여 모드 제어신호를 설정하는 모드 설정 제어부; 및
    상기 모드 제어신호의 제1상태에 응답하여 제1외부 핀으로부터 인가되는 신호를 상기 제1외부 핀에 대응되는 제1내부신호로 발생하고, 상기 모드 제어신호의 제2상태에 응답하여 상기 제1외부 핀으로 인가되는 신호를 상기 제1외부 핀과 대칭되어 위치하는 제2외부 핀에 대응되는 제2내부신호로 발생하는 스위칭부를 구비하는 것을 특징으로 하는 모듈.
  14. 제13항에 있어서, 상기 공통으로 인가되지 않는 제어신호들은
    칩 선택신호, 클럭 인에이블 신호, 및 온 다이 터미네이션 신호중의 하나인 것을 특징으로 하는 모듈.
  15. 제13항에 있어서, 상기 모드 설정 제어부는
    상기 초기화 신호를 버퍼하여 내부 초기화 신호를 발생하는 제1버퍼;
    상기 공통으로 인가되는 않는 제어신호들중의 하나의 제어신호를 버퍼하여 내부 제어신호를 발생하는 제2버퍼; 및
    상기 내부 초기화 신호에 응답하여 상기 내부 제어신호를 래치하여 상기 모드 제어신호를 발생하는 플립플롭을 구비하는 것을 특징으로 하는 모듈.
  16. 제13항에 있어서, 상기 모드 설정 제어부는
    상기 내부 초기화 신호를 지연하여 상기 제2버퍼의 동작을 인에이블하는 지연기를 더 구비하는 것을 특징으로 하는 모듈.
  17. 제13항에 있어서, 상기 모드 제어신호가 제1상태이면 정상 모드이고, 상기 모드 제어신호가 제2상태이면 미러 모드인 것을 특징으로 하는 모듈.
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DE200510022687 DE102005022687A1 (de) 2004-05-20 2005-05-12 Speichersystem, Halbleiterspeicherbauelement und Betriebsverfahren hierfür
JP2005148375A JP2005332407A (ja) 2004-05-20 2005-05-20 半導体メモリ装置の改善されたミラーモード動作システム及びその装置、並びにその方法
TW94116397A TWI286765B (en) 2004-05-20 2005-05-20 System, device, and method for improved mirror mode operation of a semiconductor memory device
CNB2005100913364A CN100541447C (zh) 2004-05-20 2005-05-20 用于改进的镜像模式操作的系统、器件和方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943862B1 (ko) * 2008-06-30 2010-02-24 주식회사 하이닉스반도체 반도체 소자
KR101047000B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962101B1 (ko) * 2006-03-14 2010-06-10 가부시키가이샤 리코 메모리 카드 및 메모리 카드 제어 전환 방법
US8843722B2 (en) 2010-01-25 2014-09-23 Hewlett-Packard Development Company, L.P. Reset dampener
US10108684B2 (en) * 2010-11-02 2018-10-23 Micron Technology, Inc. Data signal mirroring
WO2012106131A1 (en) 2011-02-02 2012-08-09 Rambus Inc. On-die termination
US9390772B2 (en) * 2012-05-22 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device including option pads for determining an operating structure thereof, and a system having the same
TW201530726A (zh) * 2014-01-29 2015-08-01 Eorex Corp 記憶體與記憶體儲存裝置
CN105097024B (zh) * 2014-04-22 2019-05-07 北京兆易创新科技股份有限公司 一种非易失性存储装置
US11043246B2 (en) 2019-04-18 2021-06-22 Samsung Electronics Co, Ltd. Memory modules including a mirroring circuit and methods of operating the same
KR20220059983A (ko) * 2020-11-02 2022-05-11 삼성전자주식회사 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148656A (ja) * 1998-11-09 2000-05-30 Mitsubishi Electric Corp メモリシステム
KR20000067412A (ko) * 1999-04-28 2000-11-15 윤종용 모드 레지스터 셋 회로를 갖는 메모리 집적 회로 장치
KR20000073345A (ko) 1999-05-10 2000-12-05 윤종용 본딩 옵션을 이용한 반도체 집적회로의 스택 패키지 집적회로
JP2001185680A (ja) * 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置
JP3623762B2 (ja) 2001-08-20 2005-02-23 エルピーダメモリ株式会社 半導体装置
KR100454123B1 (ko) * 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
KR100459727B1 (ko) * 2002-10-21 2004-12-03 삼성전자주식회사 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법
KR100464436B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943862B1 (ko) * 2008-06-30 2010-02-24 주식회사 하이닉스반도체 반도체 소자
KR101047000B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
US8154933B2 (en) 2009-05-28 2012-04-10 Hynix Semiconductor Inc. Mode-register reading controller and semiconductor memory device
US8472263B2 (en) 2009-05-28 2013-06-25 Hynix Semiconductor Inc. Mode-register reading controller and semiconductor memory device

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