KR20150010135A - 반도체 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20150010135A KR20130084686A KR20130084686A KR20150010135A KR 20150010135 A KR20150010135 A KR 20150010135A KR 20130084686 A KR20130084686 A KR 20130084686A KR 20130084686 A KR20130084686 A KR 20130084686A KR 20150010135 A KR20150010135 A KR 20150010135A
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    • G11C7/1045—Read-write mode select circuits

Abstract

본 기술은 서로 다른 동작모드들에 대한 파라미터들이 각각 저장되며, 쌍을 이루는 다수의 버스 라인들 및 버스바 라인들에 공통으로 연결된 다수의 파라미터 그룹들이 포함된 파라미터 레지스터를 포함하는 반도체 장치 및 이를 포함하는 메모리 시스템을 포함한다.

Description

반도체 장치 및 이를 포함하는 메모리 시스템{Semiconductor device and memory system having the same}
본 발명은 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 파라미터 레지스터를 포함하는 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로들과, 주변회로들을 제어하도록 구성된 제어회로를 포함한다. 시스템은 반도체 장치에 명령신호 및 어드레스를 전달하고 반도체 장치로부터 데이터를 수신하는 호스트와 반도체 장치를 포함한다. 반도체 장치는 데이터 입출력 속도, 전원 레벨 등의 동작 특성을 제어하는 호스트의 환경에 맞게 다양한 모드를 지원하기 위하여, 제어회로 내에 파라미터 레지스터를 구비한다.
파라미터 레지스터에는 동작 특성을 결정하는 다양한 피처 파라미터들(feature parameters)가 저장되는데, 반도체 장치가 점차 다양한 동작모드를 지원하게 되면서 그 수도 점차 증가하고 있다. 피처 파라미터들의 수가 증가하면 이를 세팅하기 위해 소모되는 시간도 증가한다. 예를 들면, 반도체 장치는 전원이 들어오면 파라미터 레지스터에 피쳐 파라미터들을 입력한다. 그리고, 동작모드가 선택되면 선택된 동작모드에 적용한 피쳐 파라미터들을 찾기 위하여 파라미터 레지스터에 저장된 피처 파라미터들을 순차적으로 리드한다. 따라서, 동작모드가 다양해지면서 파라미터 레지스터에 입력되는 피처 파라미터들의 용량이 증가할수록 동작모드를 변환하는데 걸리는 시간이 길어지므로, 반도체 장치의 동작 속도가 느려질 수 있으며, 메모리 시스템의 전반적인 성능이 저하될 수 있다.
본 발명의 실시예는 피처 파라미터들의 관리를 용이하게 할 수 있는 파라미터 레지스터를 제공한다.
또한, 본 발명의 실시예는 피처 파라미터를 빠르게 리드함으로써 동작모드를 빠르게 변환할 수 있는 반도체 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 서로 다른 동작모드들에 대한 파라미터들이 각각 저장되며, 쌍을 이루는 다수의 버스 라인들 및 버스바 라인들에 공통으로 연결된 다수의 파라미터 그룹들이 포함된 파라미터 레지스터를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 데이터가 저장되는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로 및 서로 다른 동작모드들에 대한 파라미터들을 서로 다른 파라미터 그룹들에 저장하고, 동작모드 전환시 선택된 동작모드에 대응되는 파라미터 그룹에 저장된 파라미터들을 출력하여 반도체 장치를 선택된 동작모드로 동작시키기 위하여 상기 주변회로를 제어하도록 구성된 제어회로를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 명령신호 및 어드레스들을 출력하도록 구성된 호스트 및 상기 명령신호 및 상기 어드레스들에 응답하여 프로그램, 리드 및 소거 동작을 수행하고 상기 호스트와 데이터를 교환하도록 제어회로, 주변회로 및 메모리 셀 어레이를 포함하는 반도체 장치를 포함하고, 상기 제어회로는, 서로 다른 동작모드들에 대한 파라미터들을 서로 다른 파라미터 그룹들에 저장하고, 동작모드 전환시 선택된 동작모드에 대응되는 파라미터 그룹에 저장된 파라미터들을 출력하여 반도체 장치를 선택된 동작모드로 동작시키기 위하여 상기 주변회로를 제어하도록 구성된다.
본 기술은 피처 파라미터의 관리를 용이하게 할 수 있으며, 피처 파라미터의 리드 속도를 단축함으로써 반도체 장치의 동작모드 변환을 빠르게 수행할 수 있다. 이로 인해, 반도체 장치를 포함하는 메모리 시스템의 성능을 개선할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 포함하는 메모리 시스템을 개략적으로 설명하기 위한 도면이다.
도 2는 본 발명에 따른 반도체 장치의 제어회로의 구성을 개략적으로 설명하기 위한 도면이다.
도 3은 본 발명에 따른 파라미터 레지스터를 구체적으로 설명하기 위한 회로도이다.
도 4는 본 발명에 따른 반도체 장치의 동작모드 변환 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 포함하는 메모리 시스템을 개략적으로 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 호스트(200) 및 반도체 장치(300)를 포함한다.
호스트(200)는 반도체 장치(200)를 제어하기 위한 명령신호 및 어드레스를 출력한다.
반도체 장치(300)는 호스트(200)로부터 출력된 명령신호 및 어드레스에 응답하여 프로그램, 리드 및 소거 동작을 수행하고 데이터를 교환하도록 구성된 제어회로(310), 주변회로(320) 및 메모리 셀 어레이(330)를 포함한다.
제어회로(310)는 호스트(200)로부터 명령신호 및 어드레스를 인가받고 프로그램, 리드 및 소거 동작을 수행하도록 주변회로(320)를 제어한다. 특히, 제어회로(310)는 반도체 장치(300)에 전원이 인가되면 다양한 동작모드들을 위한 파라미터들(parameters)을 각각의 서로 다른 동작모드들로 구분된 그룹 단위로 저장하고, 동작모드 전환시 선택된 동작모드에 대응되는 그룹의 파라미터들을 출력하여 반도체 장치(300)가 선택된 동작모드로 동작되도록 주변회로(320)를 제어한다. 파라미터는 반도체 장치(300)의 다양한 동작모드들을 설정하기 위한 일종의 디폴트 데이터로써, 데이터 입출력 속도, 전원전압 레벨 및 검증전압 레벨 등을 결정하는 데이터를 일컫는다. 이러한 파라미터들은 반도체 장치(300)의 동작 특성을 결정하므로 피처 파라미터(feature parameter)라고도 한다. 예를 들면, 파라미터 레지스터(400)에는 반도체 장치(300)를 고전압 모드로 동작시키기 위한 파라미터들이 저장될 수 있고, 저전압 모드로 동작시키기 위한 파라미터들이 저장될 수도 있다. 반도체 장치(300)의 동작모드는 다양하게 설정될 수 있으므로, 각 동작모드에 맞는 다수의 파라미터들이 저장될 수 있다.
주변회로(320)는 제어회로(310)의 제어에 따라 메모리 셀 어레이(330)의 프로그램(program), 리드(read) 및 소거(erase) 동작을 수행하고, 리드된 데이터를 호스트(200)로 전달하도록 구성된 다수의 회로들을 포함한다.
메모리 셀 어레이(330)는 다수의 메모리 블록들(미도시)을 포함하며, 각각의 메모리 블록은 다수의 셀 스트링들(미도시)을 포함한다. 각각의 셀 스트링은 데이터를 저장하기 위한 다수의 메모리 셀들(미도시)을 포함한다.
도 2는 본 발명에 따른 반도체 장치의 제어회로의 구성을 개략적으로 설명하기 위한 도면이다.
도 2를 참조하면, 제어회로(310)는 반도체 장치(300)의 전반적인 동작을 제어하는 프로세싱 유닛(CPU)과, 프로세싱 유닛(CPU)의 동작 메모리로써 사용되는 램(RAM)과, 호스트(도 1의 200)와 제어회로(310)간의 데이터 교환 프로토콜을 구비하는 호스트 인터페이스(I/F)와, 에러 발생시 에러 정정 코드를 출력하고 에러를 정정하기 위한 에러 정정 회로(ECC)와, 다양한 동작모드들을 위한 파라미터들을 저장하기 위한 파라미터 레지스터(400)를 포함할 수 있다.
또한, 도면에는 도시되지 않았으나, 제어회로(310)는 호스트(200)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수 있다.
이러한 메모리 시스템(100)은 휴대용 데이터 저장 카드로 구현되거나, 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
상술한 제어회로(310)의 구성 중에서 파라미터 레지스터(400)를 구체적으로 설명하도록 한다.
도 3은 본 발명에 따른 파라미터 레지스터를 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 파라미터 레지스터(400)는 다양한 동작모드를 위한 디폴트 값인 파라미터들을 저장하기 위한 제1 내지 제k 파라미터 그룹들(GR1 내지 GRk; k는 양의 정수)과, 파라미터들을 전송하기 위한 다수의 제1 내지 제n 버스 라인들(1BUS 내지 nBUS), 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb) 및 파라미터 레지스터(400)를 리셋하기 위한 제1 내지 제n 리셋회로들(RC1 내지 RCn; n은 양의 정수)을 포함한다.
제1 내지 제k 파라미터 그룹들(GR1 내지 GRk)은 서로 다른 제1 내지 제n 버스 라인들(1BUS 내지 nBUS)과 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)에 연결된 다수의 래치들(LAT11 내지 LAT1n, LAT21 내지 LAT2n, LAT31 내지 LAT3n 및 LATk1 내지 LATkn)을 포함하며, 래치들(LAT11 내지 LAT1n, LAT21 내지 LAT2n, LAT31 내지 LAT3n 및 LATk1 내지 LATkn)에 저장된 데이터를 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 또는 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)에 전송하거나 다른 파라미터 그룹으로 전송하기 위한 스위칭부(SC11 내지 SC1n, SC21 내지 SC2n, SC31 내지 SC3n 및 SCk1 내지 SCkn)를 포함한다. 제1 내지 제k 파라미터 그룹들(GR1 내지 GRk)은 서로 동일한 구성으로 이루어지며, 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 및 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)에 공통으로 연결되므로, 제1 파라미터 그룹(GR1)을 예를 들어 파라미터 그룹의 상세한 구성을 설명하도록 한다.
제1 파라미터 그룹(GR1)은 서로 쌍을 이루는 제1 내지 제n 스위칭부들(SC11 내지 SC1n)과 제1 내지 제n 래치들(LAT11 내지 LAT1n)을 포함한다. 예를 들면, 제1 스위칭부(SC11)와 제1 래치(LAT11)가 서로 쌍을 이루고, 제n 스위칭부(SC1n)와 제n 래치(LAT1n)가 서로 쌍을 이룬다. 제1 파라미터 그룹(GR1)에 포함된 스위칭부와 래치로 이루어진 각각의 쌍은 서로 다른 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 및 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)에 연결되며, 서로 다른 리셋회로들(RC1 내지 RCn)에 의해 리셋될 수 있다.
제1 스위칭부(SC11)는 제1 버스 라인(1BUS) 및 제1 버스바 라인(1BUSb)과 제1 래치(LAT11) 사이에 연결되고, 제1 스위칭 신호(S111) 및 제2 스위칭 신호(S112)에 응답하여 동작하는 제1 스위치(111) 및 제2 스위치(112)를 포함한다. 구체적으로 설명하면, 제1 스위치(111)는 제1 스위칭 신호(S111)에 응답하여 제1 래치(LAT11)의 제1 노드(Q)와 제1 버스 라인(1BUS)을 서로 연결한다. 제2 스위치(112)는 제2 스위칭 신호(S112)에 응답하여 제1 래치(LAT11)의 제2 노드(Qb)와 제1 버스바 라인(1BUSb)를 서로 연결한다. 제1 및 제2 스위치들(111 및 112)은 NMOS 트랜지스터로 구현될 수 있다.
제1 래치(LAT11)는 두 개의 인버터들로 구성되며, 제1 스위치(111) 또는 제2 스위치(112)의 동작에 의해 제1 버스 라인(1BUS) 또는 제1 버스바 라인(1BUSb)으로부터 전달된 데이터를 저장하거나, 래치에 저장된 데이터를 제1 버스 라인(1BUS) 또는 제1 버스바 라인(1BUSb)에 전달한다.
제1 버스바 라인(1BUSb)에는 제1 래치(LAT11)를 리셋하도록 구성된 적어도 하나의 제1 리셋회로(RC1)가 연결된다. 제1 리셋회로(RC1)는 제1 리셋신호(RES1)에 응답하여 제1 버스바 라인(1BUSb)에 전원전압(VCC)을 인가하도록 구성된 제1 리셋 스위치(P1)를 포함한다. 제1 리셋 스위치(P1)는 PMOS 트랜지스터로 구현될 수 있다. 예를 들면, 제1 리셋신호(RES1)와 제2 스위칭 신호(S112)가 하이가 되면, 제1 래치(LAT11)의 제2 노드(Qb)에는 '1' 데이터가 저장되고 제1 노드(Q)에는 '0' 데이터가 저장되어 제1 래치(LAT11)가 리셋될 수 있다. 또는, 제1 리셋신호(RES1)만 하이가 되면, 제1 버스바 라인(1BUSb)만 리셋될 수 있다. 도면에서는 제1 리셋회로(RC1)가 제1 버스바 라인(1BUSb)에 연결되어 있으나, 반도체 장치(300)에 따라 제1 리셋회로(RC1)를 제1 버스 라인(1BUS)에 연결하여 제1 래치(LAT11)를 리셋할 수도 있으며, 제1 리셋회로(RC1)에 전원전압(VCC) 대신 접지전압 단자를 연결할 수도 있다. 또한, 제1 리셋회로(RC1)를 제1 버스 라인(1BUS) 제1 버스바 라인(1BUSb)에 다수개 연결하여 리셋 동작에 걸리는 시간을 단축할 수도 있다.
제1 파라미터 그룹(GR1)의 제2 스위칭부(SC12)와 제2 래치(LAT12)는 제2 버스 라인(2BUS) 및 제2 버스바 라인(2BUSb)에 연결된다. 제2 버스바 라인(2BUSb)에는 제2 리셋회로(RC2)가 연결된다.
이러한 방식으로 제n 스위칭부(SC1n)와 제n 래치(LAT1n)는 제n 버스 라인(nBUS) 및 제n 버스바 라인(nBUSb)에 연결되며, 제n 리셋회로(RCn)는 제n 버스바 라인(BUSb)에 연결된다.
나머지 제2 내지 제k 파라미터 그룹들(GR2 내지 GRk)도 상술한 제1 파라미터 그룹(GR1)과 동일하게 구성된다. 예를 들면, 제1 버스 라인(1BUS) 및 제1 버스바 라인(1BUSb)에는 제1 내지 제k 파라미터 그룹들(GR1 내지 GRk) 각각에 포함된 제1 스위칭부들(SC11 내지 SCk1)이 공통으로 연결되고, 제1 스위칭부들(SC11 내지 SCk1)에는 제1 내지 제k 파라미터 그룹들(GR2 내지 GRk)에 포함된 제1 래치들(LAT11 내지 LATk1)이 연결된다. 즉, 제1 내지 제n 버스 라인들(1BUS 내지 nBUS)과 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)은 각각 쌍을 이루므로, 제1 내지 제k 파라미터 그룹들(GR1 내지 GRk)에 포함된 제1 스위칭부들(SC11 내지 SCk1)과 제1 래치들(LAT11 내지 LATk1)은 제1 버스 라인(1BUS) 및 제1 버스바 라인(1BUSb)에 공통으로 연결되고, 제2 스위칭부들(SC12 내지 SCk2)과 제2 래치들(LAT12 내지 LATk2)은 제2 버스 라인(2BUS) 및 제2 버스바 라인(2BUSb)에 공통으로 연결되고, 제n 스위칭부들(SC1n 내지 SCkn)과 제n 래치들(LAT1n 내지 LATkn)은 제n 버스 라인(nBUS) 및 제n 버스바 라인(nBUSb)에 공통으로 연결된다.
또한, 제1 내지 제k 스위칭부들(SC11 내지 SCkn) 각각에 포함된 제1 및 제2 스위치들(111 내지 kn1, 112 내지 kn2)은 서로 다른 스위칭 신호들(S111 내지 Skn1, S112 내지 Wkn2)에 응답하여 각각 동작할 수 있다. 서로 다른 스위칭 신호들(S111 내지 Skn1, S112 내지 Skn2)과 제1 내지 제n 리셋신호들(RES1 내지 RESn)은 호스트(도 1의 200)의 제어에 따라 제어회로(310) 내부에서 출력될 수 있다.
상술한 바와 같이, 파라미터 레지스터(400)는 서로 다른 스위칭 신호들(S111 내지 Skn1, S112 내지 Wkn2) 및 리셋신호들(RES1 내지 RESn)에 응답하여 동작할 수 있으므로, 래치들(LAT11 내지 LATkn)에 저장되는 파라미터들을 다양한 방법으로 관리할 수 있다.
도 4는 본 발명에 따른 반도체 장치의 동작모드 변환 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 반도체 장치(300)에 전원이 인가되면, 제어회로(도 1의 310)는 제1 내지 제n 리셋신호들(RES1 내지 RESn) 및 제2 스위칭 신호들(S112 내지 Sk12, S122 내지 Sk22, S1n2 내지 Skn2)을 활성화시켜 제1 내지 제k 파라미터 그룹들(GR1 내지 GRk)에 포함된 모든 래치들(LAT11 내지 LATkn)을 리셋한다. 이어서, 제어회로(310)는 반도체 장치의 다양한 동작모드들을 위한 데이터인 파라미터들을 파라미터 레지스터(400)에 로드한다. 예를 들면, 제1 동작모드에 관한 파라미터들은 제1 파라미터 그룹(GR1)에 저장되고, 제2 동작모드에 관한 파라미터들은 제2 파라미터 그룹(GR2)에 저장되고, 제k 동작모드에 관한 파라미터들은 제k 파라미터 그룹(GRk)에 저장될 수 있다. 따라서, 반도체 장치(300)의 다양한 동작모드들에 관한 파라미터들이 파라미터 그룹들에 모두 로딩된다.
제1 동작모드가 선택되면, 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 리셋한 후, 제1 파라미터 그룹(GR1)에 저장된 제1 파라미터들을 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 또는 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 통하여 내부회로에 전송한다. 내부 회로는 전송받은 제1 파라미터에 따라 제1 동작모드를 설정한다. 제1 동작모드에서 제2 동작모드로 전환되면, 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 리셋한 후, 제1 파라미터 그룹(GR1)에 저장된 제1 파라미터들을 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 또는 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 통하여 내부회로에 전송하여 제2 동작모드를 설정할 수 있다. 제2 동작모드에서 제3 동작모드로 전환시, 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 리셋한 후, 제1 파라미터 그룹(GR1)에 저장된 제1 파라미터들을 제1 내지 제n 버스 라인들(1BUS 내지 nBUS) 또는 제1 내지 제n 버스바 라인들(1BUSb 내지 nBUSb)을 통하여 내부회로에 전송하여 제3 동작모드를 설정할 수 있다.
이처럼, 동작모드 전환시 선택된 동작모드에 해당되는 파라미터들을 즉시 출력할 수 있으므로, 동작모드의 전환 및 설정 동작을 빠르게 수행할 수 있다.
또한, 파라미터 레지스터는 제1 내지 제n 스위칭부들(SC11 내지 SCkn)의 동작에 따라 파라미터 그룹들 간의 데이터 교환 동작을 수행할 수 있다. 예를 들면, 제3 파라미터 그룹(GR3)을 리셋한 후, 제1 파라미터 그룹(GR1)에 저장된 파라미터들을 제1 내지 제n 버스 라인들(1BUS~nBUS) 및 제1 내지 제n 버스바 라인들(1BUSb~nBUSb)을 통하여 제3 파라미터 그룹(GR3)으로 전송할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 메모리 시스템 200: 호스트
300: 반도체 장치 310: 제어회로
320: 주변회로 330: 메모리 셀 어레이
400: 파라미터 레지스터
RC1~RCn: 리셋회로 GR1~GRn: 파라미터 그룹
SC11~SCkn: 스위칭부 LAT11~LAT: 래치
1BUS~nBUS: 버스 라인 1BUSb~nBUSb: 버스바 라인

Claims (15)

  1. 서로 다른 동작모드들에 대한 파라미터들이 각각 저장되며, 쌍을 이루는 다수의 버스 라인들 및 버스바 라인들에 공통으로 연결된 다수의 파라미터 그룹들이 포함된 파라미터 레지스터를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 파라미터 그룹들 각각은,
    상기 버스 라인들 및 버스바 라인들 각각의 쌍에 연결된 스위칭부들; 및
    상기 스위칭부들에 연결되며 상기 파라미터들이 저장되는 래치들을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 스위칭부들 각각은,
    제1 스위칭 신호에 응답하여 상기 버스 라인과 상기 래치의 제1 노드를 연결하도록 구성된 제1 스위치; 및
    제2 스위칭 신호에 응답하여 상기 버스바 라인과 상기 래치의 제2 노드를 연결하도록 구성된 제2 스위치를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 파라미터 그룹들 중 선택된 파라미터 그룹이 상기 파라미터들을 저장하거나 저장된 파라미터들을 출력하는 동안, 나머지 파라미터 그룹은 동작하지 않는 반도체 장치.
  5. 제1항에 있어서,
    상기 버스 라인들 또는 상기 버스바 라인들에 연결되어 상기 래치들을 리셋하도록 구성된 리셋회로들을 더 포함하는 반도체 장치.
  6. 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 주변회로; 및
    서로 다른 동작모드들에 대한 파라미터들을 서로 다른 파라미터 그룹들에 저장하고, 동작모드 전환시 선택된 동작모드에 대응되는 파라미터 그룹에 저장된 파라미터들을 출력하여 반도체 장치를 선택된 동작모드로 동작시키기 위하여 상기 주변회로를 제어하도록 구성된 제어회로를 포함하는 반도체 장치.
  7. 제6항에 있어서, 상기 파라미터 그룹들 각각은,
    버스 라인들 및 버스바 라인들 각각의 쌍에 연결된 스위칭부들; 및
    상기 스위칭부들에 연결되며 상기 파라미터들이 저장되는 래치들을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 스위칭부들 각각은,
    제1 스위칭 신호에 응답하여 상기 버스 라인과 상기 래치의 제1 노드를 연결하도록 구성된 제1 스위치; 및
    제2 스위칭 신호에 응답하여 상기 버스바 라인과 상기 래치의 제2 노드를 연결하도록 구성된 제2 스위치를 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 버스 라인들 또는 상기 버스바 라인들에 연결되어 상기 래치들을 리셋하도록 구성된 리셋회로들을 더 포함하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제어회로는 상기 파라미터 그룹들 중 선택된 파라미터 그룹이 상기 파라미터들을 저장하거나 저장된 파라미터들을 출력하는 동안, 나머지 파라미터 그룹들은 동작하지 않도록 상기 파라미터 그룹들을 제어하는 반도체 장치.
  11. 명령신호 및 어드레스들을 출력하도록 구성된 호스트; 및
    상기 명령신호 및 상기 어드레스들에 응답하여 프로그램, 리드 및 소거 동작을 수행하고 상기 호스트와 데이터를 교환하도록 제어회로, 주변회로 및 메모리 셀 어레이를 포함하는 반도체 장치를 포함하고,
    상기 제어회로는,
    서로 다른 동작모드들에 대한 파라미터들을 서로 다른 파라미터 그룹들에 저장하고, 동작모드 전환시 선택된 동작모드에 대응되는 파라미터 그룹에 저장된 파라미터들을 출력하여 반도체 장치를 선택된 동작모드로 동작시키기 위하여 상기 주변회로를 제어하도록 구성된 메모리 시스템.
  12. 제11항에 있어서, 상기 파라미터 그룹들 각각은,
    버스 라인들 및 버스바 라인들 각각의 쌍에 연결된 스위칭부들; 및
    상기 스위칭부들에 연결되며 상기 파라미터들이 저장되는 래치들을 포함하는 반도체 장치.
  13. 제12항에 있어서, 상기 스위칭부들 각각은,
    제1 스위칭 신호에 응답하여 상기 버스 라인과 상기 래치의 제1 노드를 연결하도록 구성된 제1 스위치; 및
    제2 스위칭 신호에 응답하여 상기 버스바 라인과 상기 래치의 제2 노드를 연결하도록 구성된 제2 스위치를 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 버스 라인들 또는 상기 버스바 라인들에 연결되어 상기 래치들을 리셋하도록 구성된 리셋회로들을 더 포함하는 반도체 장치.
  15. 제11항에 있어서,
    상기 제어회로는 상기 파라미터 그룹들 중 선택된 파라미터 그룹이 상기 파라미터들을 저장하거나 저장된 파라미터들을 출력하는 동안, 나머지 파라미터 그룹들은 동작하지 않도록 상기 파라미터 그룹들을 제어하는 반도체 장치.
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