KR100733747B1 - 데이터 전송 방법, 데이터 전송 회로, 출력 회로, 입력회로, 반도체 장치 및 전자장치 - Google Patents

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Abstract

데이터 전송 회로는 n 비트 (n은 2 이상의 정수) 의 제 1 의 2치 전압 데이터를 단일 데이터 전송 라인으로 출력되는 2n치의 다치 전류 데이터로 변환하는 전압/전류 변환 회로를 포함한다. 전류 비교 회로는 데이터 전송 라인 상의 다치 전류 데이터를 (2n-1) 비트의 2치 전류 데이터로 변환하고, 전류/전압 변환 회로는 (2n-1) 비트의 2치 전류 데이터를 (2n-1) 비트의 제 2 2치 전압 데이터로 변환한다. 카운터 회로는 (2n-1) 비트의 제 2 2치 전압 데이터로부터 n 비트의 제 1 2치 전압 데이터를 복원한다.
데이터 전송 방법, 데이터 전송 회로

Description

데이터 전송 방법, 데이터 전송 회로, 출력 회로, 입력 회로, 반도체 장치 및 전자장치{DATA TRANSMISSION METHOD, DATA TRANSMISSION CIRCUIT, OUTPUT CIRCUIT, INPUT CIRCUIT, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
기술분야
본 발명은, 데이터 전송 방법, 데이터 전송 회로, 출력 회로, 입력 회로, 및 출력 회로, 및/또는 입력 회로를 사용하는 반도체 장치와 전자장치에 관한 것이다.
배경기술
디지털 화상 처리 장치의 고도의 기능, 및 고해상도를 포함하는 고화질을 향한 트렌드와 함께, 예를 들어, 디지털 화상 처리 장치에 탑재되는 LSI 중에서 디지털 회로 사이에서 고속으로 대량의 데이터를 전송하는 것에 대한 요구가 증가한다.
도 1은 플라즈마 패널 디스플레이를 포함하는 제 1 종래 실시예의 디지털 화상 처리 장치의 구성을 도시한 블록도이다. 도 1을 참조하면, 디지털 화상 처리 장치는 화상 처리 LSI (501), 버스 라인 (502), 드라이버 (503), 및 플라즈마 디스플레이 패널 (504) 을 구비한다. 화상 처리 LSI (501) 는 색공간 변환, γ보정 등의 신호처리를 수행하고, 신호처리된 화상 데이터는 플라즈마 디스플레이 패널 (504) 상에 표시를 위해 버스 라인 (502) 을 통해 드라이버 (503) 로 전송된다.
여기서, 해상도 WXGA (Wide-XGA의 축약어이며, 4095 화소 × 768 라인의 화 수소를 의미함) 를 갖는 플라즈마 디스플레이 패널의 상반부와 하반부 각각은 256 비트, 4 포트 드라이버에 구동된다고 가정한다. 이 경우, 화상 처리 LSI는 128 (4095화소/256화소×4포트×2영역) 의 버스 라인에 대응하는 다수의 출력 단자를 필요로 한다. 다시 말해서, 2치 전압 데이터를 취급하는 버스라인을 사용하는 종래의 데이터 전송 방법에서, 라인 및 LSI의 입력/출력 단자가 대량 필요하며, 따라서 이후 등장하는 고해상도 장치에 대해 고비용이 예상된다.
대량의 라인 및 LSI의 입력 출력 단자를 필요로 하는 데이터 전송에 대한 2치 전압 데이터와 관련된 과제는 2치 전압 데이터가 아닌 다치 전압 데이터를 사용함으로써 해결할 수 있다. 예를 들어, 2 비트, 3 비트, 또는 4 비트의 2치 전압 데이터가, 4치, 8치, 또는 16치의 다치 전압 데이터로 인코딩되어서 송신측으로부터 송신되어, 수신측 상에서 다치 전압 데이터가 원래의 2 비트, 3 비트, 및 4 비트의 2치 전압 데이터로 복원되면, 상기 과제는 해결될 수 있다. 이때, 라인의 수는, 2치 전압 데이터의 전송의 경우의 1/2, 1/3, 또는 1/4로 감소할 수 있다.
그러나, 고차원 전압 다치 인코딩을 수행할 경우, 공급 전압의 제한 때문에 각치의 1 단계당 전압이 감소하고, 상대적으로 노이즈 전압이 증가한다. 이 때문에, 수신측에서의 다치의 판별이 곤란해진다. 예를 들면, 4 비트의 2치 전압 데이터가 단일 라인을 통해 전송되는 16치 전압 데이터로 변환될 때, 3.3 V의 공급 전압은 약 2OO mV의 단계 당 전압을 제공한다. 따라서, 정상적인 데이터 전송에 대해서, 노이즈 전압을 1 단계 이하로 억제하고, 수신측은 약 200 mV의 분해능을 가져야 한다. 일반적으로, 노이즈 마진 및 분해능의 관점으로부터 전압 데 이터의 고차원 다치 인코딩은 곤란하다.
다치 전압 데이터를 통한 데이터 전송의 과제를 해결하기 위해서, 다치 전류 데이터를 이용하는 데이터 전송 방법이 제공되었다. 다치 전류 데이터 인코딩은 고치 인코딩에 적합한데, 그 이유는 다치 전압 데이터 인코딩에 비해 넓은 노이즈 마진 때문이다. 예를 들어, 일본국 공개특허공보 2001-156621은 데이터 전송 시스템 (제 2 종래예) 을 제안한다. 도 2는 이 데이터 전송 시스템을 나타낸다. 도 2를 참조하면, 송신측 상의 내부 회로 (601) 로부터 출력되는 2치 전압 데이터가 DA 컨버터 (DAC: Digital to Analog Converter) (602) 에 의해 다치 전압 데이터로 변환된다. 다치 전압 데이터는 PMOS 트랜지스터 (603) 에 의해 다치 전류 데이터로 변환된다. 다치 전류 데이터는 단일 데이터 라인 (604) 을 통해 송신된다. 수신측에서는, 다치 전류 데이터가 전류 미러 회로 (605) 에 의해 수신되며, AD 컨버터 (ADC: Analog to Digital Converter) (606) 에 의해 원래의 2치 전압 데이터로 복원된다. 복원된 2치 전압 데이터는 내부 회로 (607) 에서 사용된다. 이 방법은 다치 전압 데이터에 기초한 데이터 전송보다 송신과 수신 사이에서 노이즈의 영향을 덜 받으며, 버스 라인수가 감소된 데이터 전송을 달성할 수 있다.
그러나, 제 2 종래예가 디지털 화상 처리 장치에 적용될 경우, 다음의 문제점이 발생한다. 2치 전압 데이터가 DA 컨버터 (602) 에 의해 다치 전압 데이터로 변환된 후, 다치 전압 데이터가 PMOS 트랜지스터 (603) 에 의해 다치 전류 데이터로 변환된다. 따라서, 송신측 상에서 전압 데이터는 여전히 노이즈의 영향을 받기 쉽다.
또한, 송신측 상에서 고차원 다치 인코딩이 수행될 경우, DA 컨버터 (602) 는 대량의 하드웨어를 필요로 한다. 또한, 순차 비교형 AD 컨버터 (606) 가 사용되기 때문에, 다치 전류 데이터로부터 2치 전압 데이터로의 변환에서는 가장 중요한 비트로부터 순서대로 값이 확정된다. 따라서, 수신측 상에서 다치 전류 데이터로부터 원래의 2치 전압 데이터로 복원하기 위해서 긴 시간이 필요하다.
송신측 상에서 노이즈의 영향을 받기 어려우며, 2치 전압 데이터로부터 다치 전류 데이터로의 변환에 소량의 하드웨어를 필요로 하며, 수신측 상의 다치 전류 데이터로부터 원래의 2치 전압 데이터로의 복원을 고속으로 수행하는 데이터 전송 방법 및 회로가 바람직하다.
특허문헌 1: 일본국 공개특허공보 2001-156621
발명의 개시
본 발명의 목적은, 송신측 상에서 노이즈의 영향을 받기 어려운 데이터 전송방법 및 회로를 제공하는 것이다.
본 발명의 다른 목적은, 2치 전압 데이터로부터 다치 전류 데이터로의 변환에 소량의 하드웨어를 필요로 하는 데이터 전송 방법 및 회로를 제공하는 것이다.
본 발명의 또 다른 목적은, 수신측 상의 다치 전류 데이터로부터 원래의 2치 전압 데이터로의 복원을 고속으로 수행하는 데이터 전송 방법 및 회로를 제공하는 것이다.
본 발명의 일 양태에서, 디지털 화상 처리 장치의 데이터 전송 방법은, n 비 트 (n은 2이상의 정수) 의 제 1 2치 전압 데이터를 2n치의 다치 전류 데이터로 변환하고, 다치 전류 데이터를 단일 데이터 라인을 통해 전송하고, 데이터 라인 상의 다치 전류 데이터를 (2n-1) 비트의 2치 전류 데이터로 변환하고, (2n-1) 비트의 2치 전류 데이터를 (2n-1) 비트의 제 2 2치 전압 데이터로 변환하고, (2n-1) 비트의 제 2 2치 전압 데이터로부터 n 비트의 제 1 2치 전압 데이터를 복원함으로써 달성한다.
본 발명의 다른 양태에서는, 디지털 화상 처리 장치의 데이터 전송 회로는, n 비트 (n은 2이상의 정수) 의 제 1 2치 전압 데이터를 2n치의 다치 전류 데이터로 변환하는 전압/전류 변환 회로, 다치 전류를 전송하는 단일 데이터 전송 라인, 데이터 라인상의 다치 전류 데이터를 (2n-1) 비트의 2치 전류 데이터로 변환하는 전류 비교 회로, (2n-1) 비트의 2치 전류 데이터를 (2n-1) 비트의 제 2 2치 전압 데이터로 변환하는 전류/전압 변환 회로, 및 (2n-1) 비트의 제 2 2치 전압 데이터로부터 n 비트의 제 1 2치 전압 데이터를 복원하는 카운터 회로를 구비한다.
여기서, 전압/전류 변환 회로는 n 비트의 각 비트에 대응하는 값 2i (i는 0 이상 n-1이하의 정수) 에 비례하는 전류를 생성하고, 생성된 전류를 멀티플렉싱하여 n 비트의 제 1 2치 전압 데이터에 비례하는 다치 전류 데이터를 데이터 전송 라인상에 출력할 수도 있다.
또한, 전류 비교 회로는 다치 전류 데이터를 (2n-1) 비트로 확장하고, 다치 전류 데이터의 전류값이 (2n-1) 비트의 각각에서 대응하는 임계 전류보다 큰 값인지의 여부에 기초하여 결정되는 논리값인 (2n-1) 비트의 2치 전류 데이터를 출력할 수도 있다.
또한, 전류/전압 변환 회로는 (2n-1) 비트의 2치 전류 데이터를 비트 단위로 (2n-1) 비트의 제 2 2치 전압 데이터로 변환할 수도 있다.
또한, 카운터 회로는 (2n-1) 비트의 제 2 2치 전압 데이터를 수신하고, 논리 "1"을 가지는 비트 위치에 기초하여 제 1 2치 전압 데이터를 복원하는 논리 회로를 구비하는 것이 바람직하다.
전압/전류 변환 회로는 n 비트에 대응해서 병렬로 배치된 제 1 회로군을 구비하고, 제 1 회로의 각각은 n 비트의 대응하는 비트에 대응하는 값 2i (i 은 0 이상 n-1 이하의 정수) 에 비례하는 전류를 생성할 수도 있다. 이 경우, 제 1 회로의 각각은, 전원 단자 또는 접지 단자에 접속된 소스 단자, 및 서로 접속되는 게이트 단자와 드레인 단자를 갖는 제 1 트랜지스터, 게이트 단자에 외부로부터의 n 비트의 대응하는 비트의 제 1 2치 전압 데이터가 주어지고 드레인 단자가 제 1 트랜지스터의 드레인 단자에 접속되는 제 2 트랜지스터, 및 전원 단자 또는 접지 단자에 접속된 소스 단자, 및 제 1 트랜지스터의 게이트 단자에 접속되는 게이트 단 자를 갖는 제 3 트랜지스터를 구비하는 것이 바람직하다. 전압/전류 변환 회로는, 제 1 회로 각각의 제 2 트랜지스터의 소스 단자와 접지 단자 또는 전원 단자의 사이에 접속되는 제 1 정전류 소스를 더 구비하고, 제 1 회로의 각각의 제 3 트랜지스터는 데이터 전송 라인에 공통으로 접속된 드레인 단자를 갖는다. 또한, 제 1 회로 각각의 제 3 트랜지스터는 게이트 단자를 갖는 것이 바람직하며, 제 3 트랜지스터의 게이트 단자의 사이즈는 외부로부터 공급되는 n 비트의 제 1 2치 전압 데이터에 따라 2i에 비례하는 출력 전류값을 갖도록 설정되는 것이 바람직하다.
또한, 전류 비교 회로는 (2n-1) 비트에 대응해서 병렬로 배치된 제 2 회로군을 구비할 수도 있으며, 제 2 회로의 각각은 다치 전류 데이터의 전류값이 대응하는 임계 전류보다 클 때, 대응하는 비트의 논리값을 "1"에 설정할 수도 있다. 이 경우, 전류 비교 회로는, 다치 전류 데이터를 드레인에서 수신하고, 드레인 단자에 접속된 게이트 단자를 갖는 제 4 트랜지스터, 및 접지 단자 또는 전원 단자에 접속된 소스 단자, 및 제 2 회로군을 구비하고, 제 2 회로의 각각은, 제 4 트랜지스터의 게이트 단자에 접속된 게이트 단자, 공통 접지 단자 또는 공통 전원 단자에 접속된 소스를 갖는 제 5 트랜지스터, 및 제 5 트랜지스터의 드레인 단자와 임계 전류를 인가하기 위한 전원 단자 또는 접지 단자의 사이에 접속되는 제 2 정전류 소스를 구비하고, 전류 비교 회로는 (LSB) 으로부터 임계 전류에 대응하는 비트까지의 논리값이 "1"로 설정된 (2n-1) 비트의 제 2 2치 전류데이터를 출력할 수도 있 다. 또한, 제 2 정전류 소스는 소정의 단계 유닛에서 상이한 (2n-1) 비트의 임계 전류를 인가할 수도 있고, 전류 비교 회로는 (MSB) 에서 최대의 임계 전류에 대응하는 비트, 및 (LSB) 에서 최소의 임계 전류에 대응하는 비트를 갖는 (2n-1) 비트의 2치 전류데이터를 출력할 수도 있다.
전류/전압 변환 회로는 2치 전류 데이터의 (2n-1) 비트에 각각 대응해서 병렬로 배치된 제 3 회로군을 구비하고, 제 3 회로의 각각은 (2n-1) 비트의 2치 전류 데이터가 대응하는 비트를 (2n-1) 비트의 제 2 2치 전압 데이터가 대응하는 비트로 변환할 수도 있다. 이 경우, 전류/전압 변환 회로는 제 3 정전류 소스와 제 3 회로군을 구비할 수도 있으며, 제 3 회로의 각각은 공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자, 및 드레인 단자에 접속된 게이트 단자를 갖는 제 6 트랜지스터, 및 (2n-1) 비트가 대응하는 비트의 2치 전류 데이터를 수신하는 게이트 단자, 제 3 정전류 소스에 접속된 소스 단자, 및 제 6 트랜지스터의 드레인 단자에 접속된 드레인 단자를 갖는 제 7 트랜지스터를 구비할 수도 있다.
또한, 카운터 회로는 (2n-1) 비트의 제 2 2치 전압 데이터의 모든 비트가 논리 "0"일 때, 논리 "0"에서 모든 비트를 갖는 n 비트의 제 1 2치 전압 데이터를 복원하고, (2n-1) 비트의 제 2 2치 전압 데이터의 (LSB) 으로부터 논리 "1"의 비트의 수의 2진수에 대응하는 n 비트의 제 1 2치 전압 데이터를 복원하는 논리 회로를 구 비할 수도 있다. 이 경우, 카운터 회로는 3개의 최하위 비트를 위한 비트 판정 회로를 구비할 수도 있으며, 비트 판정 회로는 3개의 최하위 비트가 논리 "1"일 때 논리 "1"을 출력하는 제 1 3 비트 입력 AND 회로, 제 3 비트만이 논리 "1"일 때 논리 "1"을 출력하는 제 2 3 비트 입력 AND 회로, 및 제 1 3 비트 입력 AND 회로의 출력과 제 2 3 비트 입력 AND 회로의 출력의 논리합을 계산하는 OR 회로를 구비할 수도 있다.
또한, 본 발명의 다른 양태에서, 출력 회로는 n 비트 (n은 2이상의 정수) 의 2치 전압 데이터 Xi (i는 0이상 n-1이하의 정수) 를 수신하는 입력부, 및 2i에 비례하는 전류값을 출력하는 전류 미러 회로군을 구비하고, 2치 전압 데이터 Xi에 따라 Σ2iXi에 비례하는 전류값을 생성하기 위해 전류 미러 회로군의 출력 전류를 멀티플랙싱 한다.
또한, 본 발명의 다른 양태에서, 출력 회로는 n 비트 (n은 2이상의 정수) 의 2치 전압 데이터 Xi (i는 0이상 n-1이하의 정수) 를 수신하는 입력부, 2치 전압 데이터 Xi의 상기 n 비트의 각 비트에 대하여 제공되고, 전원 단자 또는 접지 단자에 접속된 소스 단자, 및 서로 접속되는 게이트 단자와 드레인 단자를 구비하는 제 1 트랜지스터, 각 비트에 대하여 제공되고, 게이트 단자에서 2치 전압 데이터 Xi가 주어지며, 제 1 트랜지스터의 드레인 단자에 접속된 드레인 단자를 구비하는 제 2 트 랜지스터, 각 비트에 대하여 제공되고, 전원 단자 또는 접지 단자에 접속된 소스 단자, 상기 제 1 트랜지스터의 게이트 단자에 접속된 게이트 단자, 및 다치 전류 데이터 출력 라인에 접속되는 드레인 단자를 구비하는 제 3 트랜지스터, 및 각 비트에 대하여 제공되고, 제 2 트랜지스터의 소스 단자와 접지 단자 또는 전원 단자 사이에 접속되는 정전류 소스를 구비하고, 2치 전압 데이터 Xi 에 따라 Σ2iXi에 비례하는 전류값을 갖는 다치 전류 데이터를 다치 전류 데이터 출력 라인으로 출력한다.
또한, 본 발명의 다른 양태에서, 출력 회로는 외부로부터 공급되는 n 비트 (n은 2 이상의 정수) 의 2치 전압 데이터 Xi (i는 0 이상 n-1 이하의 정수) 의 n 비트에 각각 대응해서 병렬로 배치된 제 1 트랜지스터 내지 제 3 트랜지스터의 세트를 구비하고, 제 1 트랜지스터 및 제 3 트랜지스터는 공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자를 구비하고, 제 2 트랜지스터는 공통 정전류에 접속된 소스 단자를 구비하며, 제 3 트랜지스터는 공통 다치 전류 데이터 라인에 접속된 드레인 단자를 구비하며, 2치 전압 데이터 Xi 에 따라 Σ2iXi에 비례하는 전류값은 공통 다치 전류 데이터 출력 라인에 출력된다. 이 경우, 제 3 트랜지스터는 사이즈가 2치 전압 데이터 Xi 에 따라 2i에 비례하는 출력 전류값을 발생하도록 설정된다.
또한, 본 발명의 다른 양태에서, 입력 회로는 전류 비교 회로, 및 전류/전압 변환 회로를 구비한다. 전류 비교 회로는 2n치 (n은 2이상의 정수) 의 단일 다치 전류 데이터를 수신하는 입력부, 다치 전류 데이터가 (2n-1)개의 전류 미러 회로로 확장된 (2n-1)개의 독립 전류 미러 회로, 및 다치 전류 데이터의 2n치에 대응하는 임계 전류를 (2n-1)개의 전류 미러 회로에 각각 공급하는 (2n-1)개의 임계 전류 소스를 구비하고, (2n-1) 비트가 대응하는 비트의 2치 전압 데이터는 (2n-l)개의 전류 미러 회로의 각각의 전류구동 능력과 (2n-l)개의 임계 전류 소스가 대응하는 비트로부터의 임계 전류에 기초하여 출력되며, 전류/전압 변환 회로는 (2n-l) 비트의 2치 전류 데이터를 (2n-l) 비트의 2치 전압 데이터로 변환한다. 이 경우, 전류 비교 회로는 (2n-l) 비트의 각 비트에 대하여 제공되고, 드레인 단자에서 다치 전류 데이터가 주어지며, 드레인 단자에 접속된 게이트 단자, 및 공통 접지 단자 또는 공통 전원 단자에 접속된 소스 단자를 구비하는 제 4 트랜지스터, 각 비트에 대하여 제공되고, 제 4 트랜지스터의 게이트 단자에 접속된 게이트 단자, 및 공통 접지 단자 또는 공통 전원 단자에 접속된 소스 단자를 구비하는 제 5 트랜지스터, 및 각 비트에 대하여 제공되고, 제 5 트랜지스터의 드레인 단자와 공통 전원 단자 또는 공통 접지 단자 사이에 접속되는 정전류 소스를 구비한다.
또한, 본 발명의 다른 양태에서, 입력 회로는 전류 비교 회로, 및 전류/전압 변환 회로를 구비한다. 전류 비교 회로는 외부로부터 공급되는 2n치 (n은 2이상의 정수) 의 단일 다치 전류 데이터 입력에 대하여 병렬로 배치된 제 5 트랜지스터, 다치 전류 데이터를 판별하기 위해서 사용되는 임계 전류를 출력하는 임계 전류 소스의 (2n-1)개의 세트를 구비하고, 전류 비교 회로는 공통 접지 단자 또는 공통 전원 단자에 접속된 소스 단자를 구비하는 제 5 트랜지스터, 및 공통 전원 단자 또는 공통 접지 단자에 접속된 임계 전류 소스를 구비하며, 다치 전류 데이터와 임계 전류 소스로부터의 임계 전류에 기초하여 (2n-1) 비트의 2치 전류 데이터를 출력하고, 전류/전압 변환 회로는 (2n-1) 비트의 2치 전류 데이터를 (2n-1) 비트의 2치 전압 데이터로 변환한다. 이 경우, 전류 비교 회로는 제 5 트랜지스터의 드레인 전류와 임계 전류 소스의 임계 전류에 기초하여 (2n-1) 비트 내의 다치 전류 데이터에 대응하는 비트를 검출하고, 최대의 임계 전류에 대응하는 비트를 최상위 비트로 하는 (2n-1) 비트의 2치 전류 데이터를 출력한다.
전류/전압 변환 회로는 (2n-1) 비트의 2치 전류 데이터 입력에 대하여 병렬로 배치된 (2n-1)개의 회로부를 구비하고, (2n-1)개의 회로부의 각각은 제 6 트랜지스터 및 제 7 트랜지스터를 구비하고, 제 6 트랜지스터는 공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자를 구비하고, 제 6 트랜지스터는 서로 접속된 게이트 단자와 드레인 단자를 구비하고, 제 7 트랜지스터는 제 3 의 정전류 소스에 접속된 소스 단자를 구비하고, 제 7 트랜지스터는 게이트 단자에 (2n-1) 비트의 대응하는 비트의 2치 전류 데이터가 주어지며, 대응하는 비트의 2치 전압 데이터는 제 7 트랜지스터의 드레인 단자에 접속된 제 6 트랜지스터의 드레인 잔자로부터 출력된다. 이 경우, 제 3 정전류 소스는 2치 전류 데이터의 (2n-1) 비트의 각각에 대하여, 논리 "0" 또는 "1"을 나타내는 전압 레벨을 갖는 2치 전압 데이터를 출력하도록 설정되고, 전류/전압 변환 회로는 최상위 비트의 2치 전류 데이터에 대응하는 2치 전압 데이터를 최상위 비트로, 최하위 비트의 2치 전류 데이터에 대응하는 2치 전압 데이터를 최하위 비트로 하는 (2n-1) 비트의 2치 전압 데이터를 출력한다.
또한, 반도체 장치는 상술한 출력 회로 또는 입력 회로를 구비한다. 또한, 전자 장치는 상술한 출력 회로 또는 상술한 입력 회로를 구비한다.
도면의 간단한 설명
[도 1]
도 1은 플라즈마 디스플레이 패널을 포함하는 제 1 종래기술의 예의 디지털 화상 처리 장치의 구성을 나타내는 블록도이다.
[도 2]
도 2는 제 2 종래기술의 예의 데이터 전송 시스템의 구성을 나타내는 블록도이다.
[도 3]
도 3은 본 발명의 데이터 전송 회로의 구성을 나타내는 블록도이다.
[도 4]
도 4는 본 발명의 제 1 실시형태에 따른 데이터 전송 회로의 상세한 회로구성을 나타내는 회로도이다.
[도 5]
도 5는 본 발명의 제 2 실시형태에 따른 데이터 전송 회로의 회로구성을 나타내는 회로도이다.
[도 6]
도 6은 임계 전류 소스와 16치 전류 데이터의 논리 사이의 관계를 도시한 도면이다.
[도 7]
도 7은 본 발명의 제 3 실시형태에 따른 데이터 전송 회로의 회로구성을 나타내는 회로도이다.
[도 8]
도 8은 본 발명의 제 4 실시형태에 따른 데이터 전송 회로의 회로구성을 나타내는 회로도이다.
[도 9]
도 9는 본 발명이 적용되는 전자 장치의 제 1 응용예를 도시하는 회로도이다.
[도 10]
도 10은 본 발명이 적용되는 전자 장치의 제 2 응용예를 도시하는 회로도이 다.
[도 11]
도 11은 본 발명이 적용되는 전자 장치의 제 2 응용예를 도시하는 회로도이다.
[도 12]
도 12는 본 발명이 적용되는 전자 장치의 제 3 응용예를 도시하는 회로도이다.
[도 13]
도 13은 본 발명이 적용되는 전자 장치의 제 4 응용예로서 튜너를 나타내는 회로도이다.
[도 14]
도 14는 본 발명이 적용되는 전자 장치의 제 5 응용예로서 퍼스널 컴퓨터를 나타내는 회로도이다.
[도 15]
도 15는 본 발명의 다치 전류 데이터 전송 시스템이 적용된 컬러 PDP 모듈의 회로구성을 나타내는 회로도이다.
[도 16]
도 16은 종래의 데이터 드라이버가 적용된 와이드 XGA 컬러 PDP 모듈의 회로구성을 나타내는 회로도이다.
발명을 실시하기 위한 최선의 형태
이하에, 첨부한 도면을 참조해서 본 발명의 데이터 전송 회로를 상세하게 설명한다.
도 3은 본 발명의 데이터 전송 회로의 구성을 나타내는 블록도이다. 이 실시예에서, 16치 전류 데이터가 전송된다. 도 3을 참조하면, 데이터 전송 회로는 전압/전류 변환 회로 (101), 데이터 전송부 (102), 전류 비교 회로 (103), 전류/전압 변환 회로 (104), 및 카운터 회로 (105) 를 구비한다.
전압/전류 변환 회로 (101) 는 송신측에 제공된다. 전압/전류 변환 회로 (101) 에 외부로부터 공급된 4 비트의 2치 전압 데이터 (X3, X2, X2, X0) 는 전압/전류 변환 회로 (101) 에 의해, 20X0 +21X1 +22X2 +23X2에 비례하는 16치 전류 데이터로 변환된다. 전압/전류 변환 회로 (101) 로부터 출력되는 16치 전류 데이터는, 데이터 전송부 (102) 에 의해 수신측으로 전송된다. 여기서, 2치 전압 데이터는 논리 "0" 또는 논리 "1" 중 어느 하나를 취하는 한편 16치 전류 데이터는 논리 "0" 부터 논리 "15" 까지 중 어느 하나를 취한다.
수신측상에서, 16치 전류 데이터는 전류 비교 회로 (103) 에 의해 각 비트의 전류값에 기초하여 15 비트의 2치 전류 데이터로서 출력된다. 여기서, 2치 전류 데이터는 논리 "0" 또는 논리 "1" 중 어느 하나를 취한다. 논리 "0"의 16치 전류 데이터는 논리 "0"에서 모든 비트를 갖는 2치 전류 데이터로 표현되며, 논리 "1"로부터 논리 "15"의 16치 전류 데이터는 논리 "1" 에서 대응하는 비트를 갖는 2치 전류 데이터로서 표현된다.
다음으로, 15 비트의 2치 전류 데이터는 전류/전압 변환 회로 (104) 에 의해 15 비트의 2치 전압 데이터로 변환된다. 여기서, 16치 전류 데이터에 대한 15 비트의 2치 전압 데이터의 대응은 15 비트의 2치 전류 데이터의 경우와 유사하다.
결국, 15 비트 2치 전압 데이터에서 논리 "1" 의 수는 카운터 회로 (105) 에 의해 카운트되어 원래의 4 비트의 2치 전압 데이터가 복원된다.
도 4는 본 발명의 제 1 실시형태에 따른 데이터 전송 회로의 회로구성을 나타내는 회로도이다. 전송 회로는 전압/전류 변환 회로 (201), 데이터 전송 라인 (202), 전류 비교 회로 (203), 전류/전압 변환 회로 (204), 및 카운터 회로 (205) 를 구비한다. 이 회로구성은 16 비트 전류 데이터를 전송하도록 구성되고, 비트 수에 따라 적절하게 변경된다.
전압/전류 변환 회로 (201) 는 송신측에 제공된다. 전압/전류 변환 회로 (201) 는 제 1 PMOS 트랜지스터 AP3, AP2, AP1, AP0, 제 2 NMOS 트랜지스터 BN3, BN2, BNl, BNO, 제 3 PMOS 트랜지스터 CW3, CW2, CW1, CW0, 및 제 1 정전류 소스 Vref1을 구비한다.
제 1 트랜지스터 AP3, AP2, AP1, AP0의 각각에서, 소스 단자는 전원 단자에 접속되는 한편 게이트 단자는 드레인 단자에 접속된다. 또한, 제 1 트랜지스터 AP3, AP2, AP1, AP0의 각각의 게이트 단자는 제 3 트랜지스터 CW3, CW2, CW1, CW0의 대응하는 게이트 단자에 접속된다. 또한, 제 1 트랜지스터 AP3, AP2, AP1, AP0의 각각의 드레인 단자는 제 2 트랜지스터 BN3, BN2, BNl, BNO 중 대응하는 트랜지스터의 드레인 단자에 접속된다. 제 2 트랜지스터 BN3, BN2, BNl, BNO의 각각에서, 게이트 단자에는 외부로부터의 2치 전압 데이터 X3, X2, X2, X0 중 대응하는 데이터가 공급된다. 제 2 트랜지스터 BN3, BN2, BNl, BNO의 각각의 드레인 단자는 제 1 트랜지스터 AP3, AP2, AP1, AP0의 드레인 단자에 각각 접속된다. 제 2 트랜지스터 BN3, BN2, BNl, BNO의 소스 단자는 제 1 정전류 소스 Vref1와 접속된다. 제 3 트랜지스터 CW3, CW2, CW1, CW0에서, 소스 단자는 전원 단자에 접속된다. 제 3 트랜지스터 CW3, CW2, CW1, CW0의 각각은 제 1 트랜지스터 AP3, AP2, AP1, AP0의 대응하는 트랜지스터의 게이트 단자에 접속된 게이트 단자를 갖는다. 제 3 트랜지스터 CW3, CW2, CW1, CW0의 각각은 공통 노드로서 다치 전류 데이터 출력 라인 (202) 에 접속된 드레인 단자를 구비한다. 제 1 정전류 소스 Vrefl은 제 2 트랜지스터 BN3, BN2, BNl, BNO의 소스 단자와 접지 사이에 접속된다.
전압/전류 변환 회로 (201) 에서, 트랜지스터의 세트 (BN0, AP0, CW0) - (BN3, AP3, CW3) 및 제 1 정전류 소스 Vref1에 의해 4 세트의 전류 미러 회로가 병렬로 접속된다. 4 세트의 전류 미러 회로는 제 3 PMOS 트랜지스터 CW3, CW2, CW1, CW0으로부터 1:2:4:8의 전류비를 갖는 전류를 출력한다. 따라서, 제 3 트랜지스 터 CW3, CW2, CW1, CW0의 각각은 게이트를 구비하며, 게이트의 사이즈는 제 3 트랜지스터 CW0의 2배, 4배, 8배의 전류값을 출력할 수 있도록 설정된다. 2치 전압 데이터 X3, X2, X1, X0 가 제 2 트랜지스터 BN3, BN2, BNl, BNO의 게이트 단자에 각각 공급되면, 제 3 트랜지스터 CW3, CW2, CW1, CW0의 드레인 단자로 흐르는 전류가 멀티플렉싱되어, 20X0+21X1+22X2+23X2 에 비례하는 16치 전류 데이터로서 공통 노드로부터 단일 와이어 라인인 데이터 전송 라인 (202) 으로 출력된다. 제 1 정전류 소스 Vref1 는 제 2 트랜지스터 BN3, BN2, BNl, BNO 및 그에 각각 대응하는 제 1 트랜지스터 AP3, AP2, AP1, AP0를 통해 흐르는 전류의 최대값을 규정하기 위해서 설정된다.
또한, 외부로부터 공급되는 2치 전압 데이터가 n 비트를 갖는 경우를 설명한다.
전압/전류 변환 회로의 제 1 트랜지스터 AP0 - APn -1 - 제 3 트랜지스터 CW0 - CWn -1로 구성되는 N 개의 회로 섹션은 외부로부터 공급되는 n 비트의 2치 전압 데이터에 대하여 병렬로 배치된다. 회로 섹션의 각각에 포함되는 제 1 트랜지스터 APi와 제 3 트랜지스터 CWi는 공통 전원 단자에 접속되는 소스 단자를 구비한다. 제 2 트랜지스터 BN0 - BNn -1의 소스 단자는 제 1 정전류 소스 Vref1에 접속된다. 제 3 트랜지스터 CW0 - CWn -1의 드레인 단자는 공통 노드인 다치 전류 데이터 출력 라인 (202) 에 접속된다. 전압/전류 변환 회로 (201) 의 출력이 다치 전류 데이터 출력 라인 (202) 으로 수행된다. 또한, 전압/전류 변환 회로 (201) 의 제 3 트랜지스터 CW0 - CWn -1의 사이즈는 외부로부터 공급되는 n 비트의 2치 전압 데이터의 중요성 에 따라, 2i (i=0 - n-l) 에 비례하는 출력 전류값을 가지도록 설정된다. 다치 전류 데이터는 송신측의 전압/전류 변환 회로 (201) 로부터 수신측의 전류 비교 회로 (203) 로 다치 전류 데이터 출력 라인 (202) 을 통해 전송된다.
전류 비교 회로 (203) 는 제 4 NMOS 트랜지스터 DN1, 제 5 NMOS 트랜지스터 EN0 - EN14, 및 임계 전류 소스 I0 - I14가 포함되는 제 2 정전류 소스 Vref2를 구비한다. 제 4 트랜지스터 DN1에서, 다치 전류 데이터가 드레인 단자에 주어진다. 제 4 트랜지스터 DN1의 드레인 단자와 게이트 단자가 접속되어, 소스 단자가 접지된다. 제 5 트랜지스터 EN0 - EN14 의 각각에서, 게이트 단자는 제 4 트랜지스터 DN1의 게이트 단자와 접속되어, 소스 단자가 접지된다. 제 5 트랜지스터 EN0 - EN14의 각각은 임계 전류 소스 I0 - I14 에 접속된 드레인 단자를 구비한다. 임계 전류 소스 I0 - I14는 제 5 트랜지스터 EN0 - EN14의 드레인 단자와 전원 단자 사이에 접속된다. 이런 식으로, 제 4 트랜지스터 DN1 및 제 5 트랜지스터 EN0 - EN14의 각각이 전류 미러 회로를 구성한다.
제 5 트랜지스터 EN0 - EN14의 각각은 게이트를 구비하며, 게이트의 사이즈는 제 4 트랜지스터 DN1과 등가의 전류값을 갖는 전류를 인가할 수 있도록 설정된다. 게이트는 데이터 전송 라인 (202) 으로부터 제 4 트랜지스터 DN1 로 공급되는 15개의 16치 전류 데이터를 복제하는 역할을 한다. 또한, 제 5 트랜지스터 EN0 - EN14에 직렬로 접속된 임계 전류 소스 I0 - I14의 각각은 임계 전류를 대응하는 제 5 트랜지스터로 공급한다. 임계 전류는 전압/전류 변환 회로 (201) 에 공급되는 2치 전압 데이터로 표시되는 15치에 대응한다. 예를 들어, 제 5 NMOS 트랜지스터 ENi에 임계 전류 Ii가 공급된다. 이런 식으로, 임계 전류 Ii는 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값을 초과할 때 증가한다. 반대로, 제 5 NMOS 트랜지스터 ENi의 소스-드레인 전압은 임계 전류 Ii가 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값 만큼 초과될 때 감소한다. 이런 식으로, 16치 전류 데이터를 각 임계 전류와 크기비교하여, 비교의 결과로 제 5 트랜지스터 EN0 - EN14 의 각각의 드레인 단자에서 15 비트의 2치 전류 데이터를, 시계열적이 아닌 동시에 얻을 수 있다. 여기서, 가장 큰 임계 전류 소스와의 비교 결과를 최상위 비트 (MSB) 로 지정하는 한편, 가장 작은 임계 전류 소스와의 비교 결과를 최하위 비트 (LSB) 로 지정한다. 임계 전류 소스 I0 - I14는 임계 전류를 대응하는 미러 회로에 공급한다.
그러나, 도 6에 도시한 바와 같이, 임계 전류 소스 I0 - I14가 16치 전류 데이터의 논리 "1" 내지 논리 "15" 를 판별할 수 있는 값으로 설정된다고 가정한다. 예를 들어, 임계 전류 소스 I0는 16치 전류의 논리 "0" 과 그보다 더 큰 값 (논리 "1" 내지 논리 "15") 을 판별할 수 있는 값; 임계 전류 소스 I1은 16치 전류 데이터의 논리 "1" 이하 (논리 "0" 및 논리 "1") 과 그보다 더 큰 값 (논리 "2" 내지 논리 "15" )을 판별할 수 있는 값; 임계 전류 소스 I14는 16치 전류 데이터의 논리 "14" 이하 (논리 "0" 내지 논리 "14") 와 그보다 더 큰 값 (논리 "15") 을 식별가능한 값으로 설정된다.
외부로부터 공급되는 2치 전압 데이터가 n 비트를 가질 경우를 설명한다. 전류 비교 회로 (203) 에서, 제 5 트랜지스터 EN0 - ENn 2 -2 및 임계 전류 소스 I0 - In 2-2로 구성된 2n-1 회로 부분은 n2치의 다치 전류 데이터 입력에 대해 병렬로 배치된다. 회로 부분의 각각에 포함된 제 5 트랜지스터 EN0 - ENn 2 -2의 소스 단자가 접지되고, 임계 전류 소스 I0 - In 2 -2는 공통 전원 단자에 접속되며, 전류 비교 회로 (203) 에 의한 비교 결과는 제 5 트랜지스터 EN0 - ENn 2 -2의 드레인 단자로부터 출력된다. 전류 비교 회로 (203) 의 임계 전류 소스 I0 - In 2 -2는 2n치의 다치 전류 데이터를 판별할 수 있는 2n-1 종의 전류 임계를 갖도록 설정된다. 전류 비교 회로 (203) 는 다치 전류 데이터 입력치를 각 전류 임계와 비교하고, 최대 전류 임계와 비교한 결과를 최상위로, 및 최소 전류 임계와 비교한 결과를 최하위로 하는 (2n-1) 자리 가중 2치 전류 데이터를 출력한다.
전류/전압 변환 회로 (204) 는 제 6 PMOS 트랜지스터 FP0 - FP14, 제 7 NMOS 트랜지스터 GN0 - GN14, 및 제 3 정전류 소스 Vref3를 구비한다. 제 6 트랜지스터 FP0 - FP14의 각각에서, 소스 단자는 전원 단자에 접속되고, 게이트 단자는 드레인 단자에 접속된다. 또한, 제 6 트랜지스터 FP0 - FP14의 각각은 카운터 회로 (205) 에 접속된 게이트 단자를 구비한다. 또한, 제 6 트랜지스터 FP0 - FP14의 각각은 제 7 트랜지스터 GN0 - GN14 중 대응하는 트랜지스터의 드레인 단자에 접속되는 드레인 단자를 구비한다. 제 7 트랜지스터 GN0 - GN14의 각각에서, 게이트 단자에는 전류 비교 회로 (203) 로부터의 대응하는 비트의 2치 전류 데이터가 공급된다. 제 7 트랜지스터 GN0 - GN14의 각각은 제 6 트랜지스터 FP0 - FP14 중 대응하는 트랜지스터의 드레인 단자에 접속되는 드레인 단자를 구비한다. 제 7 트랜지스터 GN0 - GN14의 각각은 제 3 정전류 소스 Vref3에 접속된 소스 단자를 구비한다. 제 3 정전류 소스 Vref3는 제 7 트랜지스터 GN0 - GN14의 각각의 소스 단자와 접지 단자 사이에 접속된다.
전류 비교 회로 (203) 에서, 제 5 NMOS 트랜지스터의 소스-드레인 전압은 임계 전류 Ii가 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값을 초과할 때 증가한다. 반대로, 제 5 NMOS 트랜지스터 ENi의 소스-드레인 전압은 임계 전류 Ii가 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값만큼을 초과할 때 감소한다. 전류/전압 변환 회로 (204) 에서, 제 7 트랜지스터 GNi의 게이트 전압은 임계 전류 Ii가 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값을 초과할 때 증가하며, 제 7 트랜지스터 GNi가 턴온되어 대응하는 비트가 논리 "0" 이 되도록 한다. 한편, 제 7 트랜지스터 GN1의 게이트 전압은 임계 전류 Ii가 16치 전류 데이터에 기초하여 제 5 NMOS 트랜지스터에 의해 인가될 전류값을 초과할 때 감소하며, 제 7 트랜지스터 GNi가 턴오프되어 대응하는 비트가 논리 "1" 이 되도록 한다. 이런 식으로, 전류 비교 회로 (203) 의 출력인 15 비트 2치 전류 데이터는 후에 출력되는 적절한 전압 레벨을 갖는 15 비트 2치 전압 데이터로 변환된다. 제 3 정전류 소스 Vref3는 출력 전압의 레벨 쉬프트를 수행하기 위해 제공된다.
또한, 외부로부터 공급된 2치 전압 데이터가 n 비트를 갖는 경우에 대해 설명한다. 전류/전압 변환 회로의 제 6 PMOS 트랜지스터 FP0 - FPn 2 -2 및 제 7 NMOS 트랜지스터 GN0 - GNn 2 -2로 구성된 회로 부분의 2n-1은 2n-1 2치 전류 데이터 입력에 대해 병렬로 배치된다. 회로부분의 각각에 포함되는 제 6 트랜지스터 FP0 - FPn 2 -2의 각각의 소스 단자가 전원 단자에 접속된다. 제7 트랜지스터 GN0 - GNn 2 -2의 각각의 소스 단자는 제 3 정전류 소스 Vref3에 접속된다. 전류/전압 변환 회로 (204) 에 의한 변환의 결과는 제 6 트랜지스터 FP0 - FPn 2 -2의 각각의 드레인으로부터 출력된다. 전류/전압 변환 회로 (204) 의 제 3 정전류 소스 Vref3는 2n-1자리 2치 전류 데이터에 대하여, 논리 "0" 또는 논리 "1"을 나타내는 2치 전압 데이터로서 판별가능한 전압 레벨을 출력하도록 설정된다. 이런 식으로, 전류/전압 변환 회로 (204) 는 최대 전류 임계와의 비교 결과를 최상위로, 최소 전류 임계와의 비교의 결과를 최하위로 하는 2n-1 자리수의 가중 2치 전압 데이터를 출력한다.
따라서, 카운터 회로 (205) 는 전류/전압 변환 회로의 출력인 15 비트의 2치 전압 데이터로부터, 전압/전류 변환 회로 (201) 에 공급되는 원래의 4 비트 입력 데이터 X3, X2, X1, X0를 복원하는 논리 회로이며, 그 동작은 도시된 진리치표를 따른다. 카운터 회로 (205) 는 소위 디코더로 불리운다. 카운터 회로는 2n-1 2치 전압 데이터 입력의 논리 "1"의 개수를 n 비트의 2진수에 대응시키는 논리 회로를 구비하며, 2n-1개의 2치 전압 데이터 입력이 모두 논리 "0" 일 경우에 n 비트의 출력이 "0"으로 설정된다
도 5는 본 발명의 데이터 전송 회로의 제 2 실시형태를 나타내는 회로도이다. 이 예에서, 4치 전류 데이터의 전송의 예를 도시한다.
전송 회로는 전압/전류 변환 회로 (301), 데이터 전송 라인 (302), 전류 비교 회로 (303), 전류/전압 변환 회로 (304), 및 카운터 회로 (305) 를 구비한다. 상기한 제 1 실시형태에 나타낸 전압전류 변환 회로 (201), 전류 비교 회로 (203), 전류/전압 변환 회로 (204), 및 카운터 회로 (205) 를 4치 전류 데이터에 적용하기 위해 요구되는 변경을 제외하고, 동작은 유사하다.
카운터 회로 (305) 는 3-입력 AND 회로 (305-1) - (305-4) 및 OR 회로 (306 및 307) 를 구비한다. AND 회로 (305-2) 는 전류/전압 변환 회로 (304) 로부터 출력되는 3 비트의 2치 전압 데이터의 제 O 비트와 제 1 비트의 반전 입력을 수신한다. 또한 AND 회로 (305-4) 는 제 3 비트의 반전 입력을 수신한다. AND 회로 (305-1 및 305-2) 의 출력은 OR 회로 (306) 에 공급되고, AND 회로 (305-3 및 305-4) 의 출력은 OR 회로 (307) 에 공급된다. 이런 식으로, 2 비트의 2치 전압 데이터에 대하여 도 4에 표시되는 진리치표가 실현된다. 이런 식으로, 3개의 최하위 비트에 대해서는, 상술한 실시예에 따라 3 비트의 전압 데이터가 2 비트의 2치 전압 데이터로 변환된다.
마찬가지로, 상위의 4 비트의 전압 데이터가 2 비트의 2치 전압 데이터로 변환되는 것은 분명할 것이다.
16치 및 4치의 다치 전류 데이터의 데이터 전송 회로를 상세하게 설명하였지만, 보다 고차원 다치 인코딩을 포함하여 임의의 다치 전류 데이터 전송에 대하여도, 본 발명이 원리적으로 적용 가능한 것은 분명할 것이다.
본 발명의 데이터 전송 회로는, 송신측상에서 2치 전압 데이터를 2치 전류 데이터로 변환시키고 2치 전류 데이터를 전송한다. 따라서, 노이즈의 영향을 받기 어렵다. 또한, 전압/전류 변환 회로 (201) 의 제 3 트랜지스터 CW0 - CWn -1 사이즈가 외부로부터 공급되는 n 비트의 2치 전압 데이터의 중요성에 따라, 2i (i = 0 - n-1) 에 비례하는 출력 전류값을 갖도록 설정된다. 따라서, 데이터 전송 회로는 노이즈의 영향을 받기 어렵고, 2치 전압 데이터로부터 다치 전류 데이터로의 변환을 위해종래 회로보다 소량의 하드웨어를 필요로 한다.
본 발명의 데이터 전송 방법 및 회로는 수신측상에서 다치 전류 데이터로부터 원래의 2치 전압 데이터로의 복원을 종래의 회로보다 고속으로 할 수 있다.
다음에 본 발명의 제 3 실시형태에 의한 데이터 전송 회로에 대해서 도 7을 참조하여 설명한다. 도 7을 참조하면, 제 3 실시형태의 데이터 전송 회로는 전압/전류 변환 회로 (201), 데이터 전송부 (202), 전류 비교 회로 (203), 전류/전압 변환 회로 (204A), 및 카운터 회로 (205) 를 구비한다. 본 발명의 제 3 실시형태에 따른 데이터 전송 회로는 기본적으로 제 1 실시형태의 데이터 전송 회로와 동 일하다. 다른 점은, 전류/전압 변환 회로 (204A) 의 구성이 상이하다는 것이다.
전류/전압 변환 회로 (204A) 는 제 6 PMOS 트랜지스터 FP0 - FP14, 및 제 7 NMOS 트랜지스터 GN0 - GN14, 및 제 3 정전류 소스 Vref3를 구비한다. 제 6 트랜지스터 FP0 - FP14의 각각에서, 소스 단자는 제 3 정전류 소스 Vref3에 접속되고, 게이트 단자에는 전류 비교 회로 (203) 로부터의 대응하는 비트의 2치 전류 데이터가 공급된다. 제 6 트랜지스터 FP0 - FP14의 각각은 카운터 회로 (205) 에 접속된 드레인 단자를 구비한다. 제 6 트랜지스터 FP0 - FP14의 각각은 제 7 트랜지스터 GN0 - GN14 중 대응하는 트랜지스터의 드레인 단자에 접속되는 소스 단자를 구비한다. 제 7 트랜지스터 GN0 - GN14의 각각은 드레인 단자에 접속된 게이트 단자를 구비한다. 제 7 트랜지스터 GN0 - GN14의 각각은 접지된 소스 단자를 구비한다. 전류/전압 변환 회로 (204A) 는 전류 비교 회로 (203) 의 출력인 15 비트의 2치 전류 데이터를 적절한 전압 레벨을 갖는 15 비트 2치 전압 데이터로 변환하여 출력한다. 제 3 정전류 소스 Vref3는 출력 전압의 레벨 쉬프트를 수행하기 위해서 제공된다.
상술한 바와 같이, 제 3 실시형태의 데이터 전송 회로에서, 제 7 NMOS 트랜지스터 및 제 6 PMOS 트랜지스터는 도 4의 전류/전압 변환 회로 (204) 에서 역할을 교체할 수 있으며, 따라서 전류 비교기의 출력은 PMOS 트랜지스터 FP0 - FP14에 적용된다. 또한, NMOS 트랜지스터 GN0 - GN14의 각각의 드레인 출력이 카운터 회로에 주어져서 원래의 입력 데이터 X0 - X3 가 복원된다.
다음으로, 본 발명의 제 4 실시형태에 따른 데이터 전송 회로에 대해서 도 8을 참조하여 설명한다. 도 8을 참조하면, 제 4 실시형태의 데이터 전송 회로는 전압/전류 변환 회로 (201A), 데이터 전송부 (202), 전류 비교 회로 (203A), 전류/전압 변환 회로 (204), 및 카운터 회로 (205) 를 구비한다. 본 발명의 제 4 실시형태에 따른 데이터 전송 회로는 기본적으로 제 1 실시형태의 데이터 전송 회로와 동일하다. 다른 점은, 전압/전류 변환 회로 (201A) 와 전류 비교 회로 (203A) 의 구성이 다르다는 것이다.
전압/전류 변환 회로 (201A) 는 송신측에 제공된다. 전압/전류 변환 회로 (201A) 는 제 1 PMOS 트랜지스터 AP3, AP2, AP1, AP0, 제 2 NMOS 트랜지스터 BN3, BN2, BNl, BNO, 제 3 NMOS 트랜지스터 CW3, CW2, CW1, CW0, 인버터 IV0 - IV3, 및 제 1 정전류 소스 Vref1 를 구비한다. 전압/전류 변환 회로 (201A) 에서, 트랜지스터의 세트 (BN0, AP0, CW0) - (BN3, AP3, CW3) 및 제 1 정전류 소스 Vref1 에 의해 4 세트의 전류 미러 회로가 병렬로 접속된다.
제 1 정전류 소스 Vref1는 전원 단자에 접속된다. 제 1 트랜지스터 AP3, AP2, AP1, AP0의 각각에서, 소스 단자는 제 1 정전류 소스 Vref1 에 접속된다. 게이트 단자에는 인버터 IV0 - IV3 중 대응하는 것을 통해 2치 전압 데이터가 공급된다. 제 1 트랜지스터 AP3, AP2, AP1, AP0의 각각의 드레인 단자는 제 2 트랜지스터 BN3, BN2, BNl, BNO 중 대응하는 트랜지스터의 드레인 단자에 접속되는 드레인 단자를 구비한다. 제 2 트랜지스터 BN3, BN2, BNl, BNO 의 소스 단자가 접지된다. 또한, 제 2 트랜지스터 BN3, BN2, BNl, BNO의 각각의 게이트 단자는 제 3 트랜지스터 CW3, CW2, CW1, CW0 중 대응하는 트랜지스터의 게이트 단자에 접속된다. 제 3 트랜지스터 CW3, CW2, CW1, CW0의 소스 단자 또한 접지된다. 또한, 제 3 트랜지스터 CW3, CW2, CW1, CW0의 드레인 단자는 공통 데이터 전송부인 다치 전류 데이터출력 라인 (202) 에 접속된다. 이런 식으로, 제 2 트랜지스터 BN3, BN2, BNl, BNO와 그에 대응하는 제 3 트랜지스터 CW3, CW2, CW1, CW0의 세트는 전류 미러 회로를 형성한다.
4 세트의 전류 미러 회로는 제 3 PMOS 트랜지스터 CW3, CW2, CW1, CW0로부터1:2:4:8의 전류비를 갖는 전류를 출력한다. 따라서, 제 3 트랜지스터 CW3, CW2, CW1, CW0의 각각은 게이트를 구비하며, 게이트의 사이즈는 제 3 트랜지스터 CW0의 2배, 4배, 8배의 전류값을 출력가능하도록 설정된다. 2치 전압 데이터 X3, X2, X1, X0가 제 1 트랜지스터군 AP3, AP2, AP1, AP0의 게이트 단자에, 인버터 IV0 -IV3를 통해 각각 공급된다. 게이트 단자에 각각 공급될 때, 제 3 트랜지스터 CW3, CW2, CW1, CW0의 드레인 단자를 통해 흐르는 전류가 멀티플렉싱되어 20X0+21X1+22X2+23X2에 비례하는 16치 전류 데이터로서 공통 노드로부터 단일 와이어 라인인 데이터 전송 라인 (202) 으로 출력된다. 제 1 정전류 소스 Vref1는 제 2 트랜지스터 BN3, BN2, BNl, BNO 및 그에 각각 대응하는 제 1 트랜지스터 AP3, AP2, AP1, AP0을 통해 흐르는 전류의 최대값을 규정하기 위해서 제공된다.
또한, 전류 비교 회로 (203A) 는 제 4 PMOS 트랜지스터 DP1, 제 5 PMOS 트랜지스터 EP0 - EP14, 및 임계 전류 소스 I0 - I14로 이루어지는 제 2 정전류 소스 Vref2를 구비한다. 제 4 트랜지스터 DP1 에서 다치 전류 데이터가 드레인 단자에 주어진다. 제 4 트랜지스터 DP1의 드레인 단자와 게이트 단자가 접속되어, 소스 단자가 접속된다. 제 5 트랜지스터 EP0 - EP14의 각각에서, 게이트 단자가 그 드레인 단자와 제 4 트랜지스터 DP1의 게이트 단자와 접속되어, 소스 단자가 전원 단자에 접속된다. 제 5 트랜지스터 EP0 - EP14의 각각은 임계 전류 소스 군 I0 - I14에 접속되는 드레인 단자를 구비한다. 임계 전류 소스 I0 - I14는 제 5 트랜 지스터 EP0 - EP14의 드레인 단자와 접지 사이에 접속된다. 이런 식으로, 제 4 트랜지스터 DP1과 제 5 트랜지스터 EP0 - EP14의 각각은 전류 미러 회로를 구성한다.
제 5 트랜지스터 EP0 - EP14의 각각은 게이트를 구비하며, 게이트의 사이즈는 제 4 트랜지스터 DP1와 등가의 전류값의 전류를 인가할 수 있도록 설정된다. 게이트는 데이터 전송 라인 (202) 으로부터 제 4 트랜지스터 DP1에 공급되는 16치 전류 데이터를 15개 복제하는 역할을 한다. 또한, 임계 전류 소스 I0 - I14를 제 5 트랜지스터 EP0 - EP14와 직렬로 접속함으로써, 16치 전류 데이터와 각 임계 전류에 기초하여 제 5 트랜지스터 EP0 - EP14의 각각의 드레인 단자에서, 비교의 결과로 15 비트의 2치 전류 데이터를 제공한다. 여기서, 가장 큰 임계 전류 소스와의 비교 결과를 최상위 비트 (MSB) 로 지정하는 한편, 가장 작은 임계 전류 소스와의 비교 결과를 최하위 비트 (LSB) 로 지정한다.
그러나, 도 6에 도시한 바와 같이, 임계 전류 소스 I0 - I14는 16치 전류 데이터의 논리 "0" 내지 논리 "15"를 판별가능한 값으로 설정한다고 가정한다. 예를 들어, 임계 전류 소스 I0 는 16치 전류 데이터의 논리 "0"과 그보다 큰 값 (논리 "1" 내지 논리 "15") 을 판별가능한 값으로; 임계 전류 소스 I1 은 16치 전류 데이터의 논리 "1" 이하 (논리 "0" 및 논리 "1") 와 그보다 큰 값 (논리 "2" 내지 논 리 "15") 을 식별가능한 값으로; 및 임계 전류 소스 I14는 16치 전류 데이터의 논리 "14" 이하 (논리 "0" 내지 논리 "14") 와 그보다 큰 값 (논리 "15") 을 식별가능한 값으로 설정된다.
전류/전압 변환 회로 (201A) 상에서, 4 비트의 2치 전압 데이터 X0 - X3를 인버터 IV0 - IV3에 의해 반전함으로써 얻은 값이 제 1 트랜지스터군 AP3, AP2, AP1, AP0의 게이트 단자에 공급된다. 제 3 트랜지스터 CW3, CW2, CW1, CW0의 드레인은 전류 비교 회로 (203A) 의 PMOS 트랜지스터 DP1로부터 데이터 전송 라인 (202) 를 통해, 합계 20X0+21X1+22X2+23X2에 비례하는 16치 전류 데이터를 흡입하고, 전류 데이터를 전류 비교 회로 (203A) 에 인가한다. 전류 비교 회로 (203A) 의 2치 전류 데이터 출력은 도 4와 유사한 구성의 전류/전압 변환 회로 (204) 에 의해 2치 전압 데이터로 변환되고, 카운터 회로 (204) 에 의하여 원래의 4 비트의 2치 전압 데이터 X0-X3로 복원된다. 한편, 본 실시형태에 있어서도, 전류/전압 변환 회로 (204) 에 도 7의 전류/전압 변환 회로 (204A) 를 적용할 수 있는 것이 분명할 것이다.
다음에 본 발명의 데이터 전송 회로가 적용된 제 1 응용예로서의 전자장치에 관하여 설명한다.
도 9는 본 발명의 데이터 전송 회로가 반도체 집적 회로 (LSI) 중의 다치 데 이터의 전송에 적용된 전자장치의 제 1 응용예를 도시한다. 전자장치는 제 1 LSI (601), 제 2 LSI (602), 및 단일 데이터 출력 라인 (605) 을 구비한다. 제 1 LSI (601) 는 신호 처리 회로 (611), 및 신호 처리 회로 (611) 로부터 출력되는 4 비트 디지털 데이터를 수신하여 다치 전류 데이터로 변환해서 전류 데이터 출력 라인 (605) 로 출력하는 출력 회로 (603) 를 구비한다. 출력 회로 (603) 는 도 4의 전압/전류 변환 회로 (201) 와 등가이다. 제 2 LSI (602) 는 외부로부터 공급되는 다치 전류 데이터를 수신하여, 4 비트 디지털 데이터로 변환하는 입력 회로 (604), 및 입력 회로 (604) 로부터 4 비트 디지털 데이터를 수신하고, 논리연산 하는 신호 처리 회로 (612) 를 구비한다. 입력 회로 (604) 는 도 4의 전류 비교 회로 (203), 전류/전압 변환 회로 (204), 카운터 회로 (205) 의 조합과 등가이다.
도 9는 제 1 LSI (601) 의 데이터 출력 회로가 전류출력이고, 제 2 LSI (602) 의 입력 회로 (604) 가 전류입력인 경우의 시스템 구성을 개략적으로 나타낸다. 구체적으로, 제 1 LSI (601) 에 배치된 출력 회로 (603) 로부터 데이터출력 라인 (202) 을 통해 제 2 LSI (602) 에 배치된 입력 회로 (604) 로 다치화 된 전류 데이터를 전송하는 것이 가능한 제 1 LSI (601) 에 입력 회로 (604) 를 배치하고, 제 2 LSI (602) 에 출력 회로 (603) 를 더 배치함으로써, 제 1 LSI (601) 와 제 2 LSI (602) 사이에서 다치화된 전류 데이터를 쌍방향 전송할 수도 있다.
다음에 본 발명의 데이터 전송 회로가 적용된 제 2 응용예로서의 전자장치 에 관하여 설명한다.
도 10은 본 발명의 데이터 전송 회로가 반도체 집적 회로 (LSI) 들 사이의 다치 데이터의 전송에 적용된 전자장치의 제 2 응용예를 나타낸다. 전자장치는 제 1 LSI (606), 제 2 LSI (607) 및 데이터 출력 라인 (605) 을 구비한다. 제 1 LSI (606) 는 신호 처리 회로 (611) 와 신호 처리 회로 (611) 로부터 출력되는 4 비트 디지털 데이터를 수신하여, 다치 전류 데이터로 변환해서 전류 데이터출력 라인 (202) 으로 출력하는 출력 회로 (608) 를 구비한다. 출력 회로 (608) 는 도 8의 전압/전류 변환 회로 (201A) 와 등가이다. 제 2 LSI (607) 는 외부로부터 공급되는 다치 전류 데이터를 수신하여, 4 비트 디지털 데이터로 변환하는 입력 회로 (609), 및 입력 회로 (609) 로부터 4 비트 디지털 데이터를 수신하여 논리연산 하는 신호 처리 회로 (612) 를 구비한다. 입력 회로 (609) 는 도 8의 전류 비교 회로 (203A), 전류/전압 변환 회로 (204), 카운터 회로 (205) 의 조합과 등가이다. 도 7에 도시한 전류/전압 변환 회로 (204A) 는 전류/전압 비교 회로 (204) 대신 사용될 수도 있다.
도 10은 제 2 응용예의 LSI의 일부를 나타내는 블록도이다. 여기에서, 제 1 LSI (606) 의 데이터 출력 회로 (608) 기 전류입력이고, 제 2 LSI (607) 의 입력 회로 (609) 가 전류출력인 경우의 시스템 구성을 개략적으로 도시한다. 구체적으로, 제 1 LSI (606) 에 배치된 출력 회로 (608) 는 데이터 라인 (202) 으로부터 전류 데이터를 흡입하고, 제 2 LSI (607) 에 배치된 입력 회로 (609) 는 데이터 라인 (202) 으로 전류 데이터를 출력한다. 도 10에 도시된 제 2 응용예는 도 9에 도시된 출력 회로 (603) 를 출력 회로 (608) 로, 도 9의 입력 회로 (604) 를 입력 회로 (609) 로 대체시킨 것을 제외하고 도 9와 동일한 구성을 갖는다.
이런 식으로, 제 1 LSI (606) 로부터 제 2 LSI (607) 로 다치화된 전류 데이터를 전송할 수 있다. 제 1 LSI (606) 에 입력 회로 (609) 를 배치하고, 제 2 LSI (607) 에 출력 회로 (608) 를 더 배치함으로써, 제 1 LSI (606) 와 제 2 LSI (607) 사이에서 다치화된 전류 데이터를 쌍방향 전송할 수도 있다.
다음에 본 발명의 데이터 전송 회로가 적용된 제 3 응용예인 전자장치에 관하여 설명한다.
도 11은 본 발명의 데이터 전송 회로가 전자기기 사이의 다치 데이터의 전송에 적용된 전자장치의 제 3 응용예를 도시한다. 전자 시스템은 제 1 전자기기 (701), 제 2 전자기기 (702) 및 데이터 출력 라인 (705) 을 구비한다. 제 1 전자기기 (701) 는 텔레비젼 튜너, 제 2 전자기기는 표시장치이다. 제 1 전자기기 (701) 은 튜너부 (711) 와 출력 회로 (703) 를 구비한다. 다치화된 전류 데이터가 출력 회로 (703) 로부터 데이터 라인 (705) 을 통해 제 2 전자기기 (702) 에 배치된 입력 회로 (704) 에 전송될 수 있다. 제 2 전자기기 (702) 는 입력 회로 (704) 와 표시부 (712) 를 구비한다. 입력 회로 (704) 는 제 1 전자기기 (701) 로부터 외부 데이터 라인 (705) 을 거쳐서 공급되는 다치화된 전류 데이터를 수신하여 디지털 데이터로 변환하고, 표시부 (712) 에 출력한다. 이런 식으로, 다치화 데이터가 표시된다. 여기에서, 출력 회로 (703) 는 도 4의 전압/전류 변환 회로 (201) 에 상당하고; 입력 회로 (704) 는 도 4의 전류 비교 회로 (203), 전류/전압 변환 회로 (204), 및 카운터 회로 (205) 에 상당한다.
다음에 본 발명의 데이터 전송 회로가 적용된 제 4 응용예인 전자장치에 대해서 도 12를 참조하여 설명한다.
도 12는 본 발명의 출력 회로를 구비한 텔레비젼 튜너의 블록도이다. 텔레비젼 방송의 영상 및 음성의 전파가 1개의 수신 안테나에서 수신될 때, 튜너부 (720) 는 복수의 텔레비젼 전파 속에서 수신하려고 하는 채널의 전파를 선택하고, 고주파증폭, 수퍼- 헤테로다인 (super-heterodyne) 검파를 수행하고, 음성 중간주파와 영상 중간주파를 추출한다. 종래의 튜너의 중심 기능은 이 튜너부 (720) 의 기능이다. 그러나 도 12에 도시한 텔레비젼 튜너는 디지털 출력을 수행하는 튜너이므로, Y/C 분리 회로 (721), A/D 변환 회로 (722), 동기신호 제어 회로 (723), 출력 회로 (724) 를 구비한다. 여기서, 출력 회로 (703) 는 도 4의 전압/전류 변환 회로 (201) 에 해당한다.
튜너부 (720) 로부터 출력되는 영상 중간주파 (아날로그 영상신호) 는 Y/C 분리 회로 (721) 에 있어서 RGB의 각색의 휘도신호로 분해되어, A/D 변환 회로 (722) 에서 RGB 각색의 디지털 신호로 변환된다. 이 RGB의 디지털 신호는 출력 회로 (724) 에 의해 다치 전류 데이터로 변환되어, 외부에 출력된다. 한편, 동기 신호 제어 회로 (723) 는 영상 중간주파에 포함되어 있는 동기신호를 검출하고, 이것을 기준으로 디지털 동기 신호 및 데이터 클록 신호를 생성하여 외부에 출력한다. 한편, 디지털 동기신호를 RGB의 디지털 신호와 함께 다치 전류로 변환 할 수도 있다. 이렇게 함으로써, 전자기기 사이의 인터페이스 라인의 수를 감소시킬 수 있다. 또한 RGB 디지털 신호는 각각의 RGB 다치 전류 데이터가 아닌 단 일 다치 전류 데이터로 변환될 수 있다. 이런 식으로, 단일 라인은 3개에서 1개로 감소될 수 있다.
도 13은 본 발명의 입력 회로가 적용된 제 5 응용예인 표시장치의 블록도이다. 여기서, 플라즈마 표시를 예로 들어 설명한다. 플라즈마 표시 장치는 디지털 신호 처리/제어 회로 (731), 및 패널부 (732) 를 구비한다. 디지털 신호 처리/제어 회로 (731) 는 입력 회로 (734), 프레임 메모리 (735), 메모리 제어회로 (736), 드라이버 제어 회로 (737) 를 구비한다. 입력 회로 (734) 는 데이터 클록 신호와 RGB 각각의 다치 전류 데이터를 수신한다. 다치 전류 데이터에는 수직동기신호 및 수평동기신호가 포함된다고 가정한다. 입력 회로 (734) 는 데이터 클록 신호와 동기하여 다치 전류데이터를 전류로부터 전압으로 변환한다. 입력 회로 (734) 는 전류 비교 회로 (203), 전류/전압 변환 회로 (204), 및 카운터 회로 (205) 에 해당한다. 다치 전류 데이터를 전류/전압 변환하는 방법은 본 명세서에서 설명된 방법을 따른다. 수직동기신호 및 수평동기신호는 m 비트로 이루어지는 임의의 각각의 RGB의 변환된 3×m 비트 2치 전압 데이터에 할당된다. 따라서, 입력 회로 (729) 는 RGB 다치 전류 데이터로부터 각각의 RGB의 m-1 비트 디지털 데이터신호, 수직동기신호, 및 수평동기신호를 재생한다. 디지털 데이터 신호는 프레임 메모리 (735) 및 메모리 제어 회로 (736) 를 이용하여 수직동기신호 및 수평동기신호에 따라 패널부 (732) 에서 표시되는 형식으로 표시 데이터로 변환되어, 패널부 (32)로 전송된다. 드라이버 제어 회로 (737) 는 패널부 (32) 에 전송된 표시데이터에 대응해서 패널부 (732) 를 제어한다. 입력 회로 (734) 에 공급되는 다치 전류 데이터의 화소 배치와 패널부 (732) 의 화소구성이 상이한 경우, 프레임 메모리 (735) 및 메모리 제어 회로 (736) 에 의해 화상 포맷 변환을 수행할 수도 있다.
패널부 (732) 는 PDP 패널 (750), 주사 전극을 구동하는 주사 드라이버 (738), 데이터 전극을 구동하는 데이터 드라이버 (739), PDP 패널 (750) 및 주사 드라이브 (738) 에 펄스 전압을 공급하는 고압 펄스 회로 (740) 를 구비한다. PDP 패널 (750) 은 1365×768 매트릭스로 배치된 화소를 갖도록 구성된다. PDP 패널 (750) 에서, 주사 드라이버 (738) 가 주사 전극을 제어하고, 데이터 드라이브 (739) 가 데이터 전극을 제어함으로써, 이들 화소 중 소정의 화소의 턴온 또는 턴오프를 제어하여 원하는 표시를 수행한다.
이 제 5 응용예의 표시장치에서, 데이터 클록 신호와 각각의 RGB의 다치 전류 데이터를 통해 소스 표시 데이터의 역할을 하는 전자기기가 접속될 수 있다. 그러나, 표시 모드가 복수인 경우에는 표시 모드를 제어하는 제어 신호가 필요하다. 이 제어신호도 다치 전류 데이터를 통해 전송될 수 있다는 것은 말할 필요도 없다.
도 14에서 데이터 클록 신호는 단순화를 위해 생략된다. 다른 실시형태에서도 마찬가지로 데이터 클록 신호가 필요하지만, 단순화를 위해 생략된다.
도 14는 본 발명의 출력 회로가 적용된 제 6 응용예인 퍼스널 컴퓨터를 나타내는 블록도이다. 연산부 (801) 는 종래의 퍼스널 컴퓨터의 기능을 구비하는 회로부이다. 표시용 RGB 디지털 데이터의 3×k 비트 (k는 2 이상의 정수), 1 비트의 수직동기신호, 1 비트의 수평동기신호, 1 비트의 데이터 클록이 연산부 (801) 로부터 출력 회로 (802) 에 공급된다. 출력 회로 (802) 는 R 디지털 데이터의 k 비트에 1 비트의 수직동기신호를 추가하여 R 다치 전류 데이터로 변환할 k+1 비트의 2치 전압 데이터를 생성하고; G 디지털 데이터의 k 비트에 1 비트의 수평동기신호를 추가하여 G 다치 전류 데이터로 변환될 k+1 비트의 2치 전압 데이터를 생성하고; B 디지털 데이터의 k 비트에 1 비트의 더미 신호를 추가하여 B 다치 전류 데이터로 변환될 k+1 비트의 2치 전압 데이터를 생성한다. k+1 비트의 디지털 데이터를 다치 전류 데이터로 변환하는 방법은 본 발명의 출력 회로의 전압/전류 변환 방법에 따른다. 각각의 RGB 다치 전류 데이터와 1 비트의 데이터 클록이 퍼스널 컴퓨터의 외부에 출력된다.
출력 회로 (802) 는 도 4의 전압/전류 변환 회로 (201) 에 해당한다. 그러나, 도 14에서는 간단성을 위해 입력이 4 비트 디지털 입력으로 기재되어 있지만, 실제로는 4 비트 이상의 비트 구성이 보통이다. 또한, 간단성을 위해 1 시스템의 전압/전류 변환 회로만 기재되어 있지만, 각각의 RGB에 대해 1 시스템이 필요하다.
이런 식으로, 퍼스널 컴퓨터의 표시 데이터를 종래의 아날로그 RGB 신호로서 출력하는 대신에 각각의 RGB의 다치 전류 데이터와 1 비트의 데이터 클록으로 출력 함으로써, 데이터는 제 4 실시형태의 텔레비젼 튜너와 동일한 신호의 형태로 전송될 수 있다. 구체적으로, 표시 장치용의 인터페이스로서 퍼스널 컴퓨터에 의해 종래에 사용되는 아날로그 RGB 신호, 및 텔레비젼을 포함하여 비디오 장치에서 종 래에 사용되는 비디오 중간 주파수 (아날로그 비디오 신호) 는 각각의 RGB 다치 전류 데이터 및 1 비트의 데이터 클록으로 통합 할 수 있다.
다음에 본 발명의 데이터 전송 회로가 적용되는 제 7 응용예인 컬러 PDP 모듈에 관하여 설명한다. 플라즈마 디스플레이 등의 표시장치와의 인터페이스에 다치 전류 데이터를 사용하는 예를 도 15를 참조해서 설명한다. 예로서, 컬러 플라즈마 디스플레이 (이하, "컬러PDP"로 약칭) 모듈의 대표적인 데이터 드라이버동작 전압을 들면, 입력 신호는 5 V, 출력 신호는 70 V이다.
도 16은 종래의 wide XGA (W-XGA; 1365×768 화소) 컬러 PDP 모듈 (4) 의 구성을 도시한다. 도 16에 도시한 바와 같이, 종래의 컬러 PDP 모듈 (4) 에서, 디지털 신호/제어 회로 상의 초고집적 회로는 3.3 V 이하의 저전압신호를 사용하여 영상 신호 처리 동작을 수행하며, 신호는 디지털 신호 처리 보드 (1) 의 출력 스테이지에서 5.0 V 신호로 승압되어 데이터 드라이버 (2) 로 송신된다. 데이터 드라이버는 1 라인에 해당하는 데이터 (1365 화소) 를 플라즈마 패널에 동시에 출력한다. 따라서, WXGA 패널에는 16개 (1365×3[RGB 각각 1화소]/256=<16) 의 256 비트 출력 데이터 드라이버 (2) 가 필요하다.
각 데이터 드라이브 (2) 는 4개의 영상 입력 신호 (Data), 1개의 클록 입력 신호 (CLK), 및 1개의 래치 인에이블 입력 신호 (LE), 즉 총 6개의 신호 라인을 갖는다. 따라서, 디지털 신호처리 보드 (1) 로부터 데이터 드라이브 (2) 에 출력되는 신호 라인의 수는 96(=6×16) 개가 된다. 여기서, 데이터 드라이버 (2) 는 레지스터, 전압을 변환 (증폭) 하는 레벨 변환 회로, 및 고전압출력 버퍼를 구 비한다. 이 데이터 드라이버 (2) 에는 전송 클록 신호와 동기해서 디지털 신호처리 보드 (1) 로부터 전송되는 영상데이터 신호가 공급된다. 영상 데이터 신호는 데이터 드라이버 (2) 의 레지스터에 저장되어, 래치 인에이블 신호의 입력과 동기해서 레벨 변환 회로에 보내진다. 데이터 드라이브 (2) 에 공급되는 신호는 5.0 V의 진폭을 가지며, 데이터 드라이버 (2) 에서, 레벨 변환 회로에의 입력까지의 부분 (레지스터 포함) 이 저전압 동작부 (21) 이다. 저전압 동작부 (21) 에서, 신호는 5.0 V의 진폭으로 처리된다. 한편, 레벨 변환 회로는 5.0 V의 진폭을 갖는 신호를 70 V의 진폭으로 증폭하는 전압 변환부 (22) 이다. 또한, 데이터 드라이버 (2) 에서, 레벨 변환 회로 다음의 부분 (고전압출력 버퍼 포함) 이 고전압 동작부이다. 레벨 변환 회로로부터 출력된 고전압신호는 고전압출력 버퍼를 통해 PDP 패널에 출력된다.
도 16의 종래기술에 본 발명의 다치 전류 데이터 전송 시스템을 적용한 예를 도 15에 도시한다. 도 15에 도시한 바와 같이, 디지털 신호/제어 회로 상의 데이터 전송 회로 (801) 는 메모리 회로 (811) 와 출력 회로 (812) 를 구비한다. 메모리 회로는 디지털 2치 연속 데이터로서 공급되는 신호를 16개의 256 비트 출력 데이터 드라이버 (802) 로 분할하는 처리를 수행하고, 4 비트×16 블록의 데이터로 분할한다. 여기까지는 도 7의 예와 같은 동작이다. 이 4 비트의 데이터를 각각 16개의 출력 회로 (812) 에 입력한다. 출력 회로 (812) 는 본 발명의 전압/전류 변환을 행하는 회로이며, 4 비트의 2치 전압의 입력을 16치의 다치 전류 데이터로 변환한다. 구체적으로, 종래에는 4개의 영상출력 신호를 출력 데이터 드라이버에 입력했지만, 본 발명에서는 1개의 16치 다치 전류 데이터만을 출력 데이터 드라이버에 입력한다. 다른 신호도 도 16의 경우와 마찬가지로 필요하다. 따라서, 1개의 클록 입력 신호 (CLK) 와 1개의 래치 인에이블 입력 신호 (LE) 를 포함하여 총 3개의 신호 라인을 갖는다. 따라서, 데이터 전송 회로 (801) 로부터 데이터 드라이브 (802) 에 출력되는 신호 라인의 수는 48 (=3×16) 개이며, 도 16의 종래 시스템에 비해 절반이다.
제 7 응용예의 데이터 드라이브 (802) 와 도 15의 데이터 드라이버 (2) 의 차이점은 입력 스테이지에 입력 회로 (821) 를 구비하는 점이다. 입력 회로 (821) 는 본 발명의 전류 비교 회로, 전류/전압 변환 회로, 카운터 회로를 구비하는 입력 회로이며, 16치 다치 전류 데이터로부터 2치 전압의 4 비트를 재생한다. 2치 데이터 재생 후의 데이터 드라이버 (602) 의 동작은 도 16의 종래예와 유사하다. 구체적으로, 데이터 드라이버 (802) 는 레지스터 (822), 전압을 변환 (증폭) 하는 레벨 변환 회로 (823), 및 고전압출력 버퍼 (824) 를 구비한다. 2치 전압의 형태로 재생된 영상 데이터 신호는 레지스터 (822) 에 저장되어, 래치 인에이블 신호의 입력과 동기해서 레벨 변환 회로 (823) 에 보내지고, 고전압 출력 버퍼 (924) 를 통해 PDP 패널 (850) 에 출력된다.
이상에서 설명한 바와 같이, 본 발명의 데이터 전송 방법 및 회로는 송신측 상에서 노이즈의 영향을 받기 어렵다. 또한, 본 발명의 데이터 전송 방법 및 회로는 2치 전압 데이터로부터 다치 전류 데이터로의 변환을 위해 종래의 회로보다 소량의 하드웨어를 필요로 한다. 또한, 본 발명의 데이터 전송 방법 및 회로는 종래의 회로보다 수신측의 다치 전류 데이터로부터 원래의 2치 전압 데이터로의 복원을 고속으로 수행한다.

Claims (30)

  1. 디지털 화상 처리 장치의 데이터 전송 방법으로서,
    n 비트 (n은 2이상의 정수) 의 제 1 2치 전압 데이터를 2n치의 다치 전류 데이터로 변환하는 단계;
    상기 다치 전류 데이터를 단일 데이터 라인을 통해 전송하는 단계;
    상기 데이터 라인상의 상기 다치 전류 데이터를 (2n-1) 비트의 2치 전류 데이터로 변환하는 단계;
    상기 (2n-1) 비트의 상기 2치 전류 데이터를 (2n-1) 비트의 제 2 2치 전압 데이터로 변환하는 단계; 및
    상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터로부터 상기 n 비트의 상기 제 1 2치 전압 데이터를 복원하는 단계를 구비하는, 데이터 전송 방법.
  2. 디지털 화상 처리 장치의 데이터 전송 회로로서,
    n 비트 (n은 2이상의 정수) 의 제 1 2치 전압 데이터를 2n치의 다치 전류 데이터로 변환하는 전압/전류 변환 회로;
    상기 다치 전류 데이터를 전송하는 단일 데이터 전송 라인;
    상기 데이터 전송 라인상의 상기 다치 전류 데이터를 (2n-1) 비트의 2치 전류 데이터로 변환하는 전류 비교 회로;
    상기 (2n-1) 비트의 2치 전류 데이터를 (2n-1) 비트의 제 2 2치 전압 데이터로 변환하는 전류/전압 변환 회로; 및
    상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터로부터 상기 n 비트의 상기 제 1 2치 전압 데이터를 복원하는 카운터 회로를 구비하는, 데이터 전송 회로.
  3. 제 2 항에 있어서,
    상기 전압/전류 변환 회로는 상기 n 비트의 각 비트에 대응하는 값 2i (i는 0 이상 n-1 이하의 정수) 에 비례하는 전류를 생성하고, 생성된 상기 전류를 멀티플렉싱하여 상기 n 비트의 상기 제 1 2치 전압 데이터에 비례하는 전류값을 갖는 상기 2n 비트의 다치 전류 데이터를 상기 데이터 전송 라인 상에 출력하는, 데이터 전송 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 전류 비교 회로는 상기 다치 전류 데이터를 (2n-1) 비트로 확장하고, 상기 (2n-1) 비트의 각각에서 상기 다치 전류 데이터의 전류값이 대응하는 임계 전 류보다 큰 값인지의 여부에 기초하여 그 논리값이 결정되는 상기 (2n-1) 비트의 2치 전류 데이터를 출력하는, 데이터 전송 회로.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 전류/전압 변환 회로는 상기 (2n-1) 비트의 상기 2치 전류 데이터를 비트 단위로 상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터로 변환하는, 데이터 전송 회로.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 카운터 회로는 상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터를 수신하고, 논리 "1"을 갖는 비트의 위치에 기초하여 상기 제 1 2치 전압 데이터를 복원하는 논리 회로를 구비하는, 데이터 전송 회로.
  7. 제 3 항에 있어서,
    상기 전압/전류 변환 회로는 상기 n 비트에 대응해서 병렬로 배치된 제 1 회로군을 구비하고, 및
    상기 제 1 회로의 각각은 상기 n 비트 중 대응하는 비트에 대응하는 값 2i (i는 0 이상 n-1 이하의 정수) 에 비례하는 전류를 생성하는, 데이터 전송 회로.
  8. 제 7 항에 있어서,
    상기 제 1 회로의 각각은,
    소스 단자가 전원 단자 또는 접지 단자에 접속되고, 게이트 단자와 드레인 단자가 서로 접속되는 제 1 트랜지스터;
    게이트 단자에 외부로부터의 상기 n 비트 중 상기 대응하는 비트의 제 1 2치 전압 데이터가 주어지고, 드레인 단자가 상기 제 1 트랜지스터의 드레인 단자에 접속되는 제 2 트랜지스터; 및
    상기 전원 단자 또는 상기 접지 단자에 접속되는 소스 단자가, 및 상기 제 1 트랜지스터의 상기 게이트 단자에 접속되는 게이트 단자가 구비된 제 3 트랜지스터를 구비하며,
    상기 전압/전류 변환 회로는 상기 제 1 회로의 각각의 상기 제 2 트랜지스터의 상기 소스 단자와 상기 접지 단자 또는 상기 전원 단자 사이에 접속된 제 1 정전류 소스를 더 구비하고,
    상기 제 1 회로의 각각의 상기 제 3 트랜지스터는 데이터 전송 라인에 공통으로 접속된 드레인 단자를 갖는, 데이터 전송 회로.
  9. 제 8 항에 있어서,
    상기 제 1 회로의 각각의 상기 제 3 트랜지스터는 게이트 단자를 가지며, 게이트 단자의 사이즈는 외부로부터 공급되는 n 비트의 상기 제 1 2치 전압 데이터에 따라 2i에 비례하는 출력 전류값을 갖도록 설정되는, 데이터 전송 회로.
  10. 제 4 항에 있어서,
    상기 전류 비교 회로는 (2n-1) 비트에 대응하여 병렬로 배치된 제 2 회로군을 포함하며,
    상기 제 2 회로의 각각은 상기 다치 전류 데이터의 전류값이 대응하는 임계 전류보다 클 때 대응하는 비트의 논리값을 "1"로 설정하는, 데이터 전송 회로.
  11. 제 10 항에 있어서,
    상기 전류 비교 회로는 상기 다치 전류 데이터를 드레인에서 수신하고, 상기 드레인 단자에 접속된 게이트 단자를 갖는 제 4 트랜지스터, 및 접지 단자 또는 전원 단자에 접속된 소스 단자를 구비하며,
    상기 제 2 회로의 각각은,
    상기 제 4 트랜지스터의 상기 게이트 단자에 접속된 게이트 단자, 공통 접지 단자또는 공통 전원 단자에 접속된 소스 단자를 갖는 제 5 트랜지스터; 및
    상기 제 5 트랜지스터의 상기 드레인 단자와 임계 전류를 인가하기 위한 상기 전원 단자 또는 상기 접지 단자의 사이에 접속된 제 2 정전류 소스를 구비하고,
    상기 전류 비교 회로는 (LSB) 으로부터 상기 임계 전류에 대응하는 비트까지의 논리값이 "1"로 설정된 상기 (2n-1) 비트의 상기 제 2 2치 전류 데이터를 출력하 는, 데이터 전송 회로.
  12. 제 11 항에 있어서,
    상기 제 2 정전류 소스는 소정의 단계 유닛에서 상이한 상기 (2n-1) 비트의 임계 전류를 인가하고,
    상기 전류 비교 회로는 (MSB) 에서 최대 임계 전류에 대응하는 비트와, (LSB) 에서 최소 임계 전류에 대응하는 비트를 갖는 (2n-1) 비트의 2치 전류 데이터를 출력하는, 데이터 전송 회로.
  13. 제 5 항에 있어서,
    상기 전류/전압 변환 회로는 상기 2치 전류 데이터의 상기 (2n-1) 비트에 각각 대응해서 병렬로 배치된 제 3 회로군을 구비하고,
    제 3 회로의 각각은 상기 (2n-1) 비트의 상기 2치 전류 데이터가 대응하는 비트를 (2n-1) 비트의 제 2 2치 전압 데이터가 대응하는 비트로 변환하는, 데이터 전송 회로.
  14. 제 13 항에 있어서,
    상기 전류/전압 변환 회로는 제 3 정전류 소스와 상기 제 3 회로군을 구비하 고,
    상기 제 3 회로의 각각은,
    공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자, 및 드레인 단자에 접속된 게이트 단자를 구비하는 제 6 트랜지스터; 및
    상기 (2n-1) 비트가 대응하는 비트의 상기 2치 전류 데이터를 수신하는 게이트 단자, 상기 제 3 정전류 소스에 접속된 소스 단자, 및 상기 제 6 트랜지스터의 상기 드레인 단자에 접속된 드레인 단자를 구비하는 제 7 트랜지스터를 구비하는, 데이터 전송 회로.
  15. 제 6 항에 있어서,
    상기 카운터 회로는, 상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터의 모든 비트가 논리 "0"일 때, 논리 "0"에서 모든 비트를 갖는 상기 n 비트의 상기 제 1 2치 전압 데이터를 복원하고, 상기 (2n-1) 비트의 상기 제 2 2치 전압 데이터의 (LSB) 으로부터 논리 "1"의 비트의 수의 2진수에 대응하여 상기 n 비트의 상기 제 1 2치 전압 데이터를 복원하는 논리 회로를 구비하는, 데이터 전송 회로.
  16. 제 15 항에 있어서,
    상기 카운터 회로는 3개의 최하위 비트를 위한 비트 판정 회로를 구비하고,
    상기 비트 판정 회로는,
    상기 3개의 최하위 비트가 논리 "1"일 때 논리 "1"을 출력하는 제 1 3 비트 입력 AND 회로;
    제 3 비트만이 논리 "1"일 때 논리 "1"을 출력하는 제 2 3 비트 입력 AND 회로; 및
    상기 제 1 3 비트 입력 AND 회로의 출력과 상기 제 2 3 비트 입력 AND 회로의 출력의 논리합을 계산하는 OR 회로를 구비하는, 데이터 전송 회로.
  17. n 비트 (n은 2이상의 정수) 의 2치 전압 데이터 Xi (i는 0 이상 n-1 이하의 정수) 를 수신하는 입력부; 및
    2i에 비례하는 전류값을 출력하는 전류 미러 회로군을 구비하고,
    상기 2치 전압 데이터 Xi 에 따라 Σ2iXi 에 비례하는 전류값을 생성하기 위해 상기 전류 미러 회로군의 출력 전류를 멀티플렉싱하는, 출력 회로.
  18. n 비트 (n은 2이상의 정수) 의 2치 전압 데이터 Xi (i는 0이상 n-1이하의 정수) 를 수신하는 입력부;
    상기 2치 전압 데이터 Xi의 상기 n 비트의 각 비트에 대하여 제공되고, 전원 단자 또는 접지 단자에 접속된 소스 단자, 및 서로 접속되는 게이트 단자와 드레인 단자를 구비하는 제 1 트랜지스터;
    상기 각 비트에 대하여 제공되고, 게이트 단자에서 상기 2치 전압 데이터 Xi가 주어지며, 상기 제 1 트랜지스터의 드레인 단자에 접속된 드레인 단자를 구비하는 제 2 트랜지스터;
    상기 각 비트에 대하여 제공되고, 전원 단자 또는 접지 단자에 접속된 소스 단자, 상기 제 1 트랜지스터의 게이트 단자에 접속된 게이트 단자, 및 다치 전류 데이터 출력 라인에 접속되는 드레인 단자를 구비하는 제 3 트랜지스터; 및
    상기 각 비트에 대하여 제공되고, 상기 제 2 트랜지스터의 소스 단자와 상기 접지 단자 또는 상기 전원 단자 사이에 접속되는 정전류 소스를 구비하고,
    상기 2치 전압 데이터 Xi 에 따라 Σ2iXi에 비례하는 전류값을 갖는 다치 전류 데이터를 상기 다치 전류 데이터 출력 라인으로 출력하는, 출력 회로.
  19. 외부로부터 공급되는 n 비트 (n은 2 이상의 정수) 의 2치 전압 데이터 Xi (i는 0 이상 n-1 이하의 정수) 의 상기 n 비트에 각각 대응해서 병렬로 배치된 제 1 트랜지스터 내지 제 3 트랜지스터의 세트를 구비하고,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터는 공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자를 구비하고, 상기 제 2 트랜지스터는 공통 정전류에 접속된 소스 단자를 구비하며, 상기 제 3 트랜지스터는 공통 다치 전류 데이터 라인에 접속된 드레인 단자를 구비하며, 상기 2치 전압 데이터 Xi 에 따라 Σ2iXi에 비례하는 전류값은 상기 공통 다치 전류 데이터 출력 라인에 출력되는, 출력 회로.
  20. 제 19 항에 있어서,
    상기 제 3 트랜지스터는 사이즈가 상기 2치 전압 데이터 Xi 에 따라 2i에 비례하는 출력 전류값을 발생하도록 설정되는, 출력 회로.
  21. 전류 비교 회로; 및
    전류/전압 변환 회로를 구비하는 입력 회로로서,
    상기 전류 비교 회로는,
    2n치 (n은 2이상의 정수) 의 단일 다치 전류 데이터를 수신하는 입력부;
    상기 다치 전류 데이터가 (2n-1)개의 전류 미러 회로로 확장된 (2n-1)개의 독립 전류 미러 회로; 및
    상기 다치 전류 데이터의 상기 2n치에 대응하는 임계 전류를 상기 (2n-1)개의 전류 미러 회로에 각각 공급하는 (2n-1)개의 임계 전류 소스를 구비하고,
    (2n-1) 비트 중 대응하는 비트의 2치 전압 데이터는 상기 (2n-l)개의 전류 미러 회로의 각각의 전류구동 능력과 상기 (2n-l)개의 임계 전류 소스가 대응하는 소스로부터의 상기 임계 전류에 기초하여 출력되며,
    상기 전류/전압 변환 회로는 상기 (2n-l) 비트의 상기 2치 전류 데이터를 상기 (2n-l) 비트의 2치 전압 데이터로 변환하는, 입력 회로.
  22. 제 21 항에 있어서,
    상기 전류 비교 회로는,
    상기 (2n-l) 비트의 각 비트에 대하여 제공되고, 드레인 단자에서 상기 다치 전류 데이터가 주어지며, 상기 드레인 단자에 접속된 게이트 단자, 및 공통 접지 단자 또는 공통 전원 단자에 접속된 소스 단자를 구비하는 제 4 트랜지스터;
    상기 각 비트에 대하여 제공되고, 상기 제 4 트랜지스터의 게이트 단자에 접속된 게이트 단자, 및 상기 공통 접지 단자 또는 상기 공통 전원 단자에 접속된 소스 단자를 구비하는 제 5 트랜지스터; 및
    상기 각 비트에 대하여 제공되고, 상기 제 5 트랜지스터의 드레인 단자와 상기 공통 전원 단자 또는 상기 공통 접지 단자 사이에 접속되는 정전류 소스를 구비하는, 입력 회로.
  23. 전류 비교 회로; 및
    전류/전압 변환 회로를 구비하고,
    상기 전류 비교 회로는,
    외부로부터 공급되는 2n치 (n은 2이상의 정수) 의 단일 다치 전류 데이터 입력에 대하여 병렬로 배치된 제 5 트랜지스터와, 상기 다치 전류 데이터를 판별하기 위해서 사용되는 임계 전류를 출력하는 임계 전류 소스의 (2n-1)개의 세트를 구비하고,
    상기 전류 비교 회로는 공통 접지 단자 또는 공통 전원 단자에 접속된 소스 단자를 구비하는 상기 제 5 트랜지스터, 및 공통 전원 단자 또는 공통 접지 단자에 접속된 상기 임계 전류 소스를 구비하며, 상기 다치 전류 데이터와 상기 임계 전류 소스로부터의 상기 임계 전류에 기초하여 (2n-1) 비트의 2치 전류 데이터를 출력하고,
    상기 전류/전압 변환 회로는 상기 (2n-1) 비트의 상기 2치 전류 데이터를 상기 (2n-1) 비트의 2치 전압 데이터로 변환하는, 입력 회로.
  24. 제 23 항에 있어서,
    상기 전류 비교 회로는 상기 제 5 트랜지스터의 드레인 전류와 상기 임계 전류 소스의 상기 임계 전류에 기초하여 상기 (2n-1) 비트 내의 상기 다치 전류 데이터에 대응하는 비트를 검출하고, 최대의 임계 전류에 대응하는 비트를 최상위 비트로 하는 상기 (2n-1) 비트의 상기 2치 전류 데이터를 출력하는, 입력 회로.
  25. 제 21 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 전류/전압 변환 회로는,
    상기 (2n-1) 비트의 상기 2치 전류 데이터 입력에 대하여 병렬로 배치된 (2n-1)개의 회로부를 구비하고,
    상기 (2n-1)개의 회로부의 각각은 제 6 트랜지스터 및 제 7 트랜지스터를 구비하고,
    상기 제 6 트랜지스터는 공통 전원 단자 또는 공통 접지 단자에 접속된 소스 단자를 구비하고, 상기 제 6 트랜지스터는 서로 접속된 게이트 단자와 드레인 단자를 구비하고,
    상기 제 7 트랜지스터는 제 3 의 정전류 소스에 접속된 소스 단자를 구비하고, 상기 제 7 트랜지스터는 게이트 단자에 상기 (2n-1) 비트의 대응하는 비트의 상기 2치 전류 데이터가 주어지며, 상기 대응하는 비트의 상기 2치 전압 데이터는 상기 제 7 트랜지스터의 드레인 단자에 접속된 상기 제 6 트랜지스터의 드레인 잔자로부터 출력되는, 입력 회로.
  26. 제 25 항에 있어서,
    상기 제 3 정전류 소스는 상기 2치 전류 데이터의 상기 (2n-1) 비트의 각각 에 대하여, 논리 "0" 또는 "1"을 나타내는 전압 레벨을 갖는 상기 2치 전압 데이터를 출력하도록 설정되고,
    상기 전류/전압 변환 회로는 최상위 비트의 2치 전류 데이터에 대응하는 2치 전압 데이터를 최상위 비트로, 최하위 비트의 2치 전류 데이터에 대응하는 2치 전압 데이터를 최하위 비트로 하는 상기 (2n-1) 비트의 상기 2치 전압 데이터를 출력하는, 입력 회로.
  27. 제 17 항 내지 제 20 항 중 어느 한 항에 기재된 출력 회로를 구비하는 반도체 장치.
  28. 제 21 항 내지 제 24 항 중 어느 한 항에 기재된 입력 회로를 구비하는 반도체 장치.
  29. 제 17 항 내지 제 20 항 중 어느 한 항에 기재된 출력 회로를 구비하고, 상기 출력 회로로부터 상기 단일 다치 전류 데이터가 출력되는, 전자장치.
  30. 제 21 항 내지 제 24 항 중 어느 한 항에 기재된 입력 회로를 구비하고, 외부로부터 공급된 상기 단일 다치 전류 데이터를 2치 전압 데이터로 변환하는, 전자장치.
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