JPH0563574A - フラツシユ型ａ／ｄ変換器 - Google Patents
フラツシユ型ａ／ｄ変換器Info
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- JPH0563574A JPH0563574A JP22574991A JP22574991A JPH0563574A JP H0563574 A JPH0563574 A JP H0563574A JP 22574991 A JP22574991 A JP 22574991A JP 22574991 A JP22574991 A JP 22574991A JP H0563574 A JPH0563574 A JP H0563574A
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- JP
- Japan
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- current
- transistor
- comparison type
- output
- circuit
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Abstract
(57)【要約】
【目的】低電源電圧で動作させても、雑音による変換エ
ラーを少なく且つ高速性も損なわずにＡ／Ｄ変換を実現
するとともに、チップ面積を小さくすることにある。 【構成】電流源Ｉ０を電流入力とする入力信号がカレン
トミラー回路５に供給され、その出力が各コンパレータ
回路２に入力される。このコンパレータ２は例えばトラ
ンジスタＱ８，Ｑ１０と抵抗Ｒ４および定電流源Ｉ２と
で構成され、カレントミラー回路５からの電流と定電流
源Ｉ２からの電流とを比較する電流比較型比較器であ
る。各コンパレータ２内の定電流源Ｉ２〜Ｉ４は重み付
けされており、その比較出力がエンコーダ回路３に入力
される。エンコーダ回路３はデジタルコードに変換して
出力端子４に出力する。
ラーを少なく且つ高速性も損なわずにＡ／Ｄ変換を実現
するとともに、チップ面積を小さくすることにある。 【構成】電流源Ｉ０を電流入力とする入力信号がカレン
トミラー回路５に供給され、その出力が各コンパレータ
回路２に入力される。このコンパレータ２は例えばトラ
ンジスタＱ８，Ｑ１０と抵抗Ｒ４および定電流源Ｉ２と
で構成され、カレントミラー回路５からの電流と定電流
源Ｉ２からの電流とを比較する電流比較型比較器であ
る。各コンパレータ２内の定電流源Ｉ２〜Ｉ４は重み付
けされており、その比較出力がエンコーダ回路３に入力
される。エンコーダ回路３はデジタルコードに変換して
出力端子４に出力する。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュ型Ａ／Ｄ変換
器に関し、特に集積回路に適した演算増幅回路等で用い
るフラッシュ型Ａ／Ｄ変換器に関する。
器に関し、特に集積回路に適した演算増幅回路等で用い
るフラッシュ型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】従来、演算増幅回路等に用いるＡ／Ｄ変
換器としては、フラッシュ型Ａ／Ｄ変換器が一般的に用
いられている。
換器としては、フラッシュ型Ａ／Ｄ変換器が一般的に用
いられている。
【０００３】図３はかかる従来の一例を示すフラッシュ
型Ａ／Ｄ変換器の回路図である。図３に示すように、従
来のフラッシュ型Ａ／Ｄ変換器は電源端子（ＶＲＥＦ）
８と接地間に抵抗Ｒ７〜Ｒ１０を直列接続して形成され
る分圧回路と、この分圧回路の分圧出力を一方の入力端
子に入力し且つ他方の入力端子に入力信号電圧端子９か
らの入力信号（ＶＩＮ）が共通に印加される複数のコン
パレータ７と、各コンパレータ７の出力を入力してエン
コードしディジタル出力端子４に出力するエンコーダ回
路３とを有している。このようなフラッシュ型Ａ／Ｄ変
換器は高速にアナログ信号をディジタル信号に変換する
回路として知られている。
型Ａ／Ｄ変換器の回路図である。図３に示すように、従
来のフラッシュ型Ａ／Ｄ変換器は電源端子（ＶＲＥＦ）
８と接地間に抵抗Ｒ７〜Ｒ１０を直列接続して形成され
る分圧回路と、この分圧回路の分圧出力を一方の入力端
子に入力し且つ他方の入力端子に入力信号電圧端子９か
らの入力信号（ＶＩＮ）が共通に印加される複数のコン
パレータ７と、各コンパレータ７の出力を入力してエン
コードしディジタル出力端子４に出力するエンコーダ回
路３とを有している。このようなフラッシュ型Ａ／Ｄ変
換器は高速にアナログ信号をディジタル信号に変換する
回路として知られている。
【０００４】
【発明が解決しようとする課題】上述した従来のフラッ
シュ型Ａ／Ｄ変換器は、変換ビット数の増加に伴ってコ
ンパレータの入力電圧が急激に小さくなる。このため、
コンパレータ回路やエンコーダ回路の動作により発生す
る雑音が入力部へ回り込むことになり、変換エラーの確
率が増大するという欠点がある。また、従来のフラッシ
ュ型Ａ／Ｄ変換器は、分圧回路を形成するための抵抗素
子数が多くなるので、集積回路における素子面積を増大
し、製造コストを増加させるという欠点がある。
シュ型Ａ／Ｄ変換器は、変換ビット数の増加に伴ってコ
ンパレータの入力電圧が急激に小さくなる。このため、
コンパレータ回路やエンコーダ回路の動作により発生す
る雑音が入力部へ回り込むことになり、変換エラーの確
率が増大するという欠点がある。また、従来のフラッシ
ュ型Ａ／Ｄ変換器は、分圧回路を形成するための抵抗素
子数が多くなるので、集積回路における素子面積を増大
し、製造コストを増加させるという欠点がある。
【０００５】本発明の目的は、かかる変換ビット数が増
加しても変換エラーを少なくするとともに、集積回路に
おける素子面積を小さくすることのできるフラッシュ型
Ａ／Ｄ変換器を提供することにある。
加しても変換エラーを少なくするとともに、集積回路に
おける素子面積を小さくすることのできるフラッシュ型
Ａ／Ｄ変換器を提供することにある。
【０００６】
【課題を解決するための手段】本発明のフラッシュ型Ａ
／Ｄ変換器は、コレクタを第一の出力端子に接続し且つ
ベースを定電圧源に接続し第一のトランジスタと前記第
一のトランジスタとは逆極性で形成されエミッタを前記
第一のトランジスタのベースに接続しベースを前記第一
のトランジスタのエミッタおよび入力端子に導出し且つ
コレクタを第二の出力端子に接続した第二のトランジス
タおよび前記第二のトランジスタのベースに接続される
定電流源とをそれぞれ備えた複数個の電流比較型コンパ
レータと、前記電流比較型コンパレータの各々の第二の
出力端子からの出力をエンコードするエンコーダ回路と
を有し、前記複数個の電流比較型コンパレータの各々は
電源と接地間に直列に接続され、前記電流比較型コンパ
レータの各々の第一の出力端子を隣接する電流比較型コ
ンパレータの入力端子に接続し且つ前記複数個の電流比
較型コンパレータの中隣接する電流比較型コンパレータ
に接続されない唯一の入力端子を入力信号源に接続して
構成される。
／Ｄ変換器は、コレクタを第一の出力端子に接続し且つ
ベースを定電圧源に接続し第一のトランジスタと前記第
一のトランジスタとは逆極性で形成されエミッタを前記
第一のトランジスタのベースに接続しベースを前記第一
のトランジスタのエミッタおよび入力端子に導出し且つ
コレクタを第二の出力端子に接続した第二のトランジス
タおよび前記第二のトランジスタのベースに接続される
定電流源とをそれぞれ備えた複数個の電流比較型コンパ
レータと、前記電流比較型コンパレータの各々の第二の
出力端子からの出力をエンコードするエンコーダ回路と
を有し、前記複数個の電流比較型コンパレータの各々は
電源と接地間に直列に接続され、前記電流比較型コンパ
レータの各々の第一の出力端子を隣接する電流比較型コ
ンパレータの入力端子に接続し且つ前記複数個の電流比
較型コンパレータの中隣接する電流比較型コンパレータ
に接続されない唯一の入力端子を入力信号源に接続して
構成される。
【０００７】また、本発明のフラッシュ型Ａ／Ｄ変換器
は、入力信号電流源を備えたカレントミラー回路と、コ
レクタを電源端子に接続し且つベースを電圧端子に接続
した第一のトランジスタと前記第一のトランジスタとは
逆極性で形成されエミッタを前記第一のトランジスタの
ベースに接続しベースを前記第一のトランジスタのエミ
ッタおよび入力信号源に導出し且つコレクタを出力端子
に接続した第二のトランジスタおよび前記第二のトラン
ジスタのベースに接続される定電流源とをそれぞれ備え
た複数個の電流比較型コンパレータと、前記電流比較型
コンパレータの各々の出力をエンコードするエンコーダ
回路とを有し、前記複数個の電流比較型コンパレータの
各々は前記電源端子と前記カレントミラー回路の出力間
に並列に接続して構成される。
は、入力信号電流源を備えたカレントミラー回路と、コ
レクタを電源端子に接続し且つベースを電圧端子に接続
した第一のトランジスタと前記第一のトランジスタとは
逆極性で形成されエミッタを前記第一のトランジスタの
ベースに接続しベースを前記第一のトランジスタのエミ
ッタおよび入力信号源に導出し且つコレクタを出力端子
に接続した第二のトランジスタおよび前記第二のトラン
ジスタのベースに接続される定電流源とをそれぞれ備え
た複数個の電流比較型コンパレータと、前記電流比較型
コンパレータの各々の出力をエンコードするエンコーダ
回路とを有し、前記複数個の電流比較型コンパレータの
各々は前記電源端子と前記カレントミラー回路の出力間
に並列に接続して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すフラッシュ
型Ａ／Ｄ変換器の回路図である。図１に示すように、本
実施例のＡ／Ｄ変換器は、ダイオードＤ１〜Ｄ３と、電
源端子（＋Ｖ）１および接地（ＧＮＤ）間に直列接続さ
れる複数個の電流比較型コンパレータ２と、コンパレー
タ２の出力を入力してエンコードし且つその出力を出力
端子４に出力するエンコーダ回路３とを有している。こ
のうち、電源端子１に近い１つの電流比較型コンパレー
タ２は、ＮＰＮトランジスタＱ１とＰＮＰトランジスタ
Ｑ２と抵抗Ｒ１および定電流源Ｉ２とで構成している。
以下、他のコンパレータも同様である。これらのコンパ
レータ２が電源端子１と接地間に直列に接続されてい
る。また、ダイオードＤ１〜Ｄ３および定電流源Ｉ１は
前述したコンパレータ２に対するバイアス回路を構成し
ている。更に、これらのコンパレータ２の出力はトラン
ジスタＱ２，Ｑ４，Ｑ６のコレクタから取り出され、エ
ンコーダ回路３の入力に供給される。この場合、電流源
Ｉ０が入力信号電流源となっている。
型Ａ／Ｄ変換器の回路図である。図１に示すように、本
実施例のＡ／Ｄ変換器は、ダイオードＤ１〜Ｄ３と、電
源端子（＋Ｖ）１および接地（ＧＮＤ）間に直列接続さ
れる複数個の電流比較型コンパレータ２と、コンパレー
タ２の出力を入力してエンコードし且つその出力を出力
端子４に出力するエンコーダ回路３とを有している。こ
のうち、電源端子１に近い１つの電流比較型コンパレー
タ２は、ＮＰＮトランジスタＱ１とＰＮＰトランジスタ
Ｑ２と抵抗Ｒ１および定電流源Ｉ２とで構成している。
以下、他のコンパレータも同様である。これらのコンパ
レータ２が電源端子１と接地間に直列に接続されてい
る。また、ダイオードＤ１〜Ｄ３および定電流源Ｉ１は
前述したコンパレータ２に対するバイアス回路を構成し
ている。更に、これらのコンパレータ２の出力はトラン
ジスタＱ２，Ｑ４，Ｑ６のコレクタから取り出され、エ
ンコーダ回路３の入力に供給される。この場合、電流源
Ｉ０が入力信号電流源となっている。
【００１０】かかる構成のＡ／Ｄ変換器において、入力
信号電流Ｉ０がまず定電流源Ｉ４と比較される。この入
力信号電流Ｉ０が定電流源Ｉ４の値よりも大きい場合
は、その差電流が抵抗Ｒ３を経由してトランジスタＱ５
に流れる。このため、トランジスタＱ６にも電流が流
れ、エンコーダ回路３に供給される。一方、入力信号電
流Ｉ０が定電流源Ｉ４の値よりも小さい場合は、トラン
ジスタＱ５，Ｑ６が共にカットオフするので、電流は流
れない。このようにして、各コンパレータ２の出力電流
が決定される。
信号電流Ｉ０がまず定電流源Ｉ４と比較される。この入
力信号電流Ｉ０が定電流源Ｉ４の値よりも大きい場合
は、その差電流が抵抗Ｒ３を経由してトランジスタＱ５
に流れる。このため、トランジスタＱ６にも電流が流
れ、エンコーダ回路３に供給される。一方、入力信号電
流Ｉ０が定電流源Ｉ４の値よりも小さい場合は、トラン
ジスタＱ５，Ｑ６が共にカットオフするので、電流は流
れない。このようにして、各コンパレータ２の出力電流
が決定される。
【００１１】ここで、入力信号電流Ｉ０のダイナミック
レンジは、電源電圧（＋Ｖ）と無関係に決定することが
出来る。すなわち、大きく設定すれば、雑音に対して変
換エラーの確率を著しく下げることが可能になる。ま
た、定電流源Ｉ２〜Ｉ４はすべてトランジスタで構成出
来るので、集積回路における素子面積を小さくすること
ができる。
レンジは、電源電圧（＋Ｖ）と無関係に決定することが
出来る。すなわち、大きく設定すれば、雑音に対して変
換エラーの確率を著しく下げることが可能になる。ま
た、定電流源Ｉ２〜Ｉ４はすべてトランジスタで構成出
来るので、集積回路における素子面積を小さくすること
ができる。
【００１２】図２は本発明の他の実施例を示すフラッシ
ュ型Ａ／Ｄ変換器の回路図である。図２に示すように、
本実施例のＡ／Ｄ変換器は電源端子１に対して並列に接
続される複数の電流比較型コンパレータ２と、コンパレ
ータ２の各出力を入力して出力端子４にエンコード出力
するエンコーダ回路３と、入力信号電流源Ｉ０およびカ
レントミラー回路５とを有する。１つの電流比較型コン
パレータ２はＮＰＮトランジスタＱ８およびＰＮＰトラ
ンジスタＱ１０と、抵抗Ｒ４と、定電流源Ｉ２とで構成
される。その他のコンパレータ２も同様である。これら
のコンパレータ２が電源端子（＋Ｖ）１と接地間に並列
に接続されている。また、カレントミラー回路５はトラ
ンジスタＱ７，Ｑ９，Ｑ１２，Ｑ１５で構成され、入力
信号電流源Ｉ０に接続される。このため、各コンパレー
タ２には共通に電流が供給される。更に、入力信号電圧
端子６は定電圧が印加され、コンパレータ２をバイアス
する。各コンパレータを構成するトランジスタＱ１０，
Ｑ１３，Ｑ１６のコレクタからは、出力が取り出され、
エンコーダ回路３へ入力される。
ュ型Ａ／Ｄ変換器の回路図である。図２に示すように、
本実施例のＡ／Ｄ変換器は電源端子１に対して並列に接
続される複数の電流比較型コンパレータ２と、コンパレ
ータ２の各出力を入力して出力端子４にエンコード出力
するエンコーダ回路３と、入力信号電流源Ｉ０およびカ
レントミラー回路５とを有する。１つの電流比較型コン
パレータ２はＮＰＮトランジスタＱ８およびＰＮＰトラ
ンジスタＱ１０と、抵抗Ｒ４と、定電流源Ｉ２とで構成
される。その他のコンパレータ２も同様である。これら
のコンパレータ２が電源端子（＋Ｖ）１と接地間に並列
に接続されている。また、カレントミラー回路５はトラ
ンジスタＱ７，Ｑ９，Ｑ１２，Ｑ１５で構成され、入力
信号電流源Ｉ０に接続される。このため、各コンパレー
タ２には共通に電流が供給される。更に、入力信号電圧
端子６は定電圧が印加され、コンパレータ２をバイアス
する。各コンパレータを構成するトランジスタＱ１０，
Ｑ１３，Ｑ１６のコレクタからは、出力が取り出され、
エンコーダ回路３へ入力される。
【００１３】このようなフラッシュ型Ａ／Ｄ変換器で
は、例えばトランジスタＱ９に流れる入力信号電流が定
電流源Ｉ２に設定された電流値と比較される。トランジ
スタＱ９に流れる電流が定電流源Ｉ２に流れる電流より
も大きいときは、その差電流が抵抗Ｒ４を経由してトラ
ンジスタＱ８に流れる。その結果、トランジスタＱ１０
にも電流が流れる。一方、電流の大小関係が逆のとき
は、トランジスタＱ８，Ｑ１０がカットオフとなるの
で、電流は流れない。このようにして、各コンパレータ
２が同時に動作するので、定電流源Ｉ２〜Ｉ４の電流値
に適当な重みを付ければ、エンコーダ回路３を介してデ
ジタルコードが得られる。このときの入力信号電流のダ
イナミックレンジは、電源電圧とは無関係に決定するこ
とが出来、大きく設定すれば雑音に対して変換エラーの
確率を著しく下げることができる。また、定電流源Ｉ２
〜Ｉ４はすべてトランジスタで構成できるので、素子面
積を小さく出来る。更に、回路構成から明らかなよう
に、低電圧化に対しても精度の劣化が生ずることはな
く、しかもトランジスタＱ８〜Ｑ１６はベース接地であ
るので、変換速度は高速となる。
は、例えばトランジスタＱ９に流れる入力信号電流が定
電流源Ｉ２に設定された電流値と比較される。トランジ
スタＱ９に流れる電流が定電流源Ｉ２に流れる電流より
も大きいときは、その差電流が抵抗Ｒ４を経由してトラ
ンジスタＱ８に流れる。その結果、トランジスタＱ１０
にも電流が流れる。一方、電流の大小関係が逆のとき
は、トランジスタＱ８，Ｑ１０がカットオフとなるの
で、電流は流れない。このようにして、各コンパレータ
２が同時に動作するので、定電流源Ｉ２〜Ｉ４の電流値
に適当な重みを付ければ、エンコーダ回路３を介してデ
ジタルコードが得られる。このときの入力信号電流のダ
イナミックレンジは、電源電圧とは無関係に決定するこ
とが出来、大きく設定すれば雑音に対して変換エラーの
確率を著しく下げることができる。また、定電流源Ｉ２
〜Ｉ４はすべてトランジスタで構成できるので、素子面
積を小さく出来る。更に、回路構成から明らかなよう
に、低電圧化に対しても精度の劣化が生ずることはな
く、しかもトランジスタＱ８〜Ｑ１６はベース接地であ
るので、変換速度は高速となる。
【００１４】
【発明の効果】以上説明したように、本発明のフラッシ
ュ型Ａ／Ｄ変換器は複数の電流比較型のコンパレータを
用いることにより、ダイナミック・レンジを電源電圧に
無関係に設定出来るので、雑音に対する変換エラーを少
なくし、また素子面積も小さく出来るという効果があ
る。
ュ型Ａ／Ｄ変換器は複数の電流比較型のコンパレータを
用いることにより、ダイナミック・レンジを電源電圧に
無関係に設定出来るので、雑音に対する変換エラーを少
なくし、また素子面積も小さく出来るという効果があ
る。
【図１】本発明の一実施例を示すフラッシュ型Ａ／Ｄ変
換器の回路図である。
換器の回路図である。
【図２】本発明の他の実施例を示すフラッシュ型Ａ／Ｄ
変換器の回路図である。
変換器の回路図である。
【図３】従来の一例を示すフラッシュ型Ａ／Ｄ変換器の
回路図である。
回路図である。
１ 電源端子 ２ 電流比較型コンパレータ ３ エンコーダ回路 ４ 出力端子 ５ カレントミラー回路 ６ 入力信号電圧端子 Ｄ１〜Ｄ３ ダイオード Ｑ１〜Ｑ１６ トランジスタ Ｒ１〜Ｒ６ 抵抗 Ｉ０ 入力信号電流源 Ｉ１〜Ｉ４ 定電流源
Claims (2)
- 【請求項１】 コレクタを第一の出力端子に接続し且つ
ベースを定電圧源に接続し第一のトランジスタと前記第
一のトランジスタとは逆極性で形成されエミッタを前記
第一のトランジスタのベースに接続しベースを前記第一
のトランジスタのエミッタおよび入力端子に導出し且つ
コレクタを第二の出力端子に接続した第二のトランジス
タおよび前記第二のトランジスタのベースに接続される
定電流源とをそれぞれ備えた複数個の電流比較型コンパ
レータと、前記電流比較型コンパレータの各々の第二の
出力端子からの出力をエンコードするエンコーダ回路と
を有し、前記複数個の電流比較型コンパレータの各々は
電源と接地間に直列に接続され、前記電流比較型コンパ
レータの各々の第一の出力端子を隣接する電流比較型コ
ンパレータの入力端子に接続し且つ前記複数個の電流比
較型コンパレータの中隣接する電流比較型コンパレータ
に接続されない唯一の入力端子を入力信号源に接続する
ことを特徴とするフラッシュ型Ａ／Ｄ変換器。 - 【請求項２】 入力信号電流源を備えたカレントミラー
回路と、コレクタを電源端子に接続し且つベースを電圧
端子に接続した第一のトランジスタと前記第一のトラン
ジスタとは逆極性で形成されエミッタを前記第一のトラ
ンジスタのベースに接続しベースを前記第一のトランジ
スタのエミッタおよび入力信号源に導出し且つコレクタ
を出力端子に接続した第二のトランジスタおよび前記第
二のトランジスタのベースに接続される定電流源とをそ
れぞれ備えた複数個の電流比較型コンパレータと、前記
電流比較型コンパレータの各々の出力をエンコードする
エンコーダ回路とを有し、前記複数個の電流比較型コン
パレータの各々は前記電源端子と前記カレントミラー回
路の出力間に並列に接続されることを特徴とするフラッ
シュ型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22574991A JPH0563574A (ja) | 1991-09-05 | 1991-09-05 | フラツシユ型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22574991A JPH0563574A (ja) | 1991-09-05 | 1991-09-05 | フラツシユ型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563574A true JPH0563574A (ja) | 1993-03-12 |
Family
ID=16834232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22574991A Pending JPH0563574A (ja) | 1991-09-05 | 1991-09-05 | フラツシユ型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006552A1 (ja) * | 2003-07-11 | 2005-01-20 | Pioneer Corporation | データ転送方法、データ転送回路、出力回路、入力回路、半導体装置、電子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355947A (en) * | 1976-10-29 | 1978-05-20 | Takeda Riken Ind Co Ltd | Analoggtoodigital converter |
| JPS62254071A (ja) * | 1986-01-21 | 1987-11-05 | Mitsubishi Electric Corp | レベル判定回路 |
| JPH03216023A (ja) * | 1990-01-22 | 1991-09-24 | Yokogawa Electric Corp | Ａ／ｄ変換器 |
-
1991
- 1991-09-05 JP JP22574991A patent/JPH0563574A/ja active Pending
Patent Citations (3)
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| JPS62254071A (ja) * | 1986-01-21 | 1987-11-05 | Mitsubishi Electric Corp | レベル判定回路 |
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| WO2005006552A1 (ja) * | 2003-07-11 | 2005-01-20 | Pioneer Corporation | データ転送方法、データ転送回路、出力回路、入力回路、半導体装置、電子装置 |
| KR100733747B1 (ko) * | 2003-07-11 | 2007-06-29 | 파이오니아 가부시키가이샤 | 데이터 전송 방법, 데이터 전송 회로, 출력 회로, 입력회로, 반도체 장치 및 전자장치 |
| JPWO2005006552A1 (ja) * | 2003-07-11 | 2007-09-20 | パイオニア株式会社 | データ転送方法、データ転送回路、出力回路、入力回路、半導体装置、電子装置 |
| US7508241B2 (en) | 2003-07-11 | 2009-03-24 | Pioneer Corporation | Data transfer method, data transfer circuit, output circuit, input circuit, semiconductor device, and electronic apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971028 |