JPS62254071A - レベル判定回路 - Google Patents
レベル判定回路Info
- Publication number
- JPS62254071A JPS62254071A JP1231786A JP1231786A JPS62254071A JP S62254071 A JPS62254071 A JP S62254071A JP 1231786 A JP1231786 A JP 1231786A JP 1231786 A JP1231786 A JP 1231786A JP S62254071 A JPS62254071 A JP S62254071A
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- JP
- Japan
- Prior art keywords
- level
- transistor
- circuit
- input signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力信号レベルに応じて離散的にｒＬＪ
ｅ ｒＨＪ信号を出力するレベル判定回路に関するもの
である。
ｅ ｒＨＪ信号を出力するレベル判定回路に関するもの
である。
第２図は従来のレベル判定回路であり、同図において、
１は信号入力端子、２，３．４はこの端子１に印加され
る入力信号と、ダイオードＤ、。
１は信号入力端子、２，３．４はこの端子１に印加され
る入力信号と、ダイオードＤ、。
Ｄ、、Ｄ、で各々異つ定電圧に設定されている基準電圧
とを比較するコンパレータ、５はコンパレータ２の出力
を反転するインバータ、６はコンパレータ３の出力を反
転するインバータ、７はコンパレータ３の出力とインバ
ータ５の出力とのＡＮＤ回路、８はコンパレータ４の出
力とインバータ６の出力とのＡＮＤ回路、９は最近レベ
ルの１」定端子、１０は中レベルの判定端子、１１は最
高レベルの判定端子である。なお、１２は電源端子、１
３はバイアス用の抵抗である。
とを比較するコンパレータ、５はコンパレータ２の出力
を反転するインバータ、６はコンパレータ３の出力を反
転するインバータ、７はコンパレータ３の出力とインバ
ータ５の出力とのＡＮＤ回路、８はコンパレータ４の出
力とインバータ６の出力とのＡＮＤ回路、９は最近レベ
ルの１」定端子、１０は中レベルの判定端子、１１は最
高レベルの判定端子である。なお、１２は電源端子、１
３はバイアス用の抵抗である。
次に動作について説明する。コンパレータ４の基準電圧
はダイオードＤ、によってＶ Ｅ Ｂ １１１０．７７
位に設定されており、信号入力端子１に印加された入力
信号が０．７ Ｖ （ＶＢＫ ）以上となると、コンパ
レータ４の出力は「ＨＪとなる。コンハレー ３３の基
準電圧はダイオード０２１ＢＳによって０．７ＶＸ２＝
１．４Ｖ（２ＶＢＥ ）位に設定さレ−（オリ、信号入
力端子ｊＫ印加された入力信号が１．４ｖ以下トすると
、コンパレータ３の出力は「Ｌ」となり、インバーメロ
により反転され、コンパレータ４の出力「Ｈ」と共にＡ
ＮＤ回路８により判定端子９はｒＨＪとなる。しかし、
入力信号が１．４ｖ（２ＶＢＥ）以上となると、コンパ
レータ３の出力は「Ｈ」となり、インバータ６の出力も
Ｆ丁、」と反転し、判定端子９はｒＬＪ となる。した
がって、入力信号レベルをＶＸ とすると、判定端子９
は０．７ Ｖ＜Ｖｌ ＜ １．４ Ｖのときのみ出力が
ｒＨＪ となる。
はダイオードＤ、によってＶ Ｅ Ｂ １１１０．７７
位に設定されており、信号入力端子１に印加された入力
信号が０．７ Ｖ （ＶＢＫ ）以上となると、コンパ
レータ４の出力は「ＨＪとなる。コンハレー ３３の基
準電圧はダイオード０２１ＢＳによって０．７ＶＸ２＝
１．４Ｖ（２ＶＢＥ ）位に設定さレ−（オリ、信号入
力端子ｊＫ印加された入力信号が１．４ｖ以下トすると
、コンパレータ３の出力は「Ｌ」となり、インバーメロ
により反転され、コンパレータ４の出力「Ｈ」と共にＡ
ＮＤ回路８により判定端子９はｒＨＪとなる。しかし、
入力信号が１．４ｖ（２ＶＢＥ）以上となると、コンパ
レータ３の出力は「Ｈ」となり、インバータ６の出力も
Ｆ丁、」と反転し、判定端子９はｒＬＪ となる。した
がって、入力信号レベルをＶＸ とすると、判定端子９
は０．７ Ｖ＜Ｖｌ ＜ １．４ Ｖのときのみ出力が
ｒＨＪ となる。
ま几、判定端子１０．１１についても同様に＃Ａ動され
、第３図（ａ） 、 （ｂ） 、 （ｅ） 、 （ｄ）
に示されるような結果が得られ、入力信号のレベル判定
が行なわれる。
、第３図（ａ） 、 （ｂ） 、 （ｅ） 、 （ｄ）
に示されるような結果が得られ、入力信号のレベル判定
が行なわれる。
従来のレベル判定回路は、以上のように構成されている
ので、判定レベルの段数が増えると、それぞれ与えられ
た基準電圧に見合つ之コンパレータが必要となり、かつ
回路構成が複雑となる問題があった。ま之、通常のコン
パレータを用いると、無信号時の消費電流が１個につき
数１ｏｏμ八〜・数μＡ必要となるなどの問題があった
。
ので、判定レベルの段数が増えると、それぞれ与えられ
た基準電圧に見合つ之コンパレータが必要となり、かつ
回路構成が複雑となる問題があった。ま之、通常のコン
パレータを用いると、無信号時の消費電流が１個につき
数１ｏｏμ八〜・数μＡ必要となるなどの問題があった
。
この発明は、上記の、Ｊ：つな問題点を・解消するため
ｌこなされたもので、回路構成が簡仔で、無信号時の消
費電流が少々いレベル判定回路を得ることを目的とする
。
ｌこなされたもので、回路構成が簡仔で、無信号時の消
費電流が少々いレベル判定回路を得ることを目的とする
。
この発明に係るレベル判定回路は、入力信号レベルを区
分する基準電圧よ’）ＶＢＥだけ下がった’ｒＫ圧にエ
ミッタが接続されたトランジスタのオン。
分する基準電圧よ’）ＶＢＥだけ下がった’ｒＫ圧にエ
ミッタが接続されたトランジスタのオン。
：、ｔ ７ テＬ／ ヘル判定し、その出力１ＰＮＰカ
レン）・ミラー回路で判定端子に出力し、かつ一つの判
定レベルより下位のレベル判定用トランジスタのベース
、エミッタにそれぞれコレクタ、エミッタ全接続したト
ランジスタのベースに出力するようにしたものである。
レン）・ミラー回路で判定端子に出力し、かつ一つの判
定レベルより下位のレベル判定用トランジスタのベース
、エミッタにそれぞれコレクタ、エミッタ全接続したト
ランジスタのベースに出力するようにしたものである。
この発明におけるレベル判定回路は、基準’ＩｉＴ、１
によりＶＩＣＥだけ下がった電圧にエミッタが接続され
たトランジスタが、入力信号が基準電圧に達した時にオ
ンし、判定端子に「Ｈ」が出力され、さらに下位のレベ
ル判定用トランジスタのベース、エミッタに各々コレク
タ、エミッタが接続されたトランジスタのベース１流を
供給し、判定用トランジスタをオフさせる。
によりＶＩＣＥだけ下がった電圧にエミッタが接続され
たトランジスタが、入力信号が基準電圧に達した時にオ
ンし、判定端子に「Ｈ」が出力され、さらに下位のレベ
ル判定用トランジスタのベース、エミッタに各々コレク
タ、エミッタが接続されたトランジスタのベース１流を
供給し、判定用トランジスタをオフさせる。
以下、この発明の一実施例を図について説明する。＠１
図にシいて、１４，１５．１６は各々一区間の判定レベ
ルのレベル判定用トランジスタで、１γ、１８．１９は
これらのトランジスタ１４゜１５．１６の各ベース電流
を決める抵抗、２０゜２１．２２Ｖｉ）ランジスタ１４
，１５．１６のオン、オフによって電流ソース又はオフ
するＰＮＰカレントミラー回路、２３．２４はレベル判
定用トランジスタ１５．１６のベース、エミッタに各々
コレクタ、エミッタが接続されたトラジスタ、２５．２
６はカレントミラー回路２０．２１のカレントミラー出
力’ＲＺ（Ｒ，に対してトランジスタ２３゜２４のスレ
ッショルド電流を決める抵抗、２γはカレントミラー回
路２０の負荷抵抗である。
図にシいて、１４，１５．１６は各々一区間の判定レベ
ルのレベル判定用トランジスタで、１γ、１８．１９は
これらのトランジスタ１４゜１５．１６の各ベース電流
を決める抵抗、２０゜２１．２２Ｖｉ）ランジスタ１４
，１５．１６のオン、オフによって電流ソース又はオフ
するＰＮＰカレントミラー回路、２３．２４はレベル判
定用トランジスタ１５．１６のベース、エミッタに各々
コレクタ、エミッタが接続されたトラジスタ、２５．２
６はカレントミラー回路２０．２１のカレントミラー出
力’ＲＺ（Ｒ，に対してトランジスタ２３゜２４のスレ
ッショルド電流を決める抵抗、２γはカレントミラー回
路２０の負荷抵抗である。
次の動作について説明する。入力信号端子ＩＫ印加され
る入カイ４号レベルが０．７ｖ（ＶＢｇ）以上となると
、レベル判定用トランジスタ１６がオンし、入力丁言号
レベルをｖ■、抵抗１９の抵抗値をトミラー回路２２に
は、この″ｔｊＬ流ＩＢの直流電流増幅率ｈｆｅ倍され
た電流が入力され、判定端子９￥′ｉ［Ｈｊとなる。さ
らに久方ｌｆｉ号・レベルＶｘ；６Ｅ１．４Ｖμ上とな
ると、中位のレベル判定用トランジスタ１５もオンし、
カレントミラー回路２１ Ｋ−流が入力され、判定端子
１ｏが「ｈ」となる。同時ＶＣＡｔ 低レベルの判定用
トランジスタ１６のベース。
る入カイ４号レベルが０．７ｖ（ＶＢｇ）以上となると
、レベル判定用トランジスタ１６がオンし、入力丁言号
レベルをｖ■、抵抗１９の抵抗値をトミラー回路２２に
は、この″ｔｊＬ流ＩＢの直流電流増幅率ｈｆｅ倍され
た電流が入力され、判定端子９￥′ｉ［Ｈｊとなる。さ
らに久方ｌｆｉ号・レベルＶｘ；６Ｅ１．４Ｖμ上とな
ると、中位のレベル判定用トランジスタ１５もオンし、
カレントミラー回路２１ Ｋ−流が入力され、判定端子
１ｏが「ｈ」となる。同時ＶＣＡｔ 低レベルの判定用
トランジスタ１６のベース。
エミッタに各々コレクタ、エミッタが接−ニされたトラ
ンジスタ２４もドライブされ、トランジスタ１６をオフ
さセる。また、トランジスタ１４．２３と、カレントミ
ラー回路２ｏと、抵抗１７，２５゜２７とで構成される
最高位レベル判定回路もｌｏ」様に動作し、第３図（ａ
） 、 （ｂ） 、 （Ｃ） 、 （ｄ）に示すように
入力信号レベルｖＩに対応して各判定端子９，１０゜１
１には従来と同様の判定信号が得られる。このように本
実施例では、一区間のレベル判定回路が５個のトランジ
スタと：（個の抵抗とで構成でき、無信号時には、抵抗
１３とダイオードＤｔ ｅ ＤＩにバイアスされる直
流しか流れない。
ンジスタ２４もドライブされ、トランジスタ１６をオフ
さセる。また、トランジスタ１４．２３と、カレントミ
ラー回路２ｏと、抵抗１７，２５゜２７とで構成される
最高位レベル判定回路もｌｏ」様に動作し、第３図（ａ
） 、 （ｂ） 、 （Ｃ） 、 （ｄ）に示すように
入力信号レベルｖＩに対応して各判定端子９，１０゜１
１には従来と同様の判定信号が得られる。このように本
実施例では、一区間のレベル判定回路が５個のトランジ
スタと：（個の抵抗とで構成でき、無信号時には、抵抗
１３とダイオードＤｔ ｅ ＤＩにバイアスされる直
流しか流れない。
な訃、上記実施例ではレベル判定区間を０．７Ｖ単位で
３つに分は罠が、０．７Ｖ以上であれば、判定区間の電
圧ステップを何ボルト（こしても、また区間をいくつに
分けてもよい。また、上記実施例では基漁宮圧源として
ダイオードを用いた場合について説明したが、他の′「
シ圧源を用いても同様の効果を奏する。
３つに分は罠が、０．７Ｖ以上であれば、判定区間の電
圧ステップを何ボルト（こしても、また区間をいくつに
分けてもよい。また、上記実施例では基漁宮圧源として
ダイオードを用いた場合について説明したが、他の′「
シ圧源を用いても同様の効果を奏する。
以−ヒのように、この発明によれば、レベル判定をトラ
ンジスタ１個で行ない、ＰＮＰカレントミラー回路で判
定端子に出力し、さらに低レベルの判定用トランジスタ
をオフさせるように構成したので、禦子数が少なく、無
信号時の消費電流が少ないレベル判定回路が得られる効
果がある。
ンジスタ１個で行ない、ＰＮＰカレントミラー回路で判
定端子に出力し、さらに低レベルの判定用トランジスタ
をオフさせるように構成したので、禦子数が少なく、無
信号時の消費電流が少ないレベル判定回路が得られる効
果がある。
第１図はこの発明の一実施例によるレベル判定回路、軍
２図は従来のレベル判定回路、第３図は従来及び本発明
の一実施例ＶＣＸるレベル判定回路の判定端子のタイミ
ングチャートである。 １・・・・入力信号端子、９，１０．１１・・・・判定
端子、１２・・・・′電源端子、１３・・・・バイアス
抵抗、１４，１５，１６・・・・トランジスタ、１７．
１８．１９・・・・抵抗、２０．２１，２２・番◆・カ
レントミラー回路、２３．２４・・・・トランジスタ、
２５，２６゜２７・・・・抵抗、ＤＩ ｐＤ２・・・・
ダイオード。 代 埋 人 大 岩 増 雄第１図 １ 人１Ｊイ名３ケ衿し３− ９．１０．１１ ＰＩ芝爆千 １４．１５．１６ ドランシ゛スタ １７．１８．１９ 低層し ２０．２１，２２１ ＰＮＰ ｆ）レントミラー回セド
Ｄ＋、Ｄ２ ： Ｙイフートー 第２図 １こ 第３図 （Ｃ）陥←１０Ｈ−−汁［−
２図は従来のレベル判定回路、第３図は従来及び本発明
の一実施例ＶＣＸるレベル判定回路の判定端子のタイミ
ングチャートである。 １・・・・入力信号端子、９，１０．１１・・・・判定
端子、１２・・・・′電源端子、１３・・・・バイアス
抵抗、１４，１５，１６・・・・トランジスタ、１７．
１８．１９・・・・抵抗、２０．２１，２２・番◆・カ
レントミラー回路、２３．２４・・・・トランジスタ、
２５，２６゜２７・・・・抵抗、ＤＩ ｐＤ２・・・・
ダイオード。 代 埋 人 大 岩 増 雄第１図 １ 人１Ｊイ名３ケ衿し３− ９．１０．１１ ＰＩ芝爆千 １４．１５．１６ ドランシ゛スタ １７．１８．１９ 低層し ２０．２１，２２１ ＰＮＰ ｆ）レントミラー回セド
Ｄ＋、Ｄ２ ： Ｙイフートー 第２図 １こ 第３図 （Ｃ）陥←１０Ｈ−−汁［−
Claims (1)
- 入力信号端子に印加される入力信号のレベルを区分する
基準電圧源と、前記基準電圧源にエミツタが接続されか
つベースが抵抗を介して前記入力信号端子に接続された
第１のトランジスタと、前記第１のトランジスタのオン
、オフにより「Ｈ」または「Ｌ」を出力する出力手段と
、前記第１のトランジスタがオンすることによりベース
電流が供給され前記第１のトランジスタと同じ機能を有
する第２のトランジスタと、前記第２のトランジスタが
オン時に第１のトランジスタをオフさせる第３のトラン
ジスタとを備えたレベル判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231786A JPS62254071A (ja) | 1986-01-21 | 1986-01-21 | レベル判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1231786A JPS62254071A (ja) | 1986-01-21 | 1986-01-21 | レベル判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254071A true JPS62254071A (ja) | 1987-11-05 |
Family
ID=11801933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1231786A Pending JPS62254071A (ja) | 1986-01-21 | 1986-01-21 | レベル判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563574A (ja) * | 1991-09-05 | 1993-03-12 | Nec Corp | フラツシユ型ａ／ｄ変換器 |
| JP2010169562A (ja) * | 2009-01-23 | 2010-08-05 | Denso Corp | ウィンドウコンパレータ回路 |
-
1986
- 1986-01-21 JP JP1231786A patent/JPS62254071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563574A (ja) * | 1991-09-05 | 1993-03-12 | Nec Corp | フラツシユ型ａ／ｄ変換器 |
| JP2010169562A (ja) * | 2009-01-23 | 2010-08-05 | Denso Corp | ウィンドウコンパレータ回路 |
| JP4655154B2 (ja) * | 2009-01-23 | 2011-03-23 | 株式会社デンソー | ウィンドウコンパレータ回路 |
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