JP2001024490A - 電圧比検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 信号入力から信号出力までの時間的遅れを排
除し、ＰＷＭ回路の出力パルス幅制御精度を向上させる
ことが可能な構成の電圧比検出回路を提供する。 【解決手段】 本発明に係る電圧比検出回路は、基準電
圧を対数変換する基準電圧対数変換回路と、入力電圧を
対数変換する入力電圧対数変換回路と、基準電圧対数変
換回路の出力と入力電圧対数変換回路の出力との差に応
じた電圧比信号を出力する差動増幅回路とを備えたもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧比検出回路に
関する。

【０００２】

【従来の技術】パルス幅変調（ＰＷＭ：Pulse Width Mo
dulation）回路においては、出力パルス幅制御に用いる
ＰＷＭ制御入力信号の一つである電圧比信号を生成する
電圧比検出回路が使用される。

【０００３】図２は、ＰＷＭ回路の構成を示したブロッ
ク図である。

【０００４】図２に示したＰＷＭ回路は、基準電圧Ｖ１
と入力電圧Ｖ２との電圧比を検出し、電圧比信号を生成
する電圧比検出回路２１と、電圧比信号と所定周期の三
角波信号とに基づき、電圧比信号に応じたパルス幅のＰ
ＷＭ波形信号を生成するパルス発生回路２２とから構成
されている。

【０００５】パルス発生回路２２は、電圧比信号の電位
と所定周期の三角波信号の電位とを比較する比較器ＣＭ
Ｐ２１により構成されている。比較器２１は、電圧比信
号と所定周期の三角波信号とが入力されると、両信号の
電位を比較し、電圧比信号の電位が三角波信号の電位よ
り高い期間はＨレベル、電圧比信号の電位が三角波信号
の電位より低い期間はＬレベルの電位をとるＰＷＭ波形
信号を生成して出力する。

【０００６】図３は、従来の電圧比検出回路の構成を示
した回路図である。

【０００７】図３に示した従来の電圧比検出回路は、基
準電圧Ｖ１と入力電圧Ｖ２との電圧比に応じた増幅信号
を出力する増幅器ＡＭＰ３１と、増幅器ＡＭＰ３１の出
力ノードに一端が接続された抵抗Ｒaと、ベースが抵抗
Ｒaの他端に接続され、エミッタが接地電位ノードＧＮ
Ｄに接続されたｎｐｎバイポーラトランジスタＴｒ３１
と、トランジスタＴｒ３１のベース・エミッタ間に接続
された抵抗Ｒbと、電圧比信号出力ノードＯＵＴとトラ
ンジスタＴｒ３１のコレクタとの間に接続された抵抗Ｒ
cと、電圧比信号出力ノードＯＵＴの電位を所定範囲内
に制限するリミッタ回路３１と、電圧比信号出力ノード
ＯＵＴに電流出力ノードが接続された定電流源Ｉinと、
電圧比信号出力ノードＯＵＴと接地電位ノードＧＮＤと
の間に接続されたキャパシタＣaとから構成されてい
る。

【０００８】この従来の電圧比検出回路の増幅器ＡＭＰ
３１に入力電圧Ｖ２が入力されると、基準電圧Ｖ１と入
力電圧Ｖ２との電圧比に応じた増幅信号が出力され、抵
抗Ｒaを介してトランジスタＴｒ３１のベース電流が流
れる。これによりトランジスタＴｒ３１のコレクタ電流
ｉcは、Ｖ２＞Ｖ１のときはｉc＞Ｉinとなって出力電圧
Ｖxを大きくし、Ｖ１＞Ｖ２のときはｉc＜Ｉinとなって
出力電圧Ｖxを小さくしていく。但し、出力電圧Ｖxの範
囲は、リミッタ回路３１により制限される。キャパシタ
Ｃaの電極間電圧が、出力電圧Ｖxの電圧比信号として電
圧比信号出力ノードＯＵＴからパルス発生回路に出力さ
れる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の電圧比検出回路においては、電圧比信号として
出力される出力電圧Ｖxが回路のＣＲ時定数に依存する
構成であるために、出力電圧Ｖxが入力電圧Ｖ２に応じ
た正確な値で出力されるまでに時間的遅れが生じ、ＰＷ
Ｍ回路の出力パルス幅制御精度の低下を招くという問題
点があった。

【００１０】本発明は上記問題点に鑑みてなされたもの
で、その目的は、信号入力から信号出力までの時間的遅
れを排除し、ＰＷＭ回路の出力パルス幅制御速度及び精
度を向上させることが可能な構成の電圧比検出回路を提
供することである。

【００１１】

【課題を解決するための手段】本発明に係る電圧比検出
回路によれば、基準電圧を対数変換する基準電圧対数変
換回路と、入力電圧を対数変換する入力電圧対数変換回
路と、基準電圧対数変換回路の出力と入力電圧対数変換
回路の出力との差に応じた電圧比信号を出力する差動増
幅回路とを備えたことを特徴とし、この構成により、基
準電圧及び入力電圧を対数変換し、対数変換出力を比較
することにより、基準電圧と入力電圧との電圧比信号を
出力しているので、回路構成にキャパシタが不要で、電
圧比信号出力が回路のＣＲ時定数に依存することがな
く、入力電圧に応じた電圧比信号が出力されるまでに時
間的遅れが生じない。従って、本発明に係る電圧比検出
回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路の出
力パルス幅制御速度及び精度の向上を図ることができ
る。

【００１２】

【発明の実施の形態】以下、本発明に係る電圧比検出回
路の実施の形態について、図面を参照しながら説明す
る。

【００１３】図１は、本発明に係る電圧比検出回路の実
施の一形態の構成を示した回路図である。

【００１４】図１に示した本発明に係る電圧比検出回路
は、基準電圧Ｖ１を対数変換する対数変換回路であるブ
ロック１と、入力電圧Ｖ２を対数変換する対数変換回路
であるブロック２と、ブロック１及びブロック２の出力
を比較することにより、基準電圧Ｖ１と入力電圧Ｖ２と
の電圧比信号を出力する差動増幅回路であるブロック３
とから構成されている。

【００１５】ブロック１は、基準電圧Ｖ１が正相入力ノ
ードに入力され、出力ノードと逆相入力ノードとの間に
ダイオード接続ｐｎｐバイポーラトランジスタＴｒ１が
接続された増幅器ＡＭＰ１と、増幅器ＡＭＰ１の逆相入
力ノードと接地電位ノードＧＮＤとの間に接続された抵
抗Ｒ１と、増幅器ＡＭＰ１の出力ノードと接地電位ノー
ドＧＮＤとの間に順に直列接続された抵抗Ｒ２及びダイ
オード接続ｐｎｐバイポーラトランジスタＴｒ２とから
構成されており、抵抗Ｒ２とトランジスタＴｒ２のエミ
ッタとの接続ノードがブロック１の出力ノードとなって
いる。

【００１６】ブロック２は、ブロック１と同様の回路構
成である。即ち、ブロック２は、入力電圧Ｖ２が正相入
力ノードに入力され、出力ノードと逆相入力ノードとの
間にダイオード接続ｐｎｐバイポーラトランジスタＴｒ
３が接続された増幅器ＡＭＰ２と、増幅器ＡＭＰ２の逆
相入力ノードと接地電位ノードＧＮＤとの間に接続され
た抵抗Ｒ３と、増幅器ＡＭＰ２の出力ノードと接地電位
ノードＧＮＤとの間に順に直列接続された抵抗Ｒ４及び
ダイオード接続ｐｎｐバイポーラトランジスタＴｒ４と
から構成されており、抵抗Ｒ４とトランジスタＴｒ４の
エミッタとの接続ノードがブロック２の出力ノードとな
っている。

【００１７】ブロック３は、定電流源Ｉinと、ベースが
ブロック２の出力ノードに接続され、エミッタが定電流
源Ｉinの電流出力ノードに接続されたｐｎｐバイポーラ
トランジスタＴｒ５と、ベースがブロック１の出力ノー
ドに接続され、エミッタが定電流源Ｉinの電流出力ノー
ドに接続されたｐｎｐバイポーラトランジスタＴｒ６
と、トランジスタＴｒ５のコレクタと接地電位ノードＧ
ＮＤとの間に接続された抵抗Ｒ５と、トランジスタＴｒ
６のコレクタと接地電位ノードＧＮＤとの間に接続され
た抵抗Ｒ６とから構成されており、トランジスタＴｒ６
のコレクタと抵抗Ｒ６との接続ノードがブロック３の出
力ノードであり、電圧比検出回路の電圧比信号出力ノー
ドＯＵＴとなっている。

【００１８】但し、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗
値は総て等しく、ｐｎｐバイポーラトランジスタＴｒ
１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６は総て同
特性で熱電圧ＶT、飽和電流ＩSが等しく、順方向電流増
幅率ｈFE>>１であるものとする。また、抵抗Ｒ５は、抵
抗値が｜ＶBE5（ｐｎｐバイポーラトランジスタＴｒ５
のベース・エミッタ間電圧）｜／Ｉin（定電流源の電流
値）以下、抵抗Ｒ６は、抵抗値が｜ＶBE6（ｐｎｐバイ
ポーラトランジスタＴｒ６のベース・エミッタ間電圧）
｜／Ｉin（定電流源の電流値）以下であるのが望まし
く、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値
が総て等しければさらに望ましい。

【００１９】また、増幅器ＡＭＰ１の逆相入力ノードの
電位をＶ1A、トランジスタＴｒ１のエミッタ電位をＶ1
B、トランジスタＴｒ２のエミッタ電位（トランジスタ
Ｔｒ６のベース電位）をＶ1C、増幅器ＡＭＰ２の逆相入
力ノードの電位をＶ2A、トランジスタＴｒ３のエミッタ
電位をＶ2B、トランジスタＴｒ４のエミッタ電位（トラ
ンジスタＴｒ５のベース電位）をＶ2C、トランジスタＴ
ｒ５及びＴｒ６のエミッタ電位をＶ３とし、抵抗Ｒ５，
Ｒ６の両端の電圧をそれぞれＶA，ＶBとする。さらに、
抵抗Ｒ１，Ｒ２を流れる電流をそれぞれｉ1，ｉ2、トラ
ンジスタＴｒ５，Ｔｒ６のベース電流をそれぞれｉb5，
ｉb6、コレクタ電流をそれぞれｉc5，ｉc6とする。

【００２０】以下、本発明に係る電圧比検出回路の動作
について説明する。基準電圧Ｖ１及び入力電圧Ｖ２は、
増幅器ＡＭＰ１及びＡＭＰ２の供給電圧範囲内の電圧で
あるものとする。

【００２１】ブロック１とブロック２とは同様の回路構
成であり、動作も同様であるので、ブロック１の動作に
ついて説明する。増幅器ＡＭＰ１のイマジナリショート
よりＶ１＝Ｖ1Aが成り立つ。トランジスタのアーリ電圧
>>ＶCE（エミッタ・コレクタ間電圧）、順方向電流増幅
率ｈFE>>１の条件の下では、トランジスタＴｒ１のベー
ス・エミッタ間電圧ＶBE1は、以下の式で表される。

【００２２】 ｜ＶBE1｜＝Ｖ1B−Ｖ１＝ＶT×ln（ｉc1／ＩS）＝ＶT×
ln（ｉ1／ＩS）＝ＶT×ln（Ｖ１／（Ｒ１×ＩS）） 但し、ｉc1はトランジスタＴｒ１のコレクタ電流であ
る。ここで、ｉ1，ｉ2>>ｉb5，ｉb6であるとすると、ｉ
1＝ｉ2，Ｖ1C＝ＶBE1となり、 Ｖ1C＝｜ＶBE1｜＝ＶT×ln（Ｖ１／（Ｒ１×ＩS）） となる。

【００２３】ブロック２についても同様に、 Ｖ2C＝｜ＶBE3｜＝ＶT×ln（Ｖ２／（Ｒ３×ＩS）） となる。

【００２４】以上より、ｉc5>>ｉb5，ｉc6>>ｉb6である
とすると、以下の関係が得られることになる。

【００２５】 ｉc5：ｉc6＝ｉb5：ｉb6 ＝exp（（Ｖ３−Ｖ2C）／ＶT）：exp（（Ｖ３−Ｖ1C）／ＶT） ＝exp（Ｖ1C／ＶT）：exp（Ｖ2C／ＶT） ＝（Ｖ１／Ｒ１）：（Ｖ２／Ｒ３） ＝（Ｖ１／（Ｖ１＋Ｖ２））：（Ｖ２／（Ｖ１＋Ｖ２）） また、トランジスタＴｒ５，Ｔｒ６のコレクタ電流ｉc
5，ｉc6の和は定電流源Ｉinの電流値にほぼ等しいと考
えてよいから、コレクタ電流ｉc5，ｉc6は、一定電流値
Ｉinを（Ｖ１／（Ｖ１＋Ｖ２））：（Ｖ２／（Ｖ１＋Ｖ
２））の比で分割した電流となる。そこで、Ｉin＝Ｖin
／Ｒ，Ｒ５＝Ｒ６＝Ｒと設定すると、 ＶA＝Ｖin×Ｖ１／（Ｖ１＋Ｖ２） ＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２） を得ることができる。即ち、電圧比検出回路の電圧比信
号出力ノードＯＵＴの電位はＶB＝Ｖin×Ｖ２／（Ｖ１
＋Ｖ２）となり、基準電圧Ｖ１＋入力電圧Ｖ２に対する
入力電圧Ｖ２の比を表す電圧比信号が得られたことにな
る。

【００２６】この電圧比信号ＶB＝Ｖin×Ｖ２／（Ｖ１
＋Ｖ２）を図２に示したＰＷＭ回路のパルス発生回路２
２に入力すると、パルス発生回路２２の比較器２１は、
電圧比信号の電位と所定周期の三角波信号の電位とを比
較し、電圧比信号の電位が三角波信号の電位より高い期
間はＨレベル、電圧比信号の電位が三角波信号の電位よ
り低い期間はＬレベルの電位をとるＰＷＭ波形信号を生
成して出力する。尚、必要に応じて、トランジスタＴｒ
５のコレクタと抵抗Ｒ５との接続ノードを電圧比検出回
路の電圧比信号出力ノードＯＵＴとして、電位ＶAを電
圧比信号として出力してもよい。

【００２７】以上説明したように、本発明に係る電圧比
検出回路においては、基準電圧Ｖ１及び入力電圧Ｖ２を
対数変換し、対数変換出力を比較することにより、基準
電圧Ｖ１と入力電圧Ｖ２との電圧比信号を出力している
ので、回路構成にキャパシタが不要で、電圧比信号出力
が回路のＣＲ時定数に依存することがなく、入力電圧に
応じた電圧比信号が出力されるまでに時間的遅れが生じ
ない。

【００２８】

【発明の効果】本発明に係る電圧比検出回路によれば、
基準電圧を対数変換する基準電圧対数変換回路と、入力
電圧を対数変換する入力電圧対数変換回路と、基準電圧
対数変換回路の出力と入力電圧対数変換回路の出力との
差に応じた電圧比信号を出力する差動増幅回路とを備え
たので、基準電圧及び入力電圧を対数変換し、対数変換
出力を比較することにより、基準電圧と入力電圧との電
圧比信号を出力することができる。即ち、本発明に係る
電圧比検出回路の回路構成にはキャパシタが不要であ
り、電圧比信号出力が回路のＣＲ時定数に依存すること
がなく、入力電圧に応じた電圧比信号が出力されるまで
に時間的遅れが生じない。従って、本発明に係る電圧比
検出回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路
の出力パルス幅制御速度及び精度の向上を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明に係る電圧比検出回路の実施の一形態の
構成を示した回路図。

【図２】ＰＷＭ回路の構成を示したブロック図。

【図３】従来の電圧比検出回路の構成を示した回路図。

【符号の説明】

Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６ ｐ
ｎｐバイポーラトランジスタ Ｔｒ３１ ｎｐｎバイポーラトランジスタ ＡＭＰ１，ＡＭＰ２，ＡＭＰ３１ 増幅器 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒa，Ｒb，Ｒc
抵抗 Ｉin 定電流源 Ｃa キャパシタ ２１ 電圧比検出回路 ２２ パルス発生回路 ３１ リミッタ回路

フロントページの続き (72)発明者 東 海 陽 一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター

Claims (6)

【特許請求の範囲】
1. 【請求項１】基準電圧を対数変換する基準電圧対数変換
   回路と、 入力電圧を対数変換する入力電圧対数変換回路と、 前記基準電圧対数変換回路の出力と前記入力電圧対数変
   換回路の出力との差に応じた電圧比信号を出力する差動
   増幅回路と、を備えたことを特徴とする電圧比検出回
   路。
2. 【請求項２】基準電圧が正相入力ノードに入力され、出
   力ノードと逆相入力ノードとの間に第１のダイオード接
   続ｐｎｐバイポーラトランジスタが接続された第１の増
   幅器と、前記第１の増幅器の逆相入力ノードと接地電位
   ノードとの間に接続された第１の抵抗と、前記第１の増
   幅器の出力ノードと接地電位ノードとの間に順に直列接
   続された第２の抵抗及び第２のダイオード接続ｐｎｐバ
   イポーラトランジスタとから構成され、前記第２の抵抗
   と前記第２のダイオード接続ｐｎｐバイポーラトランジ
   スタのエミッタとの接続ノードが基準電圧対数変換信号
   出力ノードとされた基準電圧対数変換回路と、 入力電圧が正相入力ノードに入力され、出力ノードと逆
   相入力ノードとの間に第３のダイオード接続ｐｎｐバイ
   ポーラトランジスタが接続された第２の増幅器と、前記
   第２の増幅器の逆相入力ノードと接地電位ノードとの間
   に接続された第３の抵抗と、前記第２の増幅器の出力ノ
   ードと接地電位ノードとの間に順に直列接続された第４
   の抵抗及び第４のダイオード接続ｐｎｐバイポーラトラ
   ンジスタとから構成され、前記第４の抵抗と前記第４の
   ダイオード接続ｐｎｐバイポーラトランジスタのエミッ
   タとの接続ノードが入力電圧対数変換信号出力ノードと
   された入力電圧対数変換回路と、 定電流源と、ベースが前記入力電圧対数変換信号出力ノ
   ードに接続され、エミッタが前記定電流源の電流出力ノ
   ードに接続された第５のｐｎｐバイポーラトランジスタ
   と、ベースが前記基準電圧対数変換信号出力ノードに接
   続され、エミッタが前記定電流源の電流出力ノードに接
   続された第６のｐｎｐバイポーラトランジスタと、前記
   第５のｐｎｐバイポーラトランジスタのコレクタと接地
   電位ノードとの間に接続された第５の抵抗と、前記第６
   のｐｎｐバイポーラトランジスタのコレクタと接地電位
   ノードとの間に接続された第６の抵抗とから構成され、
   前記第５のｐｎｐバイポーラトランジスタのコレクタと
   前記第５の抵抗との接続ノード又は前記第６のｐｎｐバ
   イポーラトランジスタのコレクタと前記第６の抵抗との
   接続ノードが電圧比信号出力ノードとされた差動増幅回
   路と、を備えたことを特徴とする電圧比検出回路。
3. 【請求項３】前記第１乃至第６のｐｎｐバイポーラトラ
   ンジスタは、総て同一の特性を有するものであることを
   特徴とする請求項２に記載の電圧比検出回路。
4. 【請求項４】前記第１乃至第４の抵抗は、総て抵抗値が
   等しいものであることを特徴とする請求項２又は３に記
   載の電圧比検出回路。
5. 【請求項５】前記第５の抵抗は、抵抗値が｜ＶBE5（前
   記第５のｐｎｐバイポーラトランジスタのベース・エミ
   ッタ間電圧）｜／Ｉin（前記定電流源の電流値）以下で
   あり、前記第６の抵抗は、抵抗値が｜ＶBE6（前記第６
   のｐｎｐバイポーラトランジスタのベース・エミッタ間
   電圧）｜／Ｉin（前記定電流源の電流値）以下であるこ
   とを特徴とする請求項４に記載の電圧比検出回路。
6. 【請求項６】前記第１乃至第６の抵抗は、総て抵抗値が
   等しいものであることを特徴とする請求項５に記載の電
   圧比検出回路。