KR20020032063A - 입력버퍼 - Google Patents

Abstract

본 발명은 반도체 집적회로의 고속화 실현을 위한 고속 동작용 입력버퍼를 제공하기 위한 기술에 관한 것으로, 특히 데이터 출력 및 래치 담당을 위해 구비하는 RS 플립-플롭을 CMOS 인버터로 대체하여 외부 클럭신호의 인가시 즉시 활성화시켜 데이터신호를 래치하도록 제어하므로써, 클럭신호 입력 대비 데이터의 출력 지연시간을 획기적으로 감소시켜 고속화를 실현하도록 한 입력버퍼에 관한 것이다.

또한, 상보 전위레벨을 갖고 양측 출력단을 통해 출력되는 두 출력신호의 위상차를 완전히 제거하므로써 연계된 후속 동작에 있어서도 안정화를 꾀할 수 있도록 하였으며, RS 플립-플롭의 사용시에 비해 트랜지스터의 수를 크게 감소시켜 이에 따른 전류소모를 줄임으로써 저전력을 실현할 수 있도록 한 입력버퍼를 제공하는 기술에 관한 것이다.

Description

입력버퍼{Input buffer}

본 발명은 반도체 집적회로의 고속화 실현을 위한 장치에 관한 것으로, 보다 상세하게는 고속 동작용 입력버퍼를 제공하기 위한 기술에 관한 것이다.

일반적으로, 디램(Dynamic Random Access Memory; DRAM) 및 에스램(Static Random Access Memory; SRAM) 등과 같은 통상의 반도체 메모리장치는 TTL 형태로입력되는 외부입력 데이터 신호를 감지하여 자체내 메모리 셀과의 정합을 위해 일정 레벨로 버퍼링시키는 데이타 입력버퍼를 구비하게 되며, 어드레스 입력버퍼와 마찬가지로 인버터형과 크로스 커플형으로 크게 나누어진다. 또한, 내부에 별도의 래치수단을 설치하여 메모리 셀에 확실한 데이터가 전달될 때까지 외부로부터 입력된 데이터를 일정하게 유지시키는 것이 일반적이다.

도 1 은 종래 기술에 따른 반도체 메모리장치에서 사용된 입력버퍼의 회로 구성도를 도시한 것으로, 크로스 커플 구조로 이루어져 외부입력 데이터의 전위레벨을 감지하는 데이터 센싱수단(10)과, 상기 데이터 센싱수단(10)에 의해 감지된 외부입력 데이터의 전위레벨을 일정하게 래치시키는 래치수단(20)을 구비한다.

상기 데이터 센싱수단(10)의 세부구성을 살펴보면, 전원전압 공급단(Vdd)과 상보 전위레벨의 두 출력단(N1, N2) 사이에 각각 연결되며 각각의 게이트단이 상기 두 출력단(N2, N1)에 상호 크로스 커플구조로 접속된 P채널 모스 트랜지스터(MP1, MP2)와, 상기 P채널 모스 트랜지스터(MP1, MP2)에 각각 직렬 연결되며 각각의 게이트단이 상기 두 출력단(N2, N1)에 크로스 커플구조로 접속된 N채널 모스 트랜지스터(MN1, MN2)와, 상기 N채널 모스 트랜지스터(MN1, MN2)에 각각 직렬 연결되며 게이트단으로는 외부 입력 데이터신호(data)와 기준 전위신호(Vref)가 각각 입력되는 N채널 모스 트랜지스터(MN3, MN4)와, 상기 두 N채널 모스 트랜지스터(MN3, MN4)의 공통 소오스단(N3)과 접지단(Vss) 사이에 접속되며 외부로부터 동작 제어용 클럭신호(CLK)가 게이트단으로 인가되는 N채널 모스 트랜지스터(MN5)로 구성된다.

또한, 상기 두 출력단(N1, N2)의 프리차지 동작을 위해 전원전압공급단(Vdd)과 두 출력단(N1, N2) 사이에 연결된 각각의 P채널 모스 트랜지스터(MP3, MP4)와, 상기 두 P채널 모스 트랜지스터(MP3, MP4)의 드레인단 사이에 접속되며 동작 제어용 클럭신호(CLK)가 상기 두 P채널 모스 트랜지스터(MP3, MP4)와 공통으로 접속된 게이트단으로 통해 인가되는 P채널 모스 트랜지스터(MP5)를 별도로 구비한다.

한편, 상기 래치수단(20)은 2개의 낸드 게이트(NAND1, NAND2)로 구성된 RS 플립-플롭으로 구현하며, 이의 세부구성은 공지된 사항이므로 상세한 구성 및 동작설명은 생략하기로 한다.

상기 구성을 갖는 종래의 입력버퍼는 크로스 커플구조의 데이터 센싱수단(10)이 외부로부터 인가되는 동작 제어용 클럭신호(CLK)에 의해 인에이블되면서 외부입력 데이터신호(data)를 기준 전위신호(Vref)와 전위 비교하여 데이터를 센싱하게 된다. 이렇게 센싱된 데이터신호는 출력단(N1, N2)을 거쳐 후단의 래치수단(20)으로 전달되어 일정하게 래치된다.

그런데, 종래 기술에서는 상기 데이터 래치수단(20)으로 RS 플립-플롭을 사용하게 되므로써, 이에 사용되는 두 낸드 게이트(NAND1, NAND2)에서의 시간 딜레이가 반드시 뒤따르게 되며 또한, RS 플립-플롭의 동작 특성상 낸드 게이트(NAND2)가 다른 낸드 게이트(NAND1)의 출력신호(Q)를 피드백받아 동작하기 때문에 두 낸드 게이트(NAND1, NAND2)의 동작 타이밍에서도 어느 정도의 위상차를 피할 수 없는 문제점이 뒤따른다. 또한, 풀-업 경로 형성을 위해 2개의 병렬연결된 P채널 모스 트랜지스터와 풀-다운 경로 형성을 위한 2개의 직렬 연결된 N채널 모스 트랜지스터로구성되는 낸드 게이트의 구성 특성상 전류 소모 측면에서도 손실이 크기 때문에 저전력 실현에 제한이 따르는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 구현한 것으로, 본 발명의 목적은 데이터 래치수단으로 사용된 RS 플립-플롭을 CMOS형 인버터 회로로 대체시킴으로써, 동작속도의 향상 및 출력신호의 위상차를 줄여 회로 전체적으로 동작의 안정화를 꾀함과 동시에 전력소모 또한 크게 감소시켜 저전력을 실현하도록 한 입력버퍼를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 입력버퍼는 동작 제어용 클럭신호에 의해 활성화가 제어되어 외부로부터 입력되는 데이터신호의 전위레벨을 감지하는 데이터 센싱수단과,

상기 클럭신호에 의해 활성화되어 상기 데이터 센싱수단으로부터 상보 전위레벨을 갖고 출력된 출력신호를 각각 전달받아 래치시키는 CMOS 인버터형 래치수단을 구비하는 것을 특징으로 한다.

도 1 은 종래 기술에 따른 반도체 메모리장치에서 사용된 입력버퍼의 회로 구성도이고,

도 2 는 본 발명에 따른 입력버퍼의 회로 구성도이며,

도 3a 및 도 3b 는 종래 기술 및 본 발명에 따른 입력버퍼에서의 출력 데이터 지연시간 비교를 위한 각각의 시뮬레이션 결과도이다.

<도면의 주요부분에 대한 부호의 설명>

10: 데이터 센싱수단 20, 30, 32, 40, 42: 래치수단

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 따른 입력버퍼의 회로 구성도를 도시한 것으로, 크게 크로스 커플구조의 데이터 센싱수단(10)과, CMOS 인버터형 래치수단(30, 32) 및, 궤환 루프구조로 접속된 보조 래치수단(40, 42)으로 구성된다.

상기 데이터 센싱수단(10)의 구성은 상기 종래 기술에서 상술한 바와 같이 크로스 커플구조의 비트라인 센스앰프 구성과 동일한 구성을 하고 있으므로, 설명의 중복을 피하기 위해 자세한 구성 설명은 생략하기로 한다.

한편, 상기 CMOS 인버터형 래치수단(30, 32)은 각각 전원전압 공급단(Vdd)과 접지단(Vss) 사이에 상호 직렬 접속되며 상기 데이터 센싱수단(10)의 양측 출력단(N1, N2) 신호가 각각의 게이트단으로 공통 인가되는 P채널 모스 트랜지스터(각각 MP6 와 MP7)와 N채널 모스 트랜지스터(각각 MN6 와 MN7) 및, 상기 P채널 모스 트랜지스터(각각 MP6 와 MP7)와 N채널 모스 트랜지스터(각각 MN6 와 MN7)의 사이에 접속되며 게이트단으로 동작 제어용 클럭신호(CLK)를 인가 받는 별도의 N채널 모스 트랜지스터(각각 MN8 와 MN9)를 구비하여 구성된다.

또한, 상기 보조 래치수단(40, 42)은 상기 CMOS 인버터형 래치수단(30, 32)의 출력신호(Q, /Q)를 각각 입력받아 래치시키는 상호 입·출력단이 궤환 루프구조로 연결된 2개의 인버터(IV1과 IV2, IV3과 IV4)로 구성된다.

이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.

우선, 외부입력 클럭신호(CLK)가 '로직로우'의 상태로 입력될 때는 데이터 센싱수단(10)내 N채널 모스 트랜지스터(MN5)가 턴-오프되면서 데이터 신호(data)의입력에 무관하게 전체적으로 동작이 비활성화 상태에 있게 되는 한편, P채널 모스 트랜지스터(MP3∼MP5)가 턴-온되면서 데이터 센싱수단(10)내 양측 출력단(N1, N2)의 전위는 '로직하이' 상태로 프리차지시키게 된다.

한편, 상기 외부입력 클럭신호(CLK)가 '로직하이'로 천이되는 순간 데이터 센싱수단(10)내 N채널 모스 트랜지스터(MN5)가 턴-온되면서 동작이 활성화되어 외부로부터 입력되는 데이터신호(data)와 기준 전위신호(Vref)를 전위비교하게 된다. 예를 들어, 상기 데이터신호(data)의 전위가 상기 기준 전위신호(Vref)보다 높으면 N채널 모스 트랜지스터(MN3)가 N채널 모스 트랜지스터(MN4)에 비해 고속으로 턴-온되어지면서 '로직하이'의 상태로 프리차지되어 있던 일측 출력단(N1)의 전위를 '로직로우'의 상태로 천이시킨다. 이때, '로직로우' 레벨의 일측 출력단(N1) 전위는 P채널 모스 트랜지스터(MP2)를 턴-온시키므써, 타측 출력단(N2)의 전위를 지속적으로 '로직하이' 상태로 유지시키게 된다.

상기한 과정을 거쳐 각각 '로직로우' 와 '로직하이'의 상태를 유지하게 된 양측 출력단(N1, N2) 신호는 후단에 접속된 채 외부입력 클럭신호(CLK)가 '로직하이'로 인가되는 동안에만 활성화되는 CMOS 인버터형 래치수단(30, 32)을 거쳐 즉시 각각의 전위상태를 반전시키게 되며, 이와 같이 반전된 각각의 출력전위(Q, /Q)는 각각의 보조 래치수단(40, 42)을 거쳐 일정한 전위레벨로 유지된다. 이와 같은 래치동작은 다음 클럭신호(CLK)가 '로직하이'의 활성화 상태로 인가되기 전까지 상기 데이터 센싱수단(10)내 양측 출력단(N1, N2) 전위를 그대로 유지하므로써 플립-플롭의 동작을 하게 된다. '로직로우' 레벨의 데이터신호(data) 입력시에도 동일한방법에 의해 입력신호의 전위가 일정한 전위레벨을 유지하며 버퍼링되어진다.

이와 같이, 데이터 센싱수단(10)을 거쳐 감지된 데이터신호(data)의 전위를 일정하게 래치시키는 래치수단(30, 32)으로 상대적으로 시간지연이 큰 RS 플립-플롭 대신 CMOS 인버터를 사용하여 데이터 출력 및 래치를 담당하게 하므로써, 동작 제어용 클럭신호(CLK)의 입력으로부터 데이터 출력까지의 소모시간을 획기적으로 줄임과 동시에 이에 따른 전력소모 또한 크게 감소시키고 있다.

도 3a 및 도 3b 는 종래 기술 및 본 발명에 따른 입력버퍼에서의 출력 데이터 지연시간 비교를 위한 각각의 시뮬레이션 결과도를 도시한 것이다. 우선, 도 3a를 참조하면, 종래 기술에서는 출력 데이터를 래치하기 위해 RS 플립-플롭을 사용하게 되므로써 그 구성소자인 낸드 게이트의 동작 특성에 의해 클럭신호의 입력대비 데이터신호의 출력 지연시간이 0.3ns정도로 길게 발생하게 됨을 알 수 있다. 또한, RS 플립-플롭의 동작 특성상 일측 출력신호(/Q)가 타측 출력신호(Q)의 입력에 의해 발생하게 되면서 이들 두 출력신호(Q, /Q) 사이에 소정의 위상차가 반드시 뒤따르게 됨을 동 도면을 통해 확인할 수 있다.

한편, 도 3b를 참조하면 상대적으로 시간지연이 큰 RS 플립-플롭을 시간지연 및 전력소모가 적은 CMOS형 인버터로 대체시켜 그 출력 및 래치를 담당하게 하므로써, 클럭신호(CLK)의 입력으로부터 데이터 출력까지의 시간이 0.2ns 정도로 종래의 0.3ns에 비해 획기적으로 줄어들었음을 알 수 있다. 또한, 양측 출력신호(Q, /Q)의 위상차도 거의 상쇄되었음을 동 도면을 통해 확인할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 입력버퍼에 의하면, 데이터 센싱수단을 거쳐 감지된 데이터신호의 래치담당을 위해 종래의 RS 플립-플롭을 CMOS 인버터로 대체시켜 외부 클럭신호의 인가시 즉시 활성화되어 데이터신호를 래치시키도록 제어하므로써, 클럭신호 입력 대비 데이터의 출력 지연시간을 획기적으로 감소시켜 고속화를 실현할 수 있도록 한 매우 뛰어난 효과가 있다. 또한, 양측 출력단 신호의 위상차를 완전히 제거하므로써 연계된 후속동작에 있어서도 안정화를 꾀할 수 있는 효과가 있으며, RS 플립-플롭 사용시에 비해 트랜지스터의 수를 줄여 전류소모 또한 크게 감소시키므로써 저전력을 실현할 수 있도록 한 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 동작 제어용 클럭신호에 의해 활성화가 제어되어 외부로부터 입력되는 데이터신호의 전위레벨을 감지하는 데이터 센싱수단과,

   상기 클럭신호에 의해 활성화되어 상기 데이터 센싱수단으로부터 상보 전위레벨을 갖고 출력된 출력신호를 각각 전달받아 래치시키는 CMOS 인버터형 래치수단을 구비하는 것을 특징으로 하는 입력버퍼.
2. 제 1 항에 있어서,

   상기 래치수단은 전원전압 공급단과 접지단 사이에 상호 직렬접속되며, 상기 데이터 센싱수단의 출력신호가 각각의 게이트단으로 공통 인가되는 제1 P채널 모스 트랜지스터와 제1 N채널 모스 트랜지스터 및,

   상기 제1 P채널 모스 트랜지스터와 제1 N채널 모스 트랜지스터의 사이에 접속되며, 게이트단으로 상기 클럭신호를 인가받는 제2 N채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 입력버퍼.