JPS6142348B2 - - Google Patents
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- JPS6142348B2 JPS6142348B2 JP56155100A JP15510081A JPS6142348B2 JP S6142348 B2 JPS6142348 B2 JP S6142348B2 JP 56155100 A JP56155100 A JP 56155100A JP 15510081 A JP15510081 A JP 15510081A JP S6142348 B2 JPS6142348 B2 JP S6142348B2
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- memory cell
- inverse
- discharge current
- current
- emitter
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- 230000015654 memory Effects 0.000 claims description 33
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ、特に飽和形メモリセル
を用いた半導体メモリに関する。
を用いた半導体メモリに関する。
半導体メモリは多数のワード線と多数のビツト
線とこれらの交点毎に配設される多数のメモリセ
ルからなる。このメモリセルの形態としては各種
のものが提案されており、例えば飽和形のメモリ
セルも広く利用されている。本発明はこの飽和形
のメモリセルを利用する半導体メモリについて言
及する。
線とこれらの交点毎に配設される多数のメモリセ
ルからなる。このメモリセルの形態としては各種
のものが提案されており、例えば飽和形のメモリ
セルも広く利用されている。本発明はこの飽和形
のメモリセルを利用する半導体メモリについて言
及する。
ところで半導体メモリにおいては書込まれた
“１”“０”のデータを保持すべくいわゆる保持電
流がメモリセルに通電される。そしてあるワード
線が選択から非選択に移行する際には、その保持
電流が放電されることになる。従つて保持電流が
大きい程その選択切替時のスイツチングスピード
が高速となる。ところが半導体メモリの大容量化
ならびに低消費電力化を図る上ではその保持電流
ＩHが小さい程好ましいから、高速のスイツチン
グスピードが達成できなくなる。そこで本出願人
は、選択されたワード線に対して選択的に放電電
流ＩDを引き込むことができるようにし、これに
よりスイツチングスピードの高速化を図るという
提案を既に行なつた。一方、飽和形メモリセルに
おいては半選択メモリセルにおける検出トランジ
スタのエミツタを高電位に持ち上げるということ
が行なわれている。該半選択メモリセルへの誤書
込みを防止するためである。そうすると、ワード
線の前記放電電流ＩDの一部が非選択ビツト線へ
分流するという現象が現われ前記放電電流ＩDを
導入したにも拘らずそれ程スイツチングスピード
が高速化しないという不都合を生じる。
“１”“０”のデータを保持すべくいわゆる保持電
流がメモリセルに通電される。そしてあるワード
線が選択から非選択に移行する際には、その保持
電流が放電されることになる。従つて保持電流が
大きい程その選択切替時のスイツチングスピード
が高速となる。ところが半導体メモリの大容量化
ならびに低消費電力化を図る上ではその保持電流
ＩHが小さい程好ましいから、高速のスイツチン
グスピードが達成できなくなる。そこで本出願人
は、選択されたワード線に対して選択的に放電電
流ＩDを引き込むことができるようにし、これに
よりスイツチングスピードの高速化を図るという
提案を既に行なつた。一方、飽和形メモリセルに
おいては半選択メモリセルにおける検出トランジ
スタのエミツタを高電位に持ち上げるということ
が行なわれている。該半選択メモリセルへの誤書
込みを防止するためである。そうすると、ワード
線の前記放電電流ＩDの一部が非選択ビツト線へ
分流するという現象が現われ前記放電電流ＩDを
導入したにも拘らずそれ程スイツチングスピード
が高速化しないという不都合を生じる。
従つて発明の目的は前述した不都合を解消し、
スイツチングスピードの高速化を図ることができ
る半導体メモリを提案することである。
スイツチングスピードの高速化を図ることができ
る半導体メモリを提案することである。
上記目的に従い本発明は、前述した放電電流Ｉ
Dの部分的な検出トランジスタへの分流が該検出
トランジスタの逆βに依存することに着目し、該
逆βを事実上不変に設定し得る手段を導入して、
該逆βの変動に拘らず放電電流ＩDを一定に維持
するようにしたことを特徴とするものである。
Dの部分的な検出トランジスタへの分流が該検出
トランジスタの逆βに依存することに着目し、該
逆βを事実上不変に設定し得る手段を導入して、
該逆βの変動に拘らず放電電流ＩDを一定に維持
するようにしたことを特徴とするものである。
以下図面に従つて本発明を説明する。
第１図は本発明が適用される半導体メモリの一
部を取り出して示す回路図である。本図において
W+およびW-は一対のワード線であり、その間に
メモリセルMCを挾んでいる。なお、これらワー
ド線W+，W-、メモリセルMCはさらに多数存在
する。メモリセルMCは又、それぞれ一対のビツ
ト線BL，で挾まれ、１のビツト線対と１のワ
ード線対を選択して所望の１のメモリセルをアク
セスすることができる。メモリセルは各々“１”
又は“０”のデータを読み込んでおり、これを保
持するための電流、すなわち保持電流ＩHを引き
込むための定保持電流源SIHが設けられている。
従つて、ワード線切替えが行なわれるときには、
選択ワード線W+，W-の電荷をこの保持電流ＩH
の吸収という形で放電することになる。
部を取り出して示す回路図である。本図において
W+およびW-は一対のワード線であり、その間に
メモリセルMCを挾んでいる。なお、これらワー
ド線W+，W-、メモリセルMCはさらに多数存在
する。メモリセルMCは又、それぞれ一対のビツ
ト線BL，で挾まれ、１のビツト線対と１のワ
ード線対を選択して所望の１のメモリセルをアク
セスすることができる。メモリセルは各々“１”
又は“０”のデータを読み込んでおり、これを保
持するための電流、すなわち保持電流ＩHを引き
込むための定保持電流源SIHが設けられている。
従つて、ワード線切替えが行なわれるときには、
選択ワード線W+，W-の電荷をこの保持電流ＩH
の吸収という形で放電することになる。
このため、保持電流ＩHが大きい程、ワード線
のスイツチングスピードは高速となる。ところ
が、半導体メモリの大容量化にとつて、ならびに
低消費電力化にとつて、保持電流ＩHは小さけれ
ば小さい程好ましいことになり、前記スイツチン
グスピードの高速化には逆行する。そこで、本出
願人は既に放電回路DCを提案し、選択ワード線
に対してのみ選択的に放電電流ＩDを吸収できる
ようにした。ここに、SID，SI′Dの差動形式の定
放電電流源である。かくして、ワード線からの電
荷の放電は（ＩH＋ＩD）でなされることになり迅
速なスイツチングスピードが達成される。
のスイツチングスピードは高速となる。ところ
が、半導体メモリの大容量化にとつて、ならびに
低消費電力化にとつて、保持電流ＩHは小さけれ
ば小さい程好ましいことになり、前記スイツチン
グスピードの高速化には逆行する。そこで、本出
願人は既に放電回路DCを提案し、選択ワード線
に対してのみ選択的に放電電流ＩDを吸収できる
ようにした。ここに、SID，SI′Dの差動形式の定
放電電流源である。かくして、ワード線からの電
荷の放電は（ＩH＋ＩD）でなされることになり迅
速なスイツチングスピードが達成される。
ところで一方、従来よりビツトクランプ回路な
るものが提案されている。図中のBCLがそれで
ある。このビツトクランプ回路BCLは、その内
部のトランジスタ対がオンになると、半選択メモ
リセルMC（図中の右側のメモリセルとする）に
おける検出トランジスタ（図中の左側の選択メモ
リセル内のT1，T2に同じ）のエミツタを高電位
に持ち上げ、選択メモリセルへの書込みに伴う誤
書込みを防止するということが行なわれている。
以上は全て公知の事項である。
るものが提案されている。図中のBCLがそれで
ある。このビツトクランプ回路BCLは、その内
部のトランジスタ対がオンになると、半選択メモ
リセルMC（図中の右側のメモリセルとする）に
おける検出トランジスタ（図中の左側の選択メモ
リセル内のT1，T2に同じ）のエミツタを高電位
に持ち上げ、選択メモリセルへの書込みに伴う誤
書込みを防止するということが行なわれている。
以上は全て公知の事項である。
次にメモリセルMCについてもう少し考察して
みる。第２図は第１図における半導体メモリセル
MCの１つを取り出して示す拡大図である。本図
においてBL、，W+，W-，T1，T2等について
は既に述べたとおりである。特に検出トランジス
タT1，T2はマルチエミツタトランジスタで組ま
れている。又、T3およびT4はPNP形の負荷トラ
ンジスタである。トランジスタを〇で包囲したの
は、それがオン状態にあることを示す。このメモ
リセルMCが非選択に向うとき、ワード線W+，
W-の電荷は電流（ＩH＋ＩD）として吸収される
ことになる。ここで、検出トランジスタ例えば
T1についてそのマルチエミツタのうち、ビツト
線BLにつながるエミツタをＥSとし、ワード線
W-につながるエミツタをＥHとすると、飽和形メ
モリセルを用いる半導体メモリにあつては、エミ
ツタＥSの電位がエミツタＥHの電位よりも高くな
ると、該エミツタＥSが逆トランジスタのコレク
タとして働くようになり、ビツト線BLよりエミ
ツタＥHに電流が流れ込む。なお、エミツタＥSの
電位がエミツタＥHの電位よりも高くなることに
ついては、既述のビツトクランプ回路BCL（第
１図）から明らかである。このようにビツト線
BLからエミツタＥHに流れ込む電流は図中の点線
矢印ｉとして示されるが、このような電流ｉの存
在により、ワード線W-から流出すべき電流（ＩH
＋ＩD）のうち一部がビツト線BLに流れることに
なる。このころは、電流ｉの存在によつて、メモ
リセルMC内に形成された容量引き出すべき（選
択→非選択時において）電荷の放電が阻害されて
しまうことを意味する。かくして、ワード線の放
電電流ＩDの一部が非選択ビツト線へ分流すると
いう既述の現象を呈することになる。ここで、接
続BLに分流してしまう割合についてみると、前
述した逆トランジスタとしての検出トランジスタ
T1のβ（電流増幅率）、すなわち逆βに関係す
る。そして逆βが大きい程、ビツト線BLへの分
流が大となる。従つて、逆βが大である程スイツ
チングスピードが低下する。なお、前記逆βは通
常のβと比例関係にある。このようにビツト線
BLへの分流が生ずるのは、エミツタＥSの電位が
エミツタＥHの電位よりも高くなつているメモリ
セルMCにおいてである。つまり、ビツトクラン
プ回路BCLがアクテイブになつている半選択メ
モリセルが全てこれに該当する。そうすると、１
つの選択ワード線について選択された１つのメモ
リセルを除いて他の全ての大多数のメモリセルが
上記分流を呈することになりその値は非常に大き
くなる。従つて前記逆βの特に大きい製造ロツト
から生産された半導体メモリは、前記分流の問題
が顕著となり、製造規格上廃棄せざるを得なくな
る。それでは逆に、その逆βを極端に小さくする
方向で製造ロツトを流したらどうかという考え方
も成り立つ。この場合は、半導体メモリセルの放
電は良好になりスイツチングスピードは高速化さ
れよう。然し、逆βを小にするということは反
面、ワード線の負荷を過大にすることになり好ま
しくない。
みる。第２図は第１図における半導体メモリセル
MCの１つを取り出して示す拡大図である。本図
においてBL、，W+，W-，T1，T2等について
は既に述べたとおりである。特に検出トランジス
タT1，T2はマルチエミツタトランジスタで組ま
れている。又、T3およびT4はPNP形の負荷トラ
ンジスタである。トランジスタを〇で包囲したの
は、それがオン状態にあることを示す。このメモ
リセルMCが非選択に向うとき、ワード線W+，
W-の電荷は電流（ＩH＋ＩD）として吸収される
ことになる。ここで、検出トランジスタ例えば
T1についてそのマルチエミツタのうち、ビツト
線BLにつながるエミツタをＥSとし、ワード線
W-につながるエミツタをＥHとすると、飽和形メ
モリセルを用いる半導体メモリにあつては、エミ
ツタＥSの電位がエミツタＥHの電位よりも高くな
ると、該エミツタＥSが逆トランジスタのコレク
タとして働くようになり、ビツト線BLよりエミ
ツタＥHに電流が流れ込む。なお、エミツタＥSの
電位がエミツタＥHの電位よりも高くなることに
ついては、既述のビツトクランプ回路BCL（第
１図）から明らかである。このようにビツト線
BLからエミツタＥHに流れ込む電流は図中の点線
矢印ｉとして示されるが、このような電流ｉの存
在により、ワード線W-から流出すべき電流（ＩH
＋ＩD）のうち一部がビツト線BLに流れることに
なる。このころは、電流ｉの存在によつて、メモ
リセルMC内に形成された容量引き出すべき（選
択→非選択時において）電荷の放電が阻害されて
しまうことを意味する。かくして、ワード線の放
電電流ＩDの一部が非選択ビツト線へ分流すると
いう既述の現象を呈することになる。ここで、接
続BLに分流してしまう割合についてみると、前
述した逆トランジスタとしての検出トランジスタ
T1のβ（電流増幅率）、すなわち逆βに関係す
る。そして逆βが大きい程、ビツト線BLへの分
流が大となる。従つて、逆βが大である程スイツ
チングスピードが低下する。なお、前記逆βは通
常のβと比例関係にある。このようにビツト線
BLへの分流が生ずるのは、エミツタＥSの電位が
エミツタＥHの電位よりも高くなつているメモリ
セルMCにおいてである。つまり、ビツトクラン
プ回路BCLがアクテイブになつている半選択メ
モリセルが全てこれに該当する。そうすると、１
つの選択ワード線について選択された１つのメモ
リセルを除いて他の全ての大多数のメモリセルが
上記分流を呈することになりその値は非常に大き
くなる。従つて前記逆βの特に大きい製造ロツト
から生産された半導体メモリは、前記分流の問題
が顕著となり、製造規格上廃棄せざるを得なくな
る。それでは逆に、その逆βを極端に小さくする
方向で製造ロツトを流したらどうかという考え方
も成り立つ。この場合は、半導体メモリセルの放
電は良好になりスイツチングスピードは高速化さ
れよう。然し、逆βを小にするということは反
面、ワード線の負荷を過大にすることになり好ま
しくない。
かくの如く、逆βは大きくても小さくても不都
合である。といつても、全ての製造ロツトについ
て予定した最適の逆βを保証することは、製造上
のバラツキからして不可能である。そこで、前記
分流の大小が逆βの大小に依存することに着目
し、逆βがどのように変動してもこれを事実上不
変にすることのできる手段を導入することを考え
る。具体的には、製造ロツト毎の逆βに応じて、
前記定放電電流源SIDの放電電流ＩDの値を変化さ
せる。つまり逆βが大きい製造ロツトについては
その放電電流ＩDの値が大になるようにし、半導
体メモリセル内に形成された容量に充電された電
荷の吸収を迅速にする。
合である。といつても、全ての製造ロツトについ
て予定した最適の逆βを保証することは、製造上
のバラツキからして不可能である。そこで、前記
分流の大小が逆βの大小に依存することに着目
し、逆βがどのように変動してもこれを事実上不
変にすることのできる手段を導入することを考え
る。具体的には、製造ロツト毎の逆βに応じて、
前記定放電電流源SIDの放電電流ＩDの値を変化さ
せる。つまり逆βが大きい製造ロツトについては
その放電電流ＩDの値が大になるようにし、半導
体メモリセル内に形成された容量に充電された電
荷の吸収を迅速にする。
第３図は本発明に基づく半導体メモリの一実施
例を示す回路図である。ただし、必要な部分のみ
を抽出して描いてある。本図中の構成要素のう
ち、第１図と同一の参照記号が付されたものは相
互に同一である。そうすると、図中のバイアス回
路BSが特に注目すべき部分である。ただし、こ
のバイアス回路BSはトランジスタT44，T′44と共
に第１図の定放電電流源SIDおよびSI′Dの一部を
構成する。本図においてバイアス電圧ＶBはトラ
ンジスタT41のベース・エミツタ電圧ＶBE1に対し
次の(1)式で定まる。
例を示す回路図である。ただし、必要な部分のみ
を抽出して描いてある。本図中の構成要素のう
ち、第１図と同一の参照記号が付されたものは相
互に同一である。そうすると、図中のバイアス回
路BSが特に注目すべき部分である。ただし、こ
のバイアス回路BSはトランジスタT44，T′44と共
に第１図の定放電電流源SIDおよびSI′Dの一部を
構成する。本図においてバイアス電圧ＶBはトラ
ンジスタT41のベース・エミツタ電圧ＶBE1に対し
次の(1)式で定まる。
ＶB＝Ｒ２＋Ｒ３／Ｒ３・ＶBE1＝（Ｒ２／Ｒ３＋１）Ｖ
BE1(1) ただし、Ｒ２，Ｒ３は図示中の〓〓および〓〓
で示す抵抗の抵抗値である。又、放電電流ＩD
は、次の(2)式で定まる。
BE1(1) ただし、Ｒ２，Ｒ３は図示中の〓〓および〓〓
で示す抵抗の抵抗値である。又、放電電流ＩD
は、次の(2)式で定まる。
ＩD＝ＶＢ−ＶＢＥ４／Ｒ４ (2)
ただし、ＶBE4はトランジスタT44のベース・エ
ミツタ電圧、Ｒ４は〓〓の抵抗値である。なお、
放電電流ＩDを流すトランジスタＴDは選択ワード
線についてのみオンとなるトランジスタであり、
コンデンサＣおよび抵抗Ｒと共に時定数をもつた
スイツチを形成し、なるべく長い間、電流ＩDを
吸収できるようにする働きをする。ただし、これ
らＴD，Ｃ，Ｒ等は本発明の本質ではない。
ミツタ電圧、Ｒ４は〓〓の抵抗値である。なお、
放電電流ＩDを流すトランジスタＴDは選択ワード
線についてのみオンとなるトランジスタであり、
コンデンサＣおよび抵抗Ｒと共に時定数をもつた
スイツチを形成し、なるべく長い間、電流ＩDを
吸収できるようにする働きをする。ただし、これ
らＴD，Ｃ，Ｒ等は本発明の本質ではない。
ここで、上記(1)および(2)式のＶBE1とＶBE4が共
にＶBEに等しい（ICチツプではそうなることが
多い）とすると、次の(3)式が成立する。
にＶBEに等しい（ICチツプではそうなることが
多い）とすると、次の(3)式が成立する。
ＩD＝１／Ｒ４（ＶB−ＶBE）
＝１／Ｒ４｛（Ｒ２／Ｒ３＋１）ＶBE−ＶBE｝
＝１／Ｒ４・Ｒ２／Ｒ３・ＶBE (3)
(3)式からすると、前記逆βの大小に応じて放電
電流ＩDを大小変化させるためには、ＶBEが一定
であることから、抵抗〓〓，〓〓，〓〓の抵抗値
Ｒ２，Ｒ３，Ｒ４のいずれか１つあるいはそれ以
上を可変にすればよいことになる。このような可
変のための操作が、逆βに応じて自動的になされ
れば極めて好都合である。このために本発明では
ピンチ抵抗に着目する。ピンチ抵抗はエミツタ直
下のベース層を利用した抵抗であつて、その抵抗
値RPはそのベース層の幅に依存する。第３図に
おいて、ピンチ抵抗〓〓がこれに該当し、トラン
ジスタT42のエミツタ拡散抵抗〓〓の部分に形成
される。その形成の仕方は〓〓と独立でも良い
し、〓〓と並列でも良い（図では後者の例を示
す）。
電流ＩDを大小変化させるためには、ＶBEが一定
であることから、抵抗〓〓，〓〓，〓〓の抵抗値
Ｒ２，Ｒ３，Ｒ４のいずれか１つあるいはそれ以
上を可変にすればよいことになる。このような可
変のための操作が、逆βに応じて自動的になされ
れば極めて好都合である。このために本発明では
ピンチ抵抗に着目する。ピンチ抵抗はエミツタ直
下のベース層を利用した抵抗であつて、その抵抗
値RPはそのベース層の幅に依存する。第３図に
おいて、ピンチ抵抗〓〓がこれに該当し、トラン
ジスタT42のエミツタ拡散抵抗〓〓の部分に形成
される。その形成の仕方は〓〓と独立でも良い
し、〓〓と並列でも良い（図では後者の例を示
す）。
ここでピンチ抵抗〓〓の固有の特性について考
察すると、ある関係が見出される。第４図Ａおよ
びＢはピンチ抵抗の固有の特性を図解的に示すグ
ラフであり、Ａは前記のベース幅ｄと逆βの関係
を示し、Ｂはベース幅ｄと抵抗値RPの関係を示
す。グラフＡ，Ｂを見比べると、製造ロツトによ
つてベース幅ｄがどのように変動しても、逆βと
抵抗値RPは大体同一歩調で両者比例的に変化す
ることが分る。この性質を応用してみると、上記
(3)式において、ＩD＝１／Ｒ４・Ｒ２／Ｒ３・ＶBEなる
関係を、 ＩD＝ｋ・RP (4) に置き換えることができる。Ｒ３，Ｒ４，ＶBEは
定数項であるからこれをｋとし、抵抗値Ｒ２は抵
抗値RPによつて左右されるから、結局上記(4)式
が満足されることになる。つまり、逆βが大で既
述の分流が大のときは、ピンチ抵抗の値RPも増
大し、該(4)式に則つて、放電電流が自動的に増大
するのである。これによつて目的の動作が達成さ
れる。
察すると、ある関係が見出される。第４図Ａおよ
びＢはピンチ抵抗の固有の特性を図解的に示すグ
ラフであり、Ａは前記のベース幅ｄと逆βの関係
を示し、Ｂはベース幅ｄと抵抗値RPの関係を示
す。グラフＡ，Ｂを見比べると、製造ロツトによ
つてベース幅ｄがどのように変動しても、逆βと
抵抗値RPは大体同一歩調で両者比例的に変化す
ることが分る。この性質を応用してみると、上記
(3)式において、ＩD＝１／Ｒ４・Ｒ２／Ｒ３・ＶBEなる
関係を、 ＩD＝ｋ・RP (4) に置き換えることができる。Ｒ３，Ｒ４，ＶBEは
定数項であるからこれをｋとし、抵抗値Ｒ２は抵
抗値RPによつて左右されるから、結局上記(4)式
が満足されることになる。つまり、逆βが大で既
述の分流が大のときは、ピンチ抵抗の値RPも増
大し、該(4)式に則つて、放電電流が自動的に増大
するのである。これによつて目的の動作が達成さ
れる。
以上説明したように本発明によれば、製造ロツ
トのバラツキ（逆βのバラツキ）に拘らず常にス
イツチングスピードを高速に維持することのでき
る半導体メモリが実現される。
トのバラツキ（逆βのバラツキ）に拘らず常にス
イツチングスピードを高速に維持することのでき
る半導体メモリが実現される。
第１図は本発明が適用される半導体メモリの一
部を取り出して示す回路図、第２図は第１図にお
ける半導体メモリセルMCの１つを取り出して示
す拡大図、第３図は本発明に基づく半導体メモリ
の一実施例を示す回路図、第４図ＡおよびＢはピ
ンチ抵抗の固有の特性を、ベース幅ｄと逆βおよ
びベース幅ｄと抵抗値RPの関係をもつてそれぞ
れ図解的に示すグラフである。 W+，W-……ワード線、BL，……ビツト
線、MC……メモリセル、T1，T2……検出トラン
ジスタ、SID，SI′D……定放電電流源、BS……バ
イアス回路、〓〓……ピンチ抵抗、ＩD……放電
電流、ＩH……保持電流、ＶB……バイアス電圧。
部を取り出して示す回路図、第２図は第１図にお
ける半導体メモリセルMCの１つを取り出して示
す拡大図、第３図は本発明に基づく半導体メモリ
の一実施例を示す回路図、第４図ＡおよびＢはピ
ンチ抵抗の固有の特性を、ベース幅ｄと逆βおよ
びベース幅ｄと抵抗値RPの関係をもつてそれぞ
れ図解的に示すグラフである。 W+，W-……ワード線、BL，……ビツト
線、MC……メモリセル、T1，T2……検出トラン
ジスタ、SID，SI′D……定放電電流源、BS……バ
イアス回路、〓〓……ピンチ抵抗、ＩD……放電
電流、ＩH……保持電流、ＶB……バイアス電圧。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、 複数のビツト線と、 これらワード線およびビツト線の各交点毎に配
設されるメモリセルと、 該メモリセル内に形成された容量に充電された
電荷を、選択から非選択への移行時に放電させる
ための放電電流の大きさを定めるバイアス電圧を
発生するトランジスタおよび抵抗からなるバイア
ス回路を含み、該バイアス電圧によつて定められ
た前記放電電流を、選択から非選択へ移行する前
記ワード線より引き抜くための定放電電流源とを
１チツプ上に具備してなる半導体メモリにおい
て、 前記バイアス回路内の前記抵抗に付加されるピ
ンチ抵抗を形成し、該ピンチ抵抗の抵抗値の大小
に応じて前記放電電流の大小が定まるようにした
ことを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155100A JPS5857691A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56155100A JPS5857691A (ja) | 1981-09-30 | 1981-09-30 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857691A JPS5857691A (ja) | 1983-04-05 |
| JPS6142348B2 true JPS6142348B2 (ja) | 1986-09-20 |
Family
ID=15598621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56155100A Granted JPS5857691A (ja) | 1981-09-29 | 1981-09-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857691A (ja) |
-
1981
- 1981-09-30 JP JP56155100A patent/JPS5857691A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857691A (ja) | 1983-04-05 |
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