JPS58169392A - ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ - Google Patents
ワ−ド線放電電流源用バイアス回路を備えた半導体メモリInfo
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- JPS58169392A JPS58169392A JP57050108A JP5010882A JPS58169392A JP S58169392 A JPS58169392 A JP S58169392A JP 57050108 A JP57050108 A JP 57050108A JP 5010882 A JP5010882 A JP 5010882A JP S58169392 A JPS58169392 A JP S58169392A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はワード線放電電＊＊用バイアス回路を備え九半
導体メモリ、特にパイ−−ラトランジスタによる飽和形
メモリセルを用いた半導体メモリＫｍする。
導体メモリ、特にパイ−−ラトランジスタによる飽和形
メモリセルを用いた半導体メモリＫｍする。
（２）発明の背景
半導体メモリにおいては読込まれた＠ｌ”０＃のデータ
を保持すべくいわゆる保持電流がメモリセルに通電され
る。そしであるワード線が選択から非選択に移行する際
には、その保持電流が放電されることになる。従って保
持電流が大きい穆その選択切替時のスイッチングスピー
ドが高速となる。とεろが半導体メモリの大容量化なら
びに低消費電力化を図る上で紘その保持電流（Ｉ、）が
小さｈｓ好ましいから、高速のスイッチングスピードが
達成できなくなる。そこで本出願人は、選択された９−
ド一に対して選択的に放電電流（！Ｄ）を引き込むこと
ができるようにし、これによシスイニチングスピードの
高速化を図るという提案を既に行なった。一方、牛遺択
メモリセルにおけ石検出トランジスタの工２ヅタを高電
位に持ち上けるということが行なわれている。該半選択
メモリセルへの誤書込みを防止するためである。そうす
ると、飽和形セルにおい工はワード線の前記放電電流（
ＩＤ）の一部に半選択メモリセルを介して非選択ピット
線からシンク電流が流れ込むと込う現象が現われ前記放
電電流（ＩＤ）を導入したにも拘らずそれ程スイ、チン
ゲスピードが高速化しないという不都合を生ずる。
を保持すべくいわゆる保持電流がメモリセルに通電され
る。そしであるワード線が選択から非選択に移行する際
には、その保持電流が放電されることになる。従って保
持電流が大きい穆その選択切替時のスイッチングスピー
ドが高速となる。とεろが半導体メモリの大容量化なら
びに低消費電力化を図る上で紘その保持電流（Ｉ、）が
小さｈｓ好ましいから、高速のスイッチングスピードが
達成できなくなる。そこで本出願人は、選択された９−
ド一に対して選択的に放電電流（！Ｄ）を引き込むこと
ができるようにし、これによシスイニチングスピードの
高速化を図るという提案を既に行なった。一方、牛遺択
メモリセルにおけ石検出トランジスタの工２ヅタを高電
位に持ち上けるということが行なわれている。該半選択
メモリセルへの誤書込みを防止するためである。そうす
ると、飽和形セルにおい工はワード線の前記放電電流（
ＩＤ）の一部に半選択メモリセルを介して非選択ピット
線からシンク電流が流れ込むと込う現象が現われ前記放
電電流（ＩＤ）を導入したにも拘らずそれ程スイ、チン
ゲスピードが高速化しないという不都合を生ずる。
（３）従来技術と問題点
本出願人は先に、特願１８５６−１５５１００号におい
て、前記放電電流（！、）を引き込む電＃ｌＩＫとして
、定電流源用ノ譬イアス回路の一部にピンチ抵抗を形成
し、該ピンチ抵抗の抵抗値の大小に応じて放電電流の大
小が定まるようにし九半導体メモリを提案した。この従
来技術によれば、ピンチ抵抗はトランジスタのニオツタ
直下のペース層を利用した抵抗であって、その抵抗値は
、製造ロットによってトランジスタの、ペース＠が変動
しても、そのトランジスタの逆電流増幅率（逆β）にほ
ぼ比例して変化する事実を利用して、製造口、トのバラ
ツキに応じて放電電流の大小を定め、それｋよシ半導体
メモリのスイ、チンダスピードヲ高速に維持している。
て、前記放電電流（！、）を引き込む電＃ｌＩＫとして
、定電流源用ノ譬イアス回路の一部にピンチ抵抗を形成
し、該ピンチ抵抗の抵抗値の大小に応じて放電電流の大
小が定まるようにし九半導体メモリを提案した。この従
来技術によれば、ピンチ抵抗はトランジスタのニオツタ
直下のペース層を利用した抵抗であって、その抵抗値は
、製造ロットによってトランジスタの、ペース＠が変動
しても、そのトランジスタの逆電流増幅率（逆β）にほ
ぼ比例して変化する事実を利用して、製造口、トのバラ
ツキに応じて放電電流の大小を定め、それｋよシ半導体
メモリのスイ、チンダスピードヲ高速に維持している。
しかしながら、上述の従来技術には次の問題点がある◎
第１の問題点は、上記ピンチ抵抗は、メモリセルを構成
するトランジスタの工ｔ、ｌ夕部分の特性しか代表して
おらず、製造ロフトによるメモリセルの特性のバラツキ
に充分に対応していないことである。実際には、メモリ
セルは負荷としてのＰＮＰ ）ランゾスタとフリ、ｆ・
フロラｌを構成スるマルチエイツタＮＰＮ）ランゾスタ
とで構成されていゐ九め、これらのトランジスタの特性
が製造口、トによって異なると、半選択メモリセルにピ
ット線から流れ込むタンク電流もそれに応じて異なるた
め、スイ、チンゲスピードの高速化を製造口、トの・雪
うツキに無関係に維持することは依然として困難であり
九。第２の問題点はピンチ抵抗の抵抗値は比験的大であ
るため、ピンチ抵抗１ 形成用のトランジスタのペース幅を小としなければなら
ず、設計が比較的困難であることである。
第１の問題点は、上記ピンチ抵抗は、メモリセルを構成
するトランジスタの工ｔ、ｌ夕部分の特性しか代表して
おらず、製造ロフトによるメモリセルの特性のバラツキ
に充分に対応していないことである。実際には、メモリ
セルは負荷としてのＰＮＰ ）ランゾスタとフリ、ｆ・
フロラｌを構成スるマルチエイツタＮＰＮ）ランゾスタ
とで構成されていゐ九め、これらのトランジスタの特性
が製造口、トによって異なると、半選択メモリセルにピ
ット線から流れ込むタンク電流もそれに応じて異なるた
め、スイ、チンゲスピードの高速化を製造口、トの・雪
うツキに無関係に維持することは依然として困難であり
九。第２の問題点はピンチ抵抗の抵抗値は比験的大であ
るため、ピンチ抵抗１ 形成用のトランジスタのペース幅を小としなければなら
ず、設計が比較的困難であることである。
（４）発明の目的
本発明の目的は、上述の従来技術に？ける問題点にかん
がみ、半導体メモリのワード線放電電流源用バイアス回
路に、メモリセルと実質的に同一特性を有するダミーセ
ルを設けるという構１１１に基づき、製造口、トによる
メモリセルの特性のバラツキに依存しない高速スイ、チ
ンゲスピードで動作し、かつ設計が比較的容易な半導体
メモリを提供することにある。
がみ、半導体メモリのワード線放電電流源用バイアス回
路に、メモリセルと実質的に同一特性を有するダミーセ
ルを設けるという構１１１に基づき、製造口、トによる
メモリセルの特性のバラツキに依存しない高速スイ、チ
ンゲスピードで動作し、かつ設計が比較的容易な半導体
メモリを提供することにある。
（５）発明の実施例
以下図ｉ１に基づいて本発明の詳細な説明する◎第１図
は本発明に適用される半導体メモリの一部を示す回路図
である。第１図において、Ｗ＋およびＷ−は一対の選択
されているワード線（選択ワード線）であり、その間に
メモリセルＭＣが挾まれている◎メモリセル中、５ｃ１
２選択されているメモリセル（選択メモリセル）、Ｈ２
Ｏは半選択のメモリセル（半選択メモリセル）を示して
いる。
は本発明に適用される半導体メモリの一部を示す回路図
である。第１図において、Ｗ＋およびＷ−は一対の選択
されているワード線（選択ワード線）であり、その間に
メモリセルＭＣが挾まれている◎メモリセル中、５ｃ１
２選択されているメモリセル（選択メモリセル）、Ｈ２
Ｏは半選択のメモリセル（半選択メモリセル）を示して
いる。
選択ワード線Ｗ＋ 、 ｗ−の間には図示しない多数の
半選択メモリセルが存在する。また、図示しない多数の
非選択ワーＰ線および非選択メモリセルも存在する。各
メモリセルＭＣは又、それぞれ一対のビットｉｌｌ Ｂ
Ｌｌ ’ ｒ“「１重又はＢＬ、、ｐＬ雪の間に挾ま
れておプ、１つのビット線対と１つのワード線対を選択
して所望の１つのメモリセル８Ｃをアクセスすることが
できる。メモリセルＭＣは各々“°ｌ′又は′０１のデ
ータを記憶しており、この記憶データを保持する九めの
電流、すなわち保持電流１１１を引き込む丸めの定保持
電流９８１Ｍが設けられている。従って、ワード線切替
えが行われるときには、選択ワード線Ｗ＋、Ｗ−の電荷
は保持電流源８Ｉ。
半選択メモリセルが存在する。また、図示しない多数の
非選択ワーＰ線および非選択メモリセルも存在する。各
メモリセルＭＣは又、それぞれ一対のビットｉｌｌ Ｂ
Ｌｌ ’ ｒ“「１重又はＢＬ、、ｐＬ雪の間に挾ま
れておプ、１つのビット線対と１つのワード線対を選択
して所望の１つのメモリセル８Ｃをアクセスすることが
できる。メモリセルＭＣは各々“°ｌ′又は′０１のデ
ータを記憶しており、この記憶データを保持する九めの
電流、すなわち保持電流１１１を引き込む丸めの定保持
電流９８１Ｍが設けられている。従って、ワード線切替
えが行われるときには、選択ワード線Ｗ＋、Ｗ−の電荷
は保持電流源８Ｉ。
に保持電流輸として吸収されるという形で放電される。
ＤＩ８は放電回路であシ、定電流源８１Ｄとバイアス回
路Ｂ８を備えている。放電回路ＤＩＳは周知の如く、選
択ワーＰＩＩａに対してのみ選択的に弊電電流ＸＤを吸
収する。ようｋしえものでｉｂり、従りて選択ワード線
からの電荷の放電は（Ｉ、＋ＩＤ）でなされることにな
シ、放電回路ＤＸＳが存在しない場合と比較してスシッ
チングスピードは高速化される・なお、放電電流！。を
流すトランジスタ Ｔｓは選択゛ワード線についてのみ
オンとなるトランジスタであシ、コンデンサＣおよび抵
抗８と共に時定数をもっ九スイッチを形成し、なるぺ〈
長い間、電流！。を吸収できるようにする働きをするＯ
ただし、これらＴｓｍ Ｃｅ Ｒ等は本発明の本質では
ないＯ 本発明は放電回路ＤＩ８に含まれるバイアス回路Ｂ８に
改良を加えたものである０ 各ビット線対の間に接続された回路ＢＣＬ＠ ａＢＣ１
４、−・・は周知のビットクラｙｆＷＡ路である。選択
ピ゛ット線対の間のげットクランノ回路のみオンＫＬ、
非選択ビット対の閏のビ、トクラップ回路をオンにする
ことによシ、非選択ビット線電位を高電位に持ち上げ、
それＫよ如、選択メモリセル８Ｃへの書込みに伴う半選
択メモリセルＨ８Ｃへの誤書込みを防止している。
路Ｂ８を備えている。放電回路ＤＩＳは周知の如く、選
択ワーＰＩＩａに対してのみ選択的に弊電電流ＸＤを吸
収する。ようｋしえものでｉｂり、従りて選択ワード線
からの電荷の放電は（Ｉ、＋ＩＤ）でなされることにな
シ、放電回路ＤＸＳが存在しない場合と比較してスシッ
チングスピードは高速化される・なお、放電電流！。を
流すトランジスタ Ｔｓは選択゛ワード線についてのみ
オンとなるトランジスタであシ、コンデンサＣおよび抵
抗８と共に時定数をもっ九スイッチを形成し、なるぺ〈
長い間、電流！。を吸収できるようにする働きをするＯ
ただし、これらＴｓｍ Ｃｅ Ｒ等は本発明の本質では
ないＯ 本発明は放電回路ＤＩ８に含まれるバイアス回路Ｂ８に
改良を加えたものである０ 各ビット線対の間に接続された回路ＢＣＬ＠ ａＢＣ１
４、−・・は周知のビットクラｙｆＷＡ路である。選択
ピ゛ット線対の間のげットクランノ回路のみオンＫＬ、
非選択ビット対の閏のビ、トクラップ回路をオンにする
ことによシ、非選択ビット線電位を高電位に持ち上げ、
それＫよ如、選択メモリセル８Ｃへの書込みに伴う半選
択メモリセルＨ８Ｃへの誤書込みを防止している。
第２図は第１図に示し九半選択メモリ七ルＨＩＩＣを示
す回路図である。第２１１において％ Ｔｌ ｅ ＴＩ
は７す、ｆ・フロッｆｔ構成するマルチエミッタＮＰＮ
）ランゾスタであり％ Ｔｌ ｒ ７４は負荷とな
るＰＮＰ ）ランゾスタである。○で包囲されたトラン
ジスタＴＩ 、Ｔｓがオン状態にあるとする。ワード線
対Ｗ、、Ｗ−が選択状態から非選択に向うとき、ワード
＠Ｗ＋、Ｗ−およびメモリセルＨ８Ｃ内の各ノードにお
ける電荷は電流（１，＋ＩＤ）として保持電流源Ｓ！、
および放電回路ＤＩＳｌｆＣＦＩｋ収される。
す回路図である。第２１１において％ Ｔｌ ｅ ＴＩ
は７す、ｆ・フロッｆｔ構成するマルチエミッタＮＰＮ
）ランゾスタであり％ Ｔｌ ｒ ７４は負荷とな
るＰＮＰ ）ランゾスタである。○で包囲されたトラン
ジスタＴＩ 、Ｔｓがオン状態にあるとする。ワード線
対Ｗ、、Ｗ−が選択状態から非選択に向うとき、ワード
＠Ｗ＋、Ｗ−およびメモリセルＨ８Ｃ内の各ノードにお
ける電荷は電流（１，＋ＩＤ）として保持電流源Ｓ！、
および放電回路ＤＩＳｌｆＣＦＩｋ収される。
ところで、このメモリセルＨ８Ｃは半選択状態にあるか
ら、ビット線対ＢＬ寓ｅ丁６はげ、トクラシグ回路１ｃ
Ｌ、（第１図）の駆動によジノーイレペル（Ｈレベル）
に持ち上げられている。フリップ・フロ、ｆを構成する
トランジスタ、例えばＴＩについて、そのマルチエミッ
タのうち、ビット線ＢＬ、に接続された工ζツタをＥ、
とじ、ワード線Ｗ−に接続された工２．夕をξとすると
、飽和形メモリセルを用いる半一５体メモリにあっては
、ニオツタＥ、の電位が工ｉ９りＥｌｌの電位より萬く
なると、皺ニオツタ鵞、が逆トランジスタのコレクタと
して働くようにな勤、ビット線ＢＬ−から工ｔｖりＥｌ
を通ってエミッタＥＭＫいわゆるタンク電流！１が流れ
込む０従って、半選択メモリセルのすべてからのこのシ
ンク電流はワードｍＷ−を介して流れる放電電流（ＩＮ
＋ ＩＩ））の一部を占める。このことは、シンク電流
！、の存在によって、半選択状態から非選択状態に向う
メモリセルＨ８Ｃ内の各ノードから引き出すべき電荷の
放電が阻害されてしまうことを意味する。ビ、）ｌｉｌ
ＢＬ、からトランジスタＴＩ を通りてワード、＠Ｗ−
に流れるシンク電流！１の大きさは、第２図Ｔｈ）Ｋ示
すグラフかられかるように、）ランゾスタＴ１の逆電流
増幅率（逆りにはぼ比例する。従りて、逆βが大である
程スイ、チンダスピードは低下する・このようにビット
ＩＩＩＢＬへの分流が生ずるのは、ニオ、タ鳶、の電位
が工ｔｙ夕］ｃ、の電位よ）も高くなりているメモリセ
ルＭＣにおいてである・りｔ夛、ビｔトクラン！回路１
１ＣＬがアクティｆｌｌｃｌｋりている半選択メモリセ
ルが金てこれに＃轟する。そうすると、１つの選択ワー
ド線について選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分流を呈するととＫな
りその値は非常に大きくなる。従って前記逆βの特に大
きい製造ロットから生産された半導体メモリは、前記シ
ンク電流による問題が顕著となり、製造規格上廃棄せざ
るを得なくなる。それでは逆に、その逆βを極端に小さ
くする方向で製造ロット門流したらどうかという考え方
も成り立つ。この場合は、半選択メモリセルの放電は良
好になシスイアチンゲスピードは高速されよう 然し、
逆βを小にするということは反面、ワード線の負荷を過
大にすることになシ好ましくない。
ら、ビット線対ＢＬ寓ｅ丁６はげ、トクラシグ回路１ｃ
Ｌ、（第１図）の駆動によジノーイレペル（Ｈレベル）
に持ち上げられている。フリップ・フロ、ｆを構成する
トランジスタ、例えばＴＩについて、そのマルチエミッ
タのうち、ビット線ＢＬ、に接続された工ζツタをＥ、
とじ、ワード線Ｗ−に接続された工２．夕をξとすると
、飽和形メモリセルを用いる半一５体メモリにあっては
、ニオツタＥ、の電位が工ｉ９りＥｌｌの電位より萬く
なると、皺ニオツタ鵞、が逆トランジスタのコレクタと
して働くようにな勤、ビット線ＢＬ−から工ｔｖりＥｌ
を通ってエミッタＥＭＫいわゆるタンク電流！１が流れ
込む０従って、半選択メモリセルのすべてからのこのシ
ンク電流はワードｍＷ−を介して流れる放電電流（ＩＮ
＋ ＩＩ））の一部を占める。このことは、シンク電流
！、の存在によって、半選択状態から非選択状態に向う
メモリセルＨ８Ｃ内の各ノードから引き出すべき電荷の
放電が阻害されてしまうことを意味する。ビ、）ｌｉｌ
ＢＬ、からトランジスタＴＩ を通りてワード、＠Ｗ−
に流れるシンク電流！１の大きさは、第２図Ｔｈ）Ｋ示
すグラフかられかるように、）ランゾスタＴ１の逆電流
増幅率（逆りにはぼ比例する。従りて、逆βが大である
程スイ、チンダスピードは低下する・このようにビット
ＩＩＩＢＬへの分流が生ずるのは、ニオ、タ鳶、の電位
が工ｔｙ夕］ｃ、の電位よ）も高くなりているメモリセ
ルＭＣにおいてである・りｔ夛、ビｔトクラン！回路１
１ＣＬがアクティｆｌｌｃｌｋりている半選択メモリセ
ルが金てこれに＃轟する。そうすると、１つの選択ワー
ド線について選択された１つのメモリセルを除いて他の
全ての大多数のメモリセルが上記分流を呈するととＫな
りその値は非常に大きくなる。従って前記逆βの特に大
きい製造ロットから生産された半導体メモリは、前記シ
ンク電流による問題が顕著となり、製造規格上廃棄せざ
るを得なくなる。それでは逆に、その逆βを極端に小さ
くする方向で製造ロット門流したらどうかという考え方
も成り立つ。この場合は、半選択メモリセルの放電は良
好になシスイアチンゲスピードは高速されよう 然し、
逆βを小にするということは反面、ワード線の負荷を過
大にすることになシ好ましくない。
かくの如く、逆βは大きく゛ても小さくても不都合であ
る。というても、全ての製造ロットについて予定した最
適の逆βを保証することは、製造上のバラツキからして
不可能である。そζで、前記シック電流の大小が逆βの
大小に依存することに着目し、逆βがどのように変動し
てもこれを事実上不変にすることのできる手段を導入す
ることを考える。具体的には、製造口、ト毎の逆βに応
じて、前記定放電回路ＤＩ８を流れる放電電流！ゎの値
を変化させる。つま如逆βが大きい製造ロットについて
はその放電電流！。の値が大になるようＫＬ、半導体メ
モリセル内の各ノードからの電荷の吸収を迅速にする。
る。というても、全ての製造ロットについて予定した最
適の逆βを保証することは、製造上のバラツキからして
不可能である。そζで、前記シック電流の大小が逆βの
大小に依存することに着目し、逆βがどのように変動し
てもこれを事実上不変にすることのできる手段を導入す
ることを考える。具体的には、製造口、ト毎の逆βに応
じて、前記定放電回路ＤＩ８を流れる放電電流！ゎの値
を変化させる。つま如逆βが大きい製造ロットについて
はその放電電流！。の値が大になるようＫＬ、半導体メ
モリセル内の各ノードからの電荷の吸収を迅速にする。
第３図は第１図に示したバイアス回路Ｂ８の、本発明の
一実施例による回路図である。＃Ｉ３図において、バイ
アス回路Ｂ８１は、トランジスタＴ・。
一実施例による回路図である。＃Ｉ３図において、バイ
アス回路Ｂ８１は、トランジスタＴ・。
Ｔ１．およびＴ・と抵抗Ｒ＠ ｅＲｌ ｅＲｌ ｅＲｌ
とからなる従来のバイアス回路に、トランシスタフ 、
／とＴ！からなるダミーセルＤＣと、これに直列に接続
された抵抗８・とを付加して構成されている・トランジ
スタＴ−のフレフタは第ｉｍｌの放電回路ＤＩ８Ｋｔす
れるスイッチングトランジスタＴＩのエミッタに接続さ
れる・ダｔ−セルＤＣが存在しない従来形では、トラン
ジスタＴ・のペース電圧であるバイアス電圧Ｖ、は、 となり、放電電流ＩＤは、 となる０ここで、”１ ＃ Ｒｓ ｒ Ｒ１１ｌｔ
それぞれ抵抗Ｒ１ａ Ｒ１＃ Ｒｓの抵抗−を表わし、
ｖｓｇ（ｔ、）＋Ｖ工（？＠） ＃′ｉそれぞれ、トラ
ンジスタＴ・ 、Ｔ−のペース・エミッタ電圧を表わし
ている◎ＩＣＩＣチップＶａｍ（ｔ、）とＶ□（Ｔ、）
は＃ｌは尋しいので、これらをＶ□で表わすと、■。は となる。１１ ｓＲｌ ａｌＬｓ ｍｖｍｍはそれ
ぞれ一定なので、放電電流ｉ、は一定であシ、従ってＸ
Ｄ中にシンク電流１．＄１１れると、その分だけ、メモ
リセルからの放電電流は減少することになる。
とからなる従来のバイアス回路に、トランシスタフ 、
／とＴ！からなるダミーセルＤＣと、これに直列に接続
された抵抗８・とを付加して構成されている・トランジ
スタＴ−のフレフタは第ｉｍｌの放電回路ＤＩ８Ｋｔす
れるスイッチングトランジスタＴＩのエミッタに接続さ
れる・ダｔ−セルＤＣが存在しない従来形では、トラン
ジスタＴ・のペース電圧であるバイアス電圧Ｖ、は、 となり、放電電流ＩＤは、 となる０ここで、”１ ＃ Ｒｓ ｒ Ｒ１１ｌｔ
それぞれ抵抗Ｒ１ａ Ｒ１＃ Ｒｓの抵抗−を表わし、
ｖｓｇ（ｔ、）＋Ｖ工（？＠） ＃′ｉそれぞれ、トラ
ンジスタＴ・ 、Ｔ−のペース・エミッタ電圧を表わし
ている◎ＩＣＩＣチップＶａｍ（ｔ、）とＶ□（Ｔ、）
は＃ｌは尋しいので、これらをＶ□で表わすと、■。は となる。１１ ｓＲｌ ａｌＬｓ ｍｖｍｍはそれ
ぞれ一定なので、放電電流ｉ、は一定であシ、従ってＸ
Ｄ中にシンク電流１．＄１１れると、その分だけ、メモ
リセルからの放電電流は減少することになる。
本出願人による先の出願特願昭５６−１５５１００にお
いては、トランジスタ？、のエイツタ拡散抵抗１の部分
に、、￥ンチ抵抗を形成し、ＩＣチップのトランジスタ
のＩの増減に応じて放電電流！。
いては、トランジスタ？、のエイツタ拡散抵抗１の部分
に、、￥ンチ抵抗を形成し、ＩＣチップのトランジスタ
のＩの増減に応じて放電電流！。
が増減するようにしていたが、前述の如く、このピンチ
抵抗はトランジスタの工ｉツ、り１部分の特性しか反映
しておらず、また製造も困難でありた。
抵抗はトランジスタの工ｉツ、り１部分の特性しか反映
しておらず、また製造も困難でありた。
本発明によって付加されたダミーセルＤＣは、第１１ｇ
１および第２図に示した各メモリセルＭＣの片側と同一
の構成を有しており、同−ＩＣチップ内に同−製造口、
トで組み込まれるので、各メモリセルと実質的に同一の
特性を有しており、従ってダミーセルを構成するトラン
ジスタＴ Ｉ’ ｅ Ｔ Ｉ’の電流増幅率βも各メモ
リセル内のトランジスタのβと同一である。ダき−セル
ＤＣおよびこれに直列接続され九抵抗Ｒ・は、基準電圧
源ｖｌｌと電源電圧ｖｌｌとの間に接続されてお如、ダ
さ一セルの両端の電圧は一定なので、抵抗３・の両端の
電圧は一定であゐ。従って、抵抗翼・を流れる電流は一
定である。ダミーセルＤＣ内のマルチェζツタトランジ
スタ７１／の工ζツタＩ、／には、メモリセル内の検出
トランジスタＴＩＫおけると同様に１逆βに応じ九シン
ク電流１．が流れ込むり従うて、トランジスタＴ・のペ
ース電圧であるバイアス電となる。放電電流夏ＤＦｉ、
トランジスタのペース・工き〜夕電圧をＶ□で表わすと
、式（２）からとなる。シンク電ｆｉｔ１．ＩＩ′ｉ上
紀の如く、トランジスタの逆βに比例するので、逆βが
大のときは放電流ＩＤが自動的に増大する。従って、タ
ンク電流の増大によってメモリセルからの放電電流が減
少することはない。
１および第２図に示した各メモリセルＭＣの片側と同一
の構成を有しており、同−ＩＣチップ内に同−製造口、
トで組み込まれるので、各メモリセルと実質的に同一の
特性を有しており、従ってダミーセルを構成するトラン
ジスタＴ Ｉ’ ｅ Ｔ Ｉ’の電流増幅率βも各メモ
リセル内のトランジスタのβと同一である。ダき−セル
ＤＣおよびこれに直列接続され九抵抗Ｒ・は、基準電圧
源ｖｌｌと電源電圧ｖｌｌとの間に接続されてお如、ダ
さ一セルの両端の電圧は一定なので、抵抗３・の両端の
電圧は一定であゐ。従って、抵抗翼・を流れる電流は一
定である。ダミーセルＤＣ内のマルチェζツタトランジ
スタ７１／の工ζツタＩ、／には、メモリセル内の検出
トランジスタＴＩＫおけると同様に１逆βに応じ九シン
ク電流１．が流れ込むり従うて、トランジスタＴ・のペ
ース電圧であるバイアス電となる。放電電流夏ＤＦｉ、
トランジスタのペース・工き〜夕電圧をＶ□で表わすと
、式（２）からとなる。シンク電ｆｉｔ１．ＩＩ′ｉ上
紀の如く、トランジスタの逆βに比例するので、逆βが
大のときは放電流ＩＤが自動的に増大する。従って、タ
ンク電流の増大によってメモリセルからの放電電流が減
少することはない。
第４図は本発明の他の実施例によるバイアス回路ＢＳｌ
を示す回路図である。第４図において、第３図と異なる
ところは、第３図の抵抗Ｒ・に替えて、定電流源用のト
ランジスタＴ・をダンーセルＤＣＫＩ列に接続し、この
トランジスタＴ―のペースと電源電圧Ｖ□の間にダイオ
−ＰＤを挿入し、ダイオードのアノードを抵抗ＲＩを介
して基準電圧１１［Ｖ、ＫＪＩ続し九ことであり、他の
構成は第３図と同様である。ダイオードＤとトランジス
タＴ、はカレント２ラ一回路を構成しており、トランジ
スタＴ・のペース電圧はダイオードＤによって一定にク
ランプされているので、トランジスタＴ・を流れる電流
は第３図の抵抗Ｒ・を流れる電流と同様に一定である。
を示す回路図である。第４図において、第３図と異なる
ところは、第３図の抵抗Ｒ・に替えて、定電流源用のト
ランジスタＴ・をダンーセルＤＣＫＩ列に接続し、この
トランジスタＴ―のペースと電源電圧Ｖ□の間にダイオ
−ＰＤを挿入し、ダイオードのアノードを抵抗ＲＩを介
して基準電圧１１［Ｖ、ＫＪＩ続し九ことであり、他の
構成は第３図と同様である。ダイオードＤとトランジス
タＴ、はカレント２ラ一回路を構成しており、トランジ
スタＴ・のペース電圧はダイオードＤによって一定にク
ランプされているので、トランジスタＴ・を流れる電流
は第３図の抵抗Ｒ・を流れる電流と同様に一定である。
（６）発明の詳細
な説明したように、本発明によれば、製造口ｙ）Ｋよる
メモリセルの特性のバラツキに依存しない高速スイ、チ
ンゲスピードで動作し、かつ設計が比較的容易な半導体
メモリが得られる。
メモリセルの特性のバラツキに依存しない高速スイ、チ
ンゲスピードで動作し、かつ設計が比較的容易な半導体
メモリが得られる。
鮪１図は本発明に適用される半導体メモリの一部を示す
回路図、第２図（ａ）は第１１１に示しえ半選択メモリ
セルＨ８Ｃを示す回路図、第２開缶）祉トランジスタの
逆βとタンク電流！、の関係を示すグラフ、鮪３図は本
発明の一実施例によるバイアス回路を示す回路図、第４
図は本発明の他の実施例によるバイアス回路を示す回路
図である・Ｗ＋ 、 Ｗ−・・・ワード線、ＩＩＬＩ、
爬、ＢＬ、、ＴＹＩ。 ・・・ヒツト線、ＭＣ（ＳＣ）・・・選択メモリセル、
ＭＣ（Ｈ２Ｏ）−・・半選択メモリセル、ＤＩｌｉ−・
・放電回路、ＢＳ・・・バイアス回路、ＤＣ・・・ダき
−セル、ＸＤ・・・放電電流、■、・・・保持電流、１
１・・・シンク電流、ｖｌ・・・バイアス電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 實 木 朗 弁理士 画舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 ２ 第 １ 図 第２図 第３図
回路図、第２図（ａ）は第１１１に示しえ半選択メモリ
セルＨ８Ｃを示す回路図、第２開缶）祉トランジスタの
逆βとタンク電流！、の関係を示すグラフ、鮪３図は本
発明の一実施例によるバイアス回路を示す回路図、第４
図は本発明の他の実施例によるバイアス回路を示す回路
図である・Ｗ＋ 、 Ｗ−・・・ワード線、ＩＩＬＩ、
爬、ＢＬ、、ＴＹＩ。 ・・・ヒツト線、ＭＣ（ＳＣ）・・・選択メモリセル、
ＭＣ（Ｈ２Ｏ）−・・半選択メモリセル、ＤＩｌｉ−・
・放電回路、ＢＳ・・・バイアス回路、ＤＣ・・・ダき
−セル、ＸＤ・・・放電電流、■、・・・保持電流、１
１・・・シンク電流、ｖｌ・・・バイアス電圧。 特許出願人 富士通株式会社 特許出願代理人 弁理士 實 木 朗 弁理士 画舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 ２ 第 １ 図 第２図 第３図
Claims (1)
- Ｉｌｌ数のワード線と、複数のピット線と、該ワード線
および該ピット線の各交差部に配設されたメモリセルと
、該ワード線の電荷を鍍メモリセルな介して放電させる
ためのワード線放電電流源とを備え、該ワード線放電電
ａｍは、所定の放電電流を吸収するためのバイアス電圧
を発生するバイアス回路を備えてなる半導体メそりにお
、いて、前記バイアス回路は前記メモリセルと実質的に
同一特性を有するダき一七ルを備えており、前記ダギー
セルの特性に応じて前記バイアス電圧が定まるようｋし
たことを特徴とするワード−放電電流源用バイアス回路
を備え喪亭導体メそり。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050108A JPS58169392A (ja) | 1982-03-30 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
| DE8282305106T DE3268848D1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
| US06/425,649 US4488268A (en) | 1981-09-29 | 1982-09-28 | Semiconductor memory |
| EP82305106A EP0077144B1 (en) | 1981-09-29 | 1982-09-28 | Multi-emitter transistor memory device with word-line discharge current source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050108A JPS58169392A (ja) | 1982-03-30 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169392A true JPS58169392A (ja) | 1983-10-05 |
| JPS6249677B2 JPS6249677B2 (ja) | 1987-10-20 |
Family
ID=12849884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050108A Granted JPS58169392A (ja) | 1981-09-29 | 1982-03-30 | ワ−ド線放電電流源用バイアス回路を備えた半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169392A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330584U (ja) * | 1989-07-31 | 1991-03-26 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163583A (en) * | 1980-05-15 | 1981-12-16 | Nec Corp | Semiconductor circuit |
-
1982
- 1982-03-30 JP JP57050108A patent/JPS58169392A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163583A (en) * | 1980-05-15 | 1981-12-16 | Nec Corp | Semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6249677B2 (ja) | 1987-10-20 |
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