JPH0241834B2

JPH0241834B2 -

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Publication number: JPH0241834B2
Application number: JP57064849A
Authority: JP
Priority date: 1981-06-30
Filing date: 1982-04-20
Publication date: 1990-09-19
Also published as: EP0068164A3; EP0068164B1; DE3279944D1; US4396999A; JPS586587A; EP0068164A2

Description

【発明の詳細な説明】本発明はソリツド・ステート・メモリ・セルに
関し、更に詳細にいうと、トランジスタ及びこれ
と一体に形成されたトンネル・ダイオードを含む
メモリ・セルに関する。

トンネル・ダイオードにおいて見られるような
トンネリング現象は半導体分野の熟練者には周知
である。簡単にいうと、トンネリングは粒子がそ
の粒子エネルギよりも高い障壁の高さを持つ障壁
を突抜ける量子力学的メカニズムである。物理的
にいうと、トンネリングのためには、多数の電子
が有限の高さの狭い障壁によつて多数の空準位か
ら分離されるような、ドーピング濃度の高い急勾
配PN接合が必要である。

上記のようなPN接合はトンネル・ダイオード
として知られている。第１図はトンネル・ダイオ
ードの典型的な電圧−電流特性を示している。第
１図からわかるようにトンネル・ダイオードはＮ
字形の電圧−電流特性を示す。トンネル・ダイオ
ードの電流はピーク電圧V_pに対応するピーク電
流I_pを示す。電流がI_pよりも増えるとトンネル・
ダイオードは不安定な負性抵抗領域を示す。ピー
ク電流I_pと谷電流I_vとの間の値を持つ動作電流I_pp
においてはトンネル・ダイオードは双安定装置で
ある。トンネル・ダイオードは２つの安定な電圧
状態V_h、Vlの１つに存在する。

トンネル・ダイオードは、２つの論理状態の１
つを記憶するデイジタル・メモリに非常に適して
いる。更にトンネル・ダイオードは普通のPN接
合の電荷貯蔵の問題を含まないから、２つの安定
な電圧状態V_h、Vl間のスイツチングは非常に迅
速に生じる。高速スイツチングはデイジタル・メ
モリの設計において最も重要である。

トンネル・ダイオードはメモリのための２つの
重要な特性、即ち双安定性及び高速スイツチング
特性を示すから、これまで、トンネル・ダイオー
ドをメモリ素子として用いる種々の試みがなされ
た。しかしすべての従来の試みはトンネル・ダイ
オードを用いることにより得られる利点を少なく
とも部分に打消すような欠点を有する。

トンネル・ダイオードを単独でメモリ・セルと
して用いる試みがなされたが、トンネル・ダイオ
ードは２端子素子であるから、大きなメモリ・セ
ル・アレイで必要とされるように別々の線を介し
てメモリ・セルをアドレスし、読取り、書込みを
行なうのが難しい。トンネル・ダイオードは単独
で用いられた場合は、他の２端子素子と同様に、
メモリ・セルとしての適用に限界がある。

米国特許第3943554号はバイポーラ・トランジ
スタのベース・エミツタ接合の両端にトンネル・
ダイオードを用いた３端子メモリ・セルを示して
いる。トンネル・ダイオードはバイポーラ・トラ
ンジスタと一体に形成され、トランジスタ以上に
付加的チツプ面積を必要としない。従つて記憶密
度は普通の交差結合型フリツプ・フロツプ・メモ
リ・セル構成よりも高い。

しかし上記米国特許のメモリ・セルはトンネ
ル・ダイオードを用いることによつて得られる利
点を相殺する大きな欠点を有する。先ず、このト
ンネル・ダイオードはバイポーラ・トランジスタ
のベース・エミツタ接合の両端に接続されるか
ら、バイポーラ・トランジスタはトンネル・ダイ
オードが状態をスイツチするときオン、オフ・ス
イツチする。即ち、トンネル・ダイオードが低電
圧状態にあるときトランジスタがオフになり、ト
ンネル・ダイオードが高電圧状態にあるときトラ
ンジスタがオンになる。従つて、低速の装置であ
るバイポーラ・トランジスタが記憶状態の変化毎
にオン、オフ・スイツチしなければならないか
ら、トンネル・ダイオードの高速スイツチング特
性の利点が部分的に損われる。従つてメモリ・セ
ル全体の速度が減少する。更にトランジスタはオ
ン、オフ・スイツチされる必要があるから、メモ
リ・デコーダ／ドライバ回路はトランジスタ・ス
イツチングのための電流を与えることができなけ
ればならない。

また、バイポーラ・トランジスタのスイツチン
グの結果として、トンネル・ダイオードの電流は
I_p近くの大きな値からI_v近くの小さな値へ変化す
る。トンネル・ダイオードの電流が不安定点I_p、
I_vに近づくため、ノイズ又は他の望ましくない現
象による誤スイツチングの可能性が増大する。従
つてメモリ・セルのノイズ・マージンが悪化し、
誤スイツチングに対して何らかの保護策を講じな
ければ、典型的な環境において使用することがで
きない。

従つて本発明の目的はトンネル・ダイオードを
用いた、高速スイツチングをする改良された３端
子メモリ・セルを提供することである。

他の目的はトンネル・ダイオード及びトランジ
スタを有し、メモリの状態変化の際にトランジス
タがオン、オフ・スイツチしないようにトランジ
スタ電流を一定に保ち、これにより、トランジス
タのスイツチングによるメモリ・セル速度の低下
を防止するようにしたメモリ・セルを提供するこ
とである。

他の目的はトンネル・ダイオードの電流をピー
ク電流I_pと谷電流I_vとの間の一定値に保ち、これ
により、トンネル・ダイオードの小さなピーク電
流／谷電流比（I_p／I_v）にかかわらず、メモリ・
セルのノイズ・マージンを改善するようにしたメ
モリ・セルを提供することである。

これらの目的は普通のバイポーラ・トランジス
タ及びこのバイポーラ・トランジスタのベース・
コレクタ接合の両端にシヤントされたトンネル・
ダイオードを用いた３端子メモリ装置を設けるこ
とによつて達成される。トンネル・ダイオードは
バイポーラ・トランジスタと一体に形成され、１
つのトランジスタ以上に付加的チツプ面積を必要
としない。トンネル・ダイオードはベース・コレ
クタ接合間にシヤントされるから、トランジスタ
はトンネル・ダイオードが２つの安定な状態間で
スイツチするときオン、オフ・スイツチしない。
トランジスタはトンネル・ダイオードの電圧状態
に関係なく常にオン状態に保たれる。トンネル・
ダイオードの電流もピーク電流と谷電流との間の
動作レベルに一定に保たれる。この動作レベルは
最大のノイズ・マージンを与えるようにピーク電
流及び谷電流の中間であるのが好ましい。

トランジスタのコレクタ電圧は記憶されたメモ
リ状態を読取るためにモニタしうる。トランジス
タの電流は一定であるから、ベース・エミツタ電
圧も一定であり、２つの安定な状態間におけるト
ンネル・ダイオードのスイツチングはトランジス
タのコレクタ電圧の変化によつて示される。

第１の実施例において、メモリ・セルはアツパ
及びロア・ワード線並びに１つのビツト線を含
む。アツパ・ワード線は抵抗を介してバイポー
ラ・トランジスタのベースに接続される。抵抗の
値はトンネル・ダイオード及びバイポーラ・トラ
ンジスタにおける一定の動作電流を決める。ロ
ア・ワード線はバイポーラ・トランジスタのエミ
ツタに接続される。ビツトの書込み及び読取りは
シヨツトキ・ダイオードを介してトランジスタの
コレクタに接続された１つのビツト線によつて行
なわれる。

第２の実施例において、３端子メモリ・セル
は、セルを選択する為の１つのワード線及びセル
に対して書込み、読取りを行なうための１対のビ
ツト線を用いる。ワード線はバイポーラ・トラン
ジスタのエミツタに接続される。一方のビツト線
は抵抗を介してバイポーラ・トランジスタのベー
スに接続される。抵抗の値はトンネル・ダイオー
ド及びバイポーラ・トランジスタを通る一定の動
作電流を決める。他方のビツト線はメモリ・ワー
ドを読取るためにコレクタ電圧を感知するのに用
いられる。

上述した基本のメモリ・セルは２つのビツト線
及び２つのワード線を持つ４端子メモリ・セルを
達成するように変更できる。また、より簡単な書
込み、読取り、あるいは改善されたノイズ・マー
ジンを与えるように基本のメモリ・セルに対して
改良を加えることができる。

次に良好な実施例について説明する。第２図は
本発明のメモリ・セルの第１の実施例を示してい
る。メモリ・セル１０はNPNトランジスタ１１
及びこのトランジスタ１１のベース・コレクタ接
合の両端にシヤントされたトンネル・ダイオード
１２を含む。トンネル・ダイオードの陽極はノー
ド１４においてベースに接続され、その陰極はノ
ード１３においてコレクタに接続される。抵抗１
５はトンネル・ダイオード１２のための動作電流
レベルを設定する。シヨツトキ・ダイオード１６
は、以後述べるように、コレクタ電圧を感知する
ためトランジスタ１１のコレクタへ接続される。
トランジスタ１１のベースは抵抗１５を介してア
ツパ・ワード線１７に接続され、エミツタはロ
ア・ワード線１９に接続され、コレクタはシヨツ
トキ・ダイオード１６を介してビツト線１８に接
続される。

第４図は、第２図の回路を実施するために本発
明に従つて形成された集積回路の構造を示してい
る。NPNトランジスタ１１はP^-基板３１に普通
に形成されるが、第４図において、３２はN⁺サ
ブコレクタ、４３はP⁺サブアイソレーシヨン領
域、３３はN^-エピタキシヤル・シリコン層、３
８は埋設酸化物アイソレーシヨン領域、４４は
N⁺リーチスルー領域、３９はＮエピタキシヤル
領域、３４はＰベース領域、３６はN⁺エミツタ
領域である。集積回路の表面には酸化物層４２が
形成される。酸化物層は以後の処理のために選択
的に除去される。

ベース・コレクタ接合間にトンネル・ダイオー
ドを形成する１つの方法は、N⁺リーチスルー領
域４４上の酸化物層４２を除去して、例えばひ素
を更にドープレ、N⁺⁺領域４６を形成するもので
ある。領域４６には薄いポリシリコン層が付着さ
れ、Ｐ型ドーパント（典型的にはほう素）を高度
にドープされる。ポリシリコンは次に、急勾配の
N⁺⁺／P⁺⁺接合を形成するため、例えばレーザ加
熱によりアニールされ再結晶化される。Ｐベース
領域３４及びN⁺エミツタ３６上の酸化物層４２
が除去され、金属化層が形成されて、P⁺⁺ポリシ
リコン領域４７及びＰベース領域３４が金属線４
８によつて接続される。エミツタ３６のための金
属３７及びＮ領域３９のための金属４１も形成さ
れる。この金属４１はシヨツトキ・バリア・ダイ
オードを形成する。

第４図のトンネル・ダイオード／バイポーラ・
トランジスタの組合わせを第２図のメモリ・セル
として用いるため、シヨツトキ金属４１はビツト
線１８に接続され、エミツタ金属３７はロア・ワ
ード線１９に接続される。抵抗１５は金属層４８
上に、ドープしたアモルフアス・シリコン層４９
を付着することによつて形成できる。抵抗４９上
にもう１つの金属層５０が形成され、これはアツ
パ・ワード線１７に接続される。アツパ・ワード
線１７とベース端子１４との間にイオン注入抵抗
を与えるように他の普通の寸法も使用しうる。

以上の説明から明らかなように本発明のメモ
リ・セルは１つのNPNトランジスタの形成に必
要なチツプ面積以上の面積を必要としない。

次に第２図のメモリ・セルの動作を説明する。
待機状態即ちセルが読取り又は書込み動作を受け
ないときはワード線１７と１９の間に所定の電圧
差が保たれる。例えばアツパ・ワード線１７は＋
1.2V、ロア・ワード線は0.0Vに保たれる。同様
にビツト線１８は0.0Vに保たれる。トランジス
タ１１は導通し、従つてエミツタ・ベース電圧は
約0.8Vである。抵抗１５の電圧降下は1.2V−
0.8V＝0.4Vである。抵抗１５はこれを通る電流
が所望のトンネル・ダイオード動作電流I_ppに等
しくなるように選ばれる。動作電流I_ppはピーク
電流I_pと谷電流I_vとの中間にあるのが好ましく、
従つてメモリ・セルのノイズ・マージンは最大に
される。

トランジスタ１１のベース電流は無視しうる程
度であるから、抵抗１５を通る電流I_ppはトンネ
ル・ダイオード１２及びトランジスタ１１を介し
てロア・ワード線１９に流れる。電流I_ppではト
ンネル・ダイオード１２は高電圧状態V_h又は低
電圧状態Vlに存在する。例示のため、V_hが0.8V、
Vlが0.3Vに対応するものとする。従つて２進１
の記憶ではノード１３は0.0Vにあり（トンネ
ル・ダイオード１２はV_h状態にある）、２進０の
記憶ではノード１３は0.5Vにある（トンネル・
ダイオード１２はVl状態にある）。トンネル・ダ
イオードの電圧状態に関係なくトランジスタ１１
はオンであり、抵抗１５、トンネル・ダイオード
１２及びトランジスタ１１を通る電流はI_ppによ
り与えられる一定値である。

第２図のメモリ・セルはアツパ・ワード線１７
及びロア・ワード線１９を約0.5V下げることに
よつて読取られる。両方のワード線１７，１９が
同じ電圧だけ下げられるから抵抗１５、トンネ
ル・ダイオード１２及びトランジスタ１１を通る
電流はI_ppのままである。ノード１３の電圧は約
0.5V減少する、即ち、１の記憶の場合ノード１
３は−0.5V、０の記憶の場合ノード１３は0.0V
になる。次にビツト線１８は約0.5V上昇される。
１の記憶の場合シヨツトキ・ダイオード１６はそ
の両端に1Vの電圧を持つことになり、深く導通
してビツト線１８に大きなDC感知電流を供給す
る。逆に０の記憶の場合シヨツトキ・ダイオード
１６の両端の電圧は約0.5Vであり、これはシヨ
ツトキ・ダイオードを導通させるのに十分でな
い。従つてビツト線１８のDC電流は無視しうる
程度であり、これにより０の記憶を示す。読取り
動作の終了時にアツパ及びロア・ワード線１７，
１９は再び待機電圧レベルまで約0.5V上げられ、
ビツト線１８は待機電圧レベルまで約0.5V下げ
られる。

記憶データが１か０かに関係なく、抵抗１５、
トンネル・ダイオード１２、トランジスタ１１を
通る電流は待機動作及び読取り動作の間動作レベ
ルI_ppに一定に保たれる。従つてトランジスタ１
１はオン、オフの状態の間でスイツチせず、高速
動作が得られる。更にトンネル・ダイオード１２
はピーク電流及び谷電流の中間の動作電流に常に
維持されるから、セルのノイズ・マージンは最大
に保たれる。

ワード線１７，１９及びビツト線１８はマトリ
クス構成の隣接メモリ・セルへ接続され、個々の
ワード線１７，１９及びビツト線１８はデコーダ
回路で選択されライン・ドライバで駆動される
が、これらの回路はトランジスタ１１を通る電流
をスイツチする必要がないから非常に簡単にな
る。本発明のメモリ・セルを用いたメモリ・アレ
イは読取り期間に“全選択”様式で動作する、即
ち、メモリ・セルの行は適当なアツパ及びロア・
ワード線１７，１９を下げることによつてデコー
ダ回路により半選択され、メモリ・セルの列は適
当なビツト線１８を上げることによつてビツト・
デコーダにより半選択される。選択された行及び
列の交点のメモリ・セルが全選択されたメモリ・
セルとなる。トンネル・ダイオードは一定の動作
電流I_ppで動作しノイズ・マージンを最大にする
から半選択されたセルの記憶データを乱す問題は
最小にされる。

第２図のメモリ・セルへの書込みは所定のワー
ド線対１７，１９に接続されたすべてのメモリ・
セルにおいて生じる。最初、選択されたセルは、
トランジスタ１１をオフにしてトンネル・ダイオ
ードの電流をカツト・オフにしこれを低電圧状態
に戻すことによつてすべてクリアされる。これは
アツパ・ワード線１７を0.5V下げるか又はロ
ア・ワード線１９を上げて、トランジスタ１１の
ベース・エミツタ接合両端の電圧をそのカツト・
オフ電圧よりも低くすることによつて行なうこと
ができる。従つてトランジスタ１１及びトンネ
ル・ダイオード１２の電流は０に減じられる。次
にワード線１７，１９は待機電圧（即ち、アツ
パ・ワード線１７で1.2V、ロア・ワード線１９
で0.0V）に戻され、従つてトンネル・ダイオー
ド１２は低電圧状態Vlになり、電流I_ppが抵抗１
５、トンネル・ダイオード１２、トランジスタ１
１に流れる。

メモリ・セルに０を書込む場合ビツト線１８は
約0.5Vに上げられる。もし１が書込まれるべき
ならばビツト線は0.0Vに保たれる。次に、抵抗
１５の電流をピーク電流I_pよりも大きくするに十
分なだけロア・ワード線１９の電圧を下げて、ア
ツパ・ワード線１７及びロア・ワード線１９の間
の電圧差を増大させる。例えばロア・ワード線１
９が0.5V下げられて−0.5Vにされ、トランジス
タ１１のベース・エミツタ接合の両端で0.8Vの
電圧降下があるとすれば、ベース１４の電圧は
0.3V、抵抗１５の電圧降下は0.9Vになり、抵抗
１５には電流I_pよりも大きな電流が与えられる。

ビツト線１８が0.5Vであれば、ノード１３は
トンネル・ダイオードの高電圧状態へのスイツチ
を阻止するに十分なだけ正に保たれ、従つてセル
に０が書込まれる。逆にビツト線１８が0.0Vに
あれば、ノード１３は低電圧に下がり、トンネ
ル・ダイオードの両端に大きな電圧降下が生じ
る。この電圧降下によりトンネル・ダイオード１
２にはI_pよりも大きな電流が流れる。従つてトン
ネル・ダイオード１２は高電圧状態V_hへスイツ
チし、これにより１が書込まれる。書込みの後、
ワード線電圧はロア・ワード線１９を0.5V上げ
ることにより待機レベルに戻される。次にビツト
線１８が正規の待機レベルに戻される。この書込
み動作例ではロア・ワード線１９の電圧を変える
ものとして説明したが、書込み動作を一層容易に
するようにアツパ・ワード線１７の電圧レベルを
変えることもできよう。

第３図は本発明の３端子メモリ・セルの第２の
実施例を示している。第３図のメモリ・セルの動
作は第２図のものと同様であり、主な相違点は第
３図のメモリ・セルが１つのワード線２９及び１
対のビツト線（即ち書込みビツト線２７及び読取
りビツト線２８）で動作するように構成されてい
ることである。第２図のメモリ・セルと同様に、
第３図のメモリ・セルは抵抗２５、トンネル・ダ
イオード２２、トランジスタ２１に一定の動作電
流I_ppを流すように動作する。この電流値は抵抗
２５によつて定まり、好ましくはピーク電流I_pと
谷電流I_vの中間に選ばれる。メモリ・セルの状態
はノード２３の電圧によつて示される。

待機モードにおいて、第３図の回路に存在する
電圧は書込みビツト線２７をアツパ・ワード線１
７とすれば第２図の回路のものと類似する。読取
りの際はワード線２９が約0.5V下げられ、読取
りビツト線２８が約0.5V上げられ、読取りビツ
ト線２８の電流が感知される。大きなDC感知電
流は１の記憶を示し、小さな又はゼロのDC感知
電流は０の記憶を示す。

書込み動作は第２図の回路の動作と同様であ
る。先ず、ワード線２９の電圧を上げてトンネ
ル・ダイオード２２を低電圧状態Vlにすること
によりある行のすべてのセルがクリアされる。次
にワード線電圧は常態の値に戻される。１が書込
まれるべきときは書込みビツト線２７が約0.5V
だけ上げられ、０が書込まれるときは書込みビツ
ト線２７は上げられない。次にワード線２９は約
0.5Vだけ下げられる。書込みビツト線２７が
0.5Vだけ上げられていればトンネル・ダイオー
ド２２は高電圧状態V_hへスイツチして１を記憶
し、逆に書込みビツト線２７が上げられていなけ
ればトンネル・ダイオード２２は低電圧状態Vl
にとどまり、０を記憶する。ワード線２９及び書
込みビツト線２７は次に待機レベルに戻される。

第５図は本発明の第３の実施例を示している。
第５図の構成は書込みの際のクリア段階即ちパワ
ー・ダウン段階をなくし、書込み動作を高速化し
たものである。更にこのメモリ・セルは、書込み
動作期間に１行のすべてのメモリ・セルを書込む
必要のある第２図及び第３図のセルと異なり、本
当の“全選択”セルである、即ち、１行のすべて
のセルに書込みをする必要なしに１つのセルに書
込むことができる。第５図のセルは１対のワード
線及び１対のビツト線を必要とする。

第５図のメモリ・セルは１対のエミツタ６８，
６９を有するNPNトランジスタ６１及びトンネ
ル・ダイオード６２を有し、トンネル・ダイオー
ド６２はノード６３，６４においてコレクタ・ベ
ース間に接続されている。一方のエミツタ６８は
ロア・ワード線７１に接続され、他方のエミツタ
６９は書込み１ビツト線７３に接続される。トラ
ンジスタ６１のコレクタと書込み１ビツト線７３
の間にはシヨツトキ・ダイオード６６が接続され
る。ノード６４とアツパ・ワード線７０の間には
抵抗６５が接続され、更にノード６４はＰ型シヨ
ツトキ・ダイオード６７を介して書込み０ビツト
線７２に接続される。シヨツトキ・ダイオード６
７はトランジスタ６１のベースの延長部であるＰ
型シリコンの上に、ハフニウムのような適当な金
属を陰極として設けることにより形成される。

第５図のメモリ・セルの動作において、待機モ
ードでは、ロア・ワード線７１は0.0V、アツ
パ・ワード線７０は1.2Vに保たれる。抵抗６５、
トンネル・ダイオード６２及びNPNトランジス
タ６１を介して一定の電流I_ppが流れる。書込み
０ビツト線７２は＋0.5V、書込み１ビツト線７
３は0.0Vに保たれる。書込み動作では、アツパ
及びロア・ワード線７０，７１は共に0.5Vだけ
上げられる。０が書込まれるべきときは書込み０
ビツト線７２が0.5Vだけ下げられる。１が書込
まれるべきときは書込み１ビツト線７３が0.5V
だけ下げられる。読取り動作では、ロア・ワード
線７１が0.5Vだけ下げられ、ビツト線７３は
0.5Vだけ上げられる。ビツト線７３に大きなDC
感知電流が流れればこれは１の記憶を示し、電流
が全く又はほとんど流れなければ０の記憶を示
す。読取り動作期間にはロア・ワード線７１だけ
でなくアツパ・ワード線７０の電圧を下げること
もできよう。

上記の書込み動作の説明からわかるように、シ
ヨツトキ・ダイオード６７及びもう１つのエミツ
タ６９を付加したことにより、第２図及び第３図
に関連して述べたクリア段階即ちパワー・ダウン
段階が不要になる。従つて書込み動作は簡単で高
速である。更にセルの全選択を行なうことができ
る、即ち、アレイの１つのセルを独立的に読取り
又は書込むことができる。

第６図は本発明を用いたメモリ・セルのもう１
つの実施例を示している。トンネル・ダイオード
８２はNPNトランジスタ８１のベース・コレク
タ間にシヤントされている。抵抗８５はアツパ・
ワード線８８とトランジスタ８１のベースの間に
接続される。この実施例では、読取り／書込み動
作を簡単にすると共にセルのノイズ・マージンを
改善するために横方向PNPトランジスタ８７が
用いられる。PNPトランジスタ８７のコレクタ
はノード８４においてNPNトランジスタ８１の
ベースに接続され、PNPトランジスタ８７のベ
ースはノード８３においてNPNトランジスタの
コレクタに接続され、PNPトランジスタ８７の
エミツタは書込み１ビツト線９１に接続される。
NPNトランジスタ８１のエミツタはロア・ワー
ド線８９に接続され、トランジスタ８１のコレク
タと書込み０ビツト線の間にはシヨツトキ・ダイ
オード８６が接続されている。

第６図のメモリ・セルの動作において、待機状
態では、ロア・ワード線８９は0.0Vに保たれ、
アツパ・ワード線８８は＋1.2Vに保たれる。ビ
ツト線９０，９１は0.0Vに保たれる。読取り動
作では、ロア・ワード線８９は約0.5Vだけ下げ
られ、ビツト線９１は約0.5Vだけ上げられ、そ
してビツト線９１の電流が感知される。書込み動
作ではワード線８８，８９が共に0.5Vだけ下げ
られる。これによりトランジスタ８１のコレクタ
及びトランジスタ８７のベースが同じ値だけ低く
なる。０を書込むときは書込み０ビツト線９０が
約0.5Vだけ上げられ、トンネル・ダイオード８
２を低電圧状態にする。１を書込むときは書込み
１ビツト線９１が0.5だけ上げられて、PNPトラ
ンジスタ８７を導通させ、周知のSCR効果によ
りNPNトランジスタ８１を通して一層多くの電
流を引出す。NPNトランジスタ８１を通る余分
の電流はトンネル・ダイオード８２を高電圧状態
にする。このメモリ・セルの場合、書込み動作は
横方向PNPトランジスタ８７による増巾のため
非常に迅速に先じる。

第７図は本発明を用いたメモリ・セルの更にも
う１つの実施例を示している。第７図のメモリ・
セルはNPNトランジスタ１０１及びそのベー
ス・コレクタ間に接続されたトンネル・ダイオー
ド１０２を有するメモリ・セルに、シヨツトキ・
ダイオード１０８によつてクランプされた普通の
NPNトランジスタ１０７を組合わせた構成を有
する。アツパ・ワード線１０９とトランジスタ１
０１のベースの間には、トンネル・ダイオードの
動作電流レベルを設定するための抵抗１０５が接
続されている。シヨツトキ・ダイオード１０６は
トランジスタ１０１のコレクタを書込み０ビツト
線１１１に接続し、書込み１ビツト線１１２はト
ランジスタ１０７のベースに接続される。ロア・
ワード線１１０はトランジスタ１０１，１０７の
エミツタに接続される。

動作において、待機状態では、アツパ・ワード
線１０９とロア・ワード線１１０の間には約
1.2Vの電圧差が保たれ、ビツト線１１１，１１
２は0.0Vに保たれる。書込み動作では両方のワ
ード線が約0.5Vだけ下げられる。０書込みの場
合は書込み０ビツト線１１１が約0.5Vだけ上げ
られて、トランジスタ１０１のコレクタ電圧を上
げ、トンネル・ダイオード１０２を低電圧状態に
する。１書込みの場合は書込み１ビツト線１１２
が0.5Vだけ上げられてトランジスタ１０７をオ
ンにし、従つてトンネル・ダイオード１０２を通
して大きな電流を引出し、これを高電圧状態にス
イツチする。読取り動作は、ロア・ワード線１１
０を下げ、ビツト線１１１を上げ、そのビツト線
のDC電流を感知することにより行なわれる。ロ
ア・ワード線が読取り期間に下げられるときはア
ツパ・ワード線も少なくとも部分的に下げられる
必要があろう。

【図面の簡単な説明】

第１図は典型的トンネル・ダイオードの電流−
電圧特性を示す図、第２図は本発明を用いたメモ
リ・セルの第１の実施例、第３図は本発明を用い
たメモリ・セルの第２の実施例、第４図は第２図
及び第３図のメモリ・セルの集積回路構造、第５
図は本発明を用いたメモリ・セルの第３の実施
例、第６図は本発明を用いたメモリ・セルの第４
の実施例、第７図は本発明を用いたメモリ・セル
の第５の実施例である。１１，２１，６１，８１，８７，１０１，１０
７……バイポーラ・トランジスタ、１２，２２，
６２，８２，１０２……トンネル・ダイオード、
１５，２５，６５，８５，１０５……抵抗、１
６，２６，６６，６７，８６，１０６，１０８…
…シヨツトキ・ダイオード。

Claims

【特許請求の範囲】１バイポーラ・トランジスタと、前記バイポーラ・トランジスタのベースに陽極
が接続され、コレクタに陰極が接続されたトンネ
ル・ダイオードと、前記トンネル・ダイオードが２つの記憶状態に
対応する２つの電圧状態のどちらにあるかに関係
なく前記トンネル・ダイオード及び前記バイポー
ラ・トランジスタを通じて電流を流し、前記トン
ネル・ダイオードを前記電圧状態の１つに保つた
めの手段とを有するメモリ・セル。