JPH11144500A - ワード線昇圧回路を備えた半導体スタティックｒａｍの低電圧動作試験方法 - Google Patents
ワード線昇圧回路を備えた半導体スタティックｒａｍの低電圧動作試験方法Info
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- JPH11144500A JPH11144500A JP9322373A JP32237397A JPH11144500A JP H11144500 A JPH11144500 A JP H11144500A JP 9322373 A JP9322373 A JP 9322373A JP 32237397 A JP32237397 A JP 32237397A JP H11144500 A JPH11144500 A JP H11144500A
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Abstract
(57)【要約】
【課題】ワード線昇圧回路を備えた半導体スタティック
ＲＡＭにおける低電圧動作試験においてテスト信号を用
いて昇圧回路の出力を制御して、試験時にはワード線の
昇圧を停止して試験を行う方法を用いることで、短時間
の試験で不良抜けのない試験方法の提供。 【解決手段】電源電圧検知回路と昇圧選択回路とワード
線昇圧回路及びワード線選択回路を備え、テスト信号に
よりワード線昇圧回路を制御し、試験時は、ワード線に
電源電圧を与えることにより、基準電圧からセル実力電
圧まで、特定の電圧区間で不良となるようなチップを全
て除去する。
ＲＡＭにおける低電圧動作試験においてテスト信号を用
いて昇圧回路の出力を制御して、試験時にはワード線の
昇圧を停止して試験を行う方法を用いることで、短時間
の試験で不良抜けのない試験方法の提供。 【解決手段】電源電圧検知回路と昇圧選択回路とワード
線昇圧回路及びワード線選択回路を備え、テスト信号に
よりワード線昇圧回路を制御し、試験時は、ワード線に
電源電圧を与えることにより、基準電圧からセル実力電
圧まで、特定の電圧区間で不良となるようなチップを全
て除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、ワード線昇圧回路
を有する半導体スタティックＲＡＭ（ランダムアクセス
メモリ）に関し、特に、低電圧動作試験に関する。
を有する半導体スタティックＲＡＭ（ランダムアクセス
メモリ）に関し、特に、低電圧動作試験に関する。
【０００２】
【従来の技術】半導体スタティックＲＡＭにおいては、
メモリセルの低電圧特性を向上させるためワード線電圧
を昇圧する（以下、「ワードブースト」という）ための
ワード線昇圧回路が用いられている。
メモリセルの低電圧特性を向上させるためワード線電圧
を昇圧する（以下、「ワードブースト」という）ための
ワード線昇圧回路が用いられている。
【０００３】ところで、電源電圧３〜５Ｖのような広域
動作電圧を保証する製品では、高い電源電圧で使用する
場合に、ゲート酸化膜の破壊など信頼性上の問題からワ
ードブーストを切る必要がある。このため、電源電圧検
知回路により、ワード線昇圧回路を制御し電源電圧検知
回路により設定される基準電圧値よりも電源電圧が高い
場合には、ワード線昇圧回路に、電源電圧を出力させる
ようにし、ワード線の電圧を抑えている。
動作電圧を保証する製品では、高い電源電圧で使用する
場合に、ゲート酸化膜の破壊など信頼性上の問題からワ
ードブーストを切る必要がある。このため、電源電圧検
知回路により、ワード線昇圧回路を制御し電源電圧検知
回路により設定される基準電圧値よりも電源電圧が高い
場合には、ワード線昇圧回路に、電源電圧を出力させる
ようにし、ワード線の電圧を抑えている。
【０００４】図４に、ワード線昇圧回路を搭載した一般
的な半導体スタティックＲＡＭの構成をブロック図にて
示す。図４を参照すると、電源電圧検出回路４０１と、
ワード線昇圧回路４０２と、ワード線選択回路４０３
と、メモリセル４０４と、を備えて構成される。
的な半導体スタティックＲＡＭの構成をブロック図にて
示す。図４を参照すると、電源電圧検出回路４０１と、
ワード線昇圧回路４０２と、ワード線選択回路４０３
と、メモリセル４０４と、を備えて構成される。
【０００５】電源電圧検知回路４０１は、電源電圧が電
源検出回路４０１内部で設定される基準電圧値よりも低
い場合にはワード線電圧を昇圧するための信号を出力
し、電源電圧が基準値よりも高い場合には昇圧を停止す
る信号を出力する。
源検出回路４０１内部で設定される基準電圧値よりも低
い場合にはワード線電圧を昇圧するための信号を出力
し、電源電圧が基準値よりも高い場合には昇圧を停止す
る信号を出力する。
【０００６】ワード線昇圧回路４０２は、電源電圧検知
回路４０１からの信号φ４を受けて、ワード線選択回路
４０３により選択されるワード線への供給電圧を昇圧し
た電圧と電源電圧とを切り替える。
回路４０１からの信号φ４を受けて、ワード線選択回路
４０３により選択されるワード線への供給電圧を昇圧し
た電圧と電源電圧とを切り替える。
【０００７】ワード線選択回路４０３は、アドレスピン
（アドレス信号）の入力を受けて所望のワード線を選択
し、ワード線の電圧としてワード線昇圧回路４０２の出
力電圧を与える。
（アドレス信号）の入力を受けて所望のワード線を選択
し、ワード線の電圧としてワード線昇圧回路４０２の出
力電圧を与える。
【０００８】図５に、一般的な高抵抗型メモリセルを示
す。図５を参照すると、高抵抗負荷素子Ｒ１、Ｒ２と、
ゲートとドレインを交叉接続して抵抗Ｒ１、Ｒ２にそれ
ぞれ接続したドライバーＮチャネル型トランジスタＱ
１、Ｑ２と、ワード線をゲートに接続し、ビット線１、
２と、トランジスタＱ１、Ｑ２と抵抗Ｒ１、Ｒ２の接続
点の間にそれぞれ接続したトランスファＮチャネル型ト
ランジスタＱ３、Ｑ４により構成される。
す。図５を参照すると、高抵抗負荷素子Ｒ１、Ｒ２と、
ゲートとドレインを交叉接続して抵抗Ｒ１、Ｒ２にそれ
ぞれ接続したドライバーＮチャネル型トランジスタＱ
１、Ｑ２と、ワード線をゲートに接続し、ビット線１、
２と、トランジスタＱ１、Ｑ２と抵抗Ｒ１、Ｒ２の接続
点の間にそれぞれ接続したトランスファＮチャネル型ト
ランジスタＱ３、Ｑ４により構成される。
【０００９】メモリセルへの書き込み動作を行う際に、
基準電圧より低い電源電圧で使用する場合には、ワード
ブーストされておりトランスファトランジスタＱ３、Ｑ
４のＯＮ抵抗値は、ワード線電圧が電源電圧の時よりも
低くなり、メモリセルの‘Ｈ’レベル側ノード電位はよ
り高く‘Ｌ’レベル側ノード電位はより低い電圧での書
き込みができ、ドライバートランジスタＱ１、Ｑ２のゲ
ート電圧が書き込み当初から充分高く、あるいは低くな
っているため、メモリセルのセル安定性は良い状態にな
る。
基準電圧より低い電源電圧で使用する場合には、ワード
ブーストされておりトランスファトランジスタＱ３、Ｑ
４のＯＮ抵抗値は、ワード線電圧が電源電圧の時よりも
低くなり、メモリセルの‘Ｈ’レベル側ノード電位はよ
り高く‘Ｌ’レベル側ノード電位はより低い電圧での書
き込みができ、ドライバートランジスタＱ１、Ｑ２のゲ
ート電圧が書き込み当初から充分高く、あるいは低くな
っているため、メモリセルのセル安定性は良い状態にな
る。
【００１０】基準電圧よりも高い電源電圧で使用する場
合には、ワード線電圧が電源電圧であるためワードブー
ストされているときよりもトランスファトランジスタの
ＯＮ抵抗が大きくなり、メモリセルノードへの書き込み
電圧レベルはワード線が昇圧されているときより悪く、
書き込み当初は‘Ｈ’側のノード電位は低く、高抵抗を
介して‘Ｈ’レベル側ノード電位が徐々に充電されるま
でセルは不安定な状態になっている。この時、読み出し
動作が入ると、製造上セル安定性が悪くなっているセル
はメモリセルデータを破壊してしまう。
合には、ワード線電圧が電源電圧であるためワードブー
ストされているときよりもトランスファトランジスタの
ＯＮ抵抗が大きくなり、メモリセルノードへの書き込み
電圧レベルはワード線が昇圧されているときより悪く、
書き込み当初は‘Ｈ’側のノード電位は低く、高抵抗を
介して‘Ｈ’レベル側ノード電位が徐々に充電されるま
でセルは不安定な状態になっている。この時、読み出し
動作が入ると、製造上セル安定性が悪くなっているセル
はメモリセルデータを破壊してしまう。
【００１１】メモリセル特性の悪いチップでの電源電圧
と不良ビット数との関係は、図６に示すようになる。図
６において、横軸は電源電圧、縦軸はフェイル（不良）
ビット数である。図６の不良電圧領域（Ｃ）は、ワード
ブーストが入っていても不良になる低電圧動作の限界電
圧（電源電圧の限界電圧）Ｖmin3よりも低い電圧で不良
になる領域であり、不良電圧領域（Ｄ）はワードブース
トが切れる基準電圧から電源電圧で動作する際のセルの
低電圧動作の限界電圧Ｖmin4までで不良になる領域であ
る。
と不良ビット数との関係は、図６に示すようになる。図
６において、横軸は電源電圧、縦軸はフェイル（不良）
ビット数である。図６の不良電圧領域（Ｃ）は、ワード
ブーストが入っていても不良になる低電圧動作の限界電
圧（電源電圧の限界電圧）Ｖmin3よりも低い電圧で不良
になる領域であり、不良電圧領域（Ｄ）はワードブース
トが切れる基準電圧から電源電圧で動作する際のセルの
低電圧動作の限界電圧Ｖmin4までで不良になる領域であ
る。
【００１２】このため、従来では、選別試験時には、図
６に示されているＶTST3とＶTST4の電圧で試験を行って
いた。ＶTST3は最低電圧（電源電圧の低電圧）での動作
を保証するために、Ｖmin3の悪いチップを判定する試験
であり、ＶTST4は不良電圧領域（Ｄ）を持つようなチッ
プを除くための試験であり、基準電圧値よりも僅かに高
い電源電圧に設定されている。
６に示されているＶTST3とＶTST4の電圧で試験を行って
いた。ＶTST3は最低電圧（電源電圧の低電圧）での動作
を保証するために、Ｖmin3の悪いチップを判定する試験
であり、ＶTST4は不良電圧領域（Ｄ）を持つようなチッ
プを除くための試験であり、基準電圧値よりも僅かに高
い電源電圧に設定されている。
【００１３】
【発明が解決しようとする課題】従来の半導体スタティ
ックＲＡＭを試験する場合、下記記載の問題点がある。
ックＲＡＭを試験する場合、下記記載の問題点がある。
【００１４】すなわち、不良電圧領域（Ｄ）が存在する
チップを判定する試験を１回の試験で行う場合には、チ
ップの実力Ｖmin4が基準電圧とあまり差がないような僅
かな電圧区間でのみ不良電圧領域（Ｄ）が存在するよう
なチップを判定するために、ＶTST4は基準電圧に近い電
圧に設定する必要がある。しかし、基準電圧値は、電源
電圧検知回路内に設けられた抵抗値により決まるため、
製造時のプロセスばらつきによりズレが生じてしまい、
このため、ＶTST4は基準電圧のプロセス上のばらつきを
考慮した値に設定しなければならず、基準電圧とＶTST4
との電圧差が無くならないため、基準電圧からＶTST4ま
での僅かな電圧区間で不良領域が存在するような不良品
の抜けが生じてしまう、という問題があった。
チップを判定する試験を１回の試験で行う場合には、チ
ップの実力Ｖmin4が基準電圧とあまり差がないような僅
かな電圧区間でのみ不良電圧領域（Ｄ）が存在するよう
なチップを判定するために、ＶTST4は基準電圧に近い電
圧に設定する必要がある。しかし、基準電圧値は、電源
電圧検知回路内に設けられた抵抗値により決まるため、
製造時のプロセスばらつきによりズレが生じてしまい、
このため、ＶTST4は基準電圧のプロセス上のばらつきを
考慮した値に設定しなければならず、基準電圧とＶTST4
との電圧差が無くならないため、基準電圧からＶTST4ま
での僅かな電圧区間で不良領域が存在するような不良品
の抜けが生じてしまう、という問題があった。
【００１５】また、このような不良の抜けを防ぐため
に、試験電圧を振って基準電圧がプロセス上ばらつく電
圧領域で複数試験を行なう方法もあるが、試験時間は長
くなってしまう、という問題がある。
に、試験電圧を振って基準電圧がプロセス上ばらつく電
圧領域で複数試験を行なう方法もあるが、試験時間は長
くなってしまう、という問題がある。
【００１６】したがって、本発明は、上記のような問題
点に鑑みてなされたものであり、その目的は、短い試験
時間で不良品の抜けのない試験方法を提供することにあ
る。
点に鑑みてなされたものであり、その目的は、短い試験
時間で不良品の抜けのない試験方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るワード線昇圧回路を備えた半導体スタ
ティックＲＡＭにおける低電圧動作試験においては、テ
スト信号によりワード線昇圧回路の出力を制御する手段
を用いて、試験時にはワード線の電位を電源電圧に固定
して動作試験を行うようにしたものである。
め、本発明に係るワード線昇圧回路を備えた半導体スタ
ティックＲＡＭにおける低電圧動作試験においては、テ
スト信号によりワード線昇圧回路の出力を制御する手段
を用いて、試験時にはワード線の電位を電源電圧に固定
して動作試験を行うようにしたものである。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明に係る導体スタティックＲＡＭの動
作試験方法は、その好ましい実施の形態において、電源
電圧と基準電圧を比較してワード線を昇圧するための信
号を出力する電源電圧検知回路と、前記電源電圧検知回
路の出力とテスト信号を入力としワード線昇圧回路を制
御する昇圧選択回路と、前記昇圧選択回路の出力で制御
されワード線を昇圧するワード線昇圧回路と、ワード線
選択回路と、メモリを備え、前記昇圧選択回路はテスト
信号がアクティブのとき、前記ワード線昇圧回路でのワ
ード線昇圧を停止させ、試験時は、ワード線に電源電圧
を与えることにより、前記基準電圧からセル実力電圧ま
での、特定の電圧区間で不良（ＶccMIN不良）となるよ
うなチップを全て検出除去可能としたものである。
に説明する。本発明に係る導体スタティックＲＡＭの動
作試験方法は、その好ましい実施の形態において、電源
電圧と基準電圧を比較してワード線を昇圧するための信
号を出力する電源電圧検知回路と、前記電源電圧検知回
路の出力とテスト信号を入力としワード線昇圧回路を制
御する昇圧選択回路と、前記昇圧選択回路の出力で制御
されワード線を昇圧するワード線昇圧回路と、ワード線
選択回路と、メモリを備え、前記昇圧選択回路はテスト
信号がアクティブのとき、前記ワード線昇圧回路でのワ
ード線昇圧を停止させ、試験時は、ワード線に電源電圧
を与えることにより、前記基準電圧からセル実力電圧ま
での、特定の電圧区間で不良（ＶccMIN不良）となるよ
うなチップを全て検出除去可能としたものである。
【００１９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００２０】［実施例１］図１は、本発明の第一の実施
例を示したブロック図である。
例を示したブロック図である。
【００２１】図１を参照すると、本発明の第一の実施例
は、電源電圧と基準電圧とを比較してワード線を昇圧す
る信号を出力する電源電圧検知回路１０１と、テスト信
号φTSTを受けるとワード線の昇圧を停止させる信号を
出力する昇圧選択回路１０２と、電源電圧を昇圧する働
きをするワード線昇圧回路１０３と、ワード線選択回路
１０４と、メモリセル１０５と、を備えて構成される。
は、電源電圧と基準電圧とを比較してワード線を昇圧す
る信号を出力する電源電圧検知回路１０１と、テスト信
号φTSTを受けるとワード線の昇圧を停止させる信号を
出力する昇圧選択回路１０２と、電源電圧を昇圧する働
きをするワード線昇圧回路１０３と、ワード線選択回路
１０４と、メモリセル１０５と、を備えて構成される。
【００２２】電源電圧検知回路１０１は、電源電圧が基
準電圧値よりも低い場合にワード線電圧を昇圧するため
の信号をφ１に出力する。電源電圧検知回路１０１とワ
ード線昇圧回路１０３の間に設けられる昇圧選択回路１
０２は、活性化されたテスト信号φTSTを受けると、ワ
ード線昇圧回路１０３にワード線の昇圧を停止する信号
をφ２に出力し、テスト信号が非活性の場合には、電源
電圧検知回路１０１による信号を出力する。
準電圧値よりも低い場合にワード線電圧を昇圧するため
の信号をφ１に出力する。電源電圧検知回路１０１とワ
ード線昇圧回路１０３の間に設けられる昇圧選択回路１
０２は、活性化されたテスト信号φTSTを受けると、ワ
ード線昇圧回路１０３にワード線の昇圧を停止する信号
をφ２に出力し、テスト信号が非活性の場合には、電源
電圧検知回路１０１による信号を出力する。
【００２３】ワード線昇圧回路１０３は昇圧選択回路１
０２の出力φ２により制御され、昇圧電圧あるいは電源
電圧を出力信号線φ３を介してワード線選択回路１０４
に接続されているワード線に与えている。
０２の出力φ２により制御され、昇圧電圧あるいは電源
電圧を出力信号線φ３を介してワード線選択回路１０４
に接続されているワード線に与えている。
【００２４】図２は、本発明を第一の実施例を用いた際
の電源電圧と不良ビット数の関係を示した図である。不
良電圧領域（Ａ）は、テスト信号φTSTが非活性だと昇
圧選択回路１０２がワード線昇圧回路１０３に電源電圧
検知回路１０１の信号をそのまま伝えており、ワードブ
ーストが入っている状態での低電圧動作の実力電圧Ｖmi
n1よりも低い電圧で不良になる領域であり、（Ｂ）は昇
圧選択回路１０２に活性化されたテスト信号φTSTが入
力され、昇圧回路１０３がワード線に電源電圧を出力し
ている状態での実力電圧Ｖmin2以下の電圧で不良になる
領域を示している。
の電源電圧と不良ビット数の関係を示した図である。不
良電圧領域（Ａ）は、テスト信号φTSTが非活性だと昇
圧選択回路１０２がワード線昇圧回路１０３に電源電圧
検知回路１０１の信号をそのまま伝えており、ワードブ
ーストが入っている状態での低電圧動作の実力電圧Ｖmi
n1よりも低い電圧で不良になる領域であり、（Ｂ）は昇
圧選択回路１０２に活性化されたテスト信号φTSTが入
力され、昇圧回路１０３がワード線に電源電圧を出力し
ている状態での実力電圧Ｖmin2以下の電圧で不良になる
領域を示している。
【００２５】本発明の第一の実施例では、テスト信号φ
TSTを活性化してワード線の昇圧を停止させることによ
り、Ｖmin2以下の全電圧で不良となることを利用して、
実使用時では良品特性を示してしまうはずの基準電圧よ
りも低い電圧で試験を行うことによって、Ｖmin2の実力
が基準電圧より高い電圧にあるチップの除去を可能にし
ている。
TSTを活性化してワード線の昇圧を停止させることによ
り、Ｖmin2以下の全電圧で不良となることを利用して、
実使用時では良品特性を示してしまうはずの基準電圧よ
りも低い電圧で試験を行うことによって、Ｖmin2の実力
が基準電圧より高い電圧にあるチップの除去を可能にし
ている。
【００２６】そして、本発明の第一の実施例による低電
圧動作試験では、昇圧選択回路へのテスト信号φTSTが
非活性とされワードブーストが入っている状態で低電圧
動作を保証するためのＶTST1電圧で試験を行い、その
後、テスト信号φTSTを活性化してワードブーストがき
れている状態で、基準電圧より僅かに低い電圧ＶTST2で
試験を行うことにより、Ｖmin2が基準電圧より高い低電
圧特性の悪いチップを全て除くことができる。
圧動作試験では、昇圧選択回路へのテスト信号φTSTが
非活性とされワードブーストが入っている状態で低電圧
動作を保証するためのＶTST1電圧で試験を行い、その
後、テスト信号φTSTを活性化してワードブーストがき
れている状態で、基準電圧より僅かに低い電圧ＶTST2で
試験を行うことにより、Ｖmin2が基準電圧より高い低電
圧特性の悪いチップを全て除くことができる。
【００２７】［実施例２］前記第一の実施例では、図２
に示されている試験電圧ＶTST2は、基準電圧がプロセス
上のばらつきによるズレが生じるため、ズレを考慮した
電圧値に設定する必要がある。そのため、低電圧の実力
Ｖmin2が試験電圧ＶTST2から基準電圧までの間にあるよ
うな実使用では、ワードブーストが入ると良品特性を示
すチップを落としてしまっている。本発明の第二の実施
例は、低電圧動作試験時のはじめにチップ毎に基準電圧
値を調べて、基準電圧値から試験電圧を決定し、良品が
落ちる数を減らすことを可能にしたものである。
に示されている試験電圧ＶTST2は、基準電圧がプロセス
上のばらつきによるズレが生じるため、ズレを考慮した
電圧値に設定する必要がある。そのため、低電圧の実力
Ｖmin2が試験電圧ＶTST2から基準電圧までの間にあるよ
うな実使用では、ワードブーストが入ると良品特性を示
すチップを落としてしまっている。本発明の第二の実施
例は、低電圧動作試験時のはじめにチップ毎に基準電圧
値を調べて、基準電圧値から試験電圧を決定し、良品が
落ちる数を減らすことを可能にしたものである。
【００２８】図３は、電源電圧と動作時の電流との関係
を示した図である。ワードブーストが入ると動作電流は
大きくなり、電圧−電流直線は不連続な特性を示すの
で、基準電圧付近で電圧を振り、電流が急激に増加する
電圧を探すことにより、基準電圧値を探すことができ
る。
を示した図である。ワードブーストが入ると動作電流は
大きくなり、電圧−電流直線は不連続な特性を示すの
で、基準電圧付近で電圧を振り、電流が急激に増加する
電圧を探すことにより、基準電圧値を探すことができ
る。
【００２９】そして、基準電圧値よりも僅かに低い電圧
を試験電圧にして、テストモード信号によりワード線の
昇圧を停止して、動作試験を行うことにより、良品が落
ちる数を減らすことが可能になる。
を試験電圧にして、テストモード信号によりワード線の
昇圧を停止して、動作試験を行うことにより、良品が落
ちる数を減らすことが可能になる。
【００３０】本発明の第二の実施例において、基準電圧
を探すための電流測定の試験時間は短いため、基準電圧
付近で電圧を振って何点か試験を行っても試験時間の増
加は僅かな時間である。
を探すための電流測定の試験時間は短いため、基準電圧
付近で電圧を振って何点か試験を行っても試験時間の増
加は僅かな時間である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ワード線昇圧回路を備えた半導体スタティックＲＡＭの
低電圧動作試験において、低電圧動作特性が悪く基準電
圧から実力電圧までの電圧区間で不良となるような不良
品を試験時間の増大を抑えて全て除去することができ
る、という効果を奏する。その理由は、本発明において
は、試験時にテスト信号によりワード線昇圧回路の出力
を制御してワード線の昇圧を停止して、実使用時には良
品特性を示す基準電圧値よりも低い電圧で試験を行うよ
うにしたためである。
ワード線昇圧回路を備えた半導体スタティックＲＡＭの
低電圧動作試験において、低電圧動作特性が悪く基準電
圧から実力電圧までの電圧区間で不良となるような不良
品を試験時間の増大を抑えて全て除去することができ
る、という効果を奏する。その理由は、本発明において
は、試験時にテスト信号によりワード線昇圧回路の出力
を制御してワード線の昇圧を停止して、実使用時には良
品特性を示す基準電圧値よりも低い電圧で試験を行うよ
うにしたためである。
【図１】本発明の一実施例の構成を示す図であり、ワー
ド線昇圧回路を備えた半導体スタティックＲＡＭの動作
試験回路のブロック図である。
ド線昇圧回路を備えた半導体スタティックＲＡＭの動作
試験回路のブロック図である。
【図２】本発明の一実施例を説明するための図であり、
電源電圧と不良ビット数の関係を示した図である。
電源電圧と不良ビット数の関係を示した図である。
【図３】本発明の第２の実施例を説明するための図であ
り、ワード線昇圧回路を備えた半導体スタティックＲＡ
Ｍにおける電源電圧と動作電流特性を示した図である。
り、ワード線昇圧回路を備えた半導体スタティックＲＡ
Ｍにおける電源電圧と動作電流特性を示した図である。
【図４】従来のワード線昇圧回路を備えた半導体スタテ
ィックＲＡＭのブロック図である。
ィックＲＡＭのブロック図である。
【図５】高抵抗負荷型の一般的なスタティックＲＡＭの
セル図である。
セル図である。
【図６】従来の試験を説明するための図であり、電源電
圧と不良ビット数を示した図である。
圧と不良ビット数を示した図である。
１０１、４０１ 電源電圧検出回路 １０２ 昇圧選択回路 １０３、４０２ ワード線昇圧回路 １０４、４０３ ワード線選択回路 １０５、４０４ メモリセル Ｒ１，Ｒ２ 高抵抗負荷素子 Ｑ１〜Ｑ４ Ｎチャネル型トランジスタ
Claims (4)
- 【請求項１】ワード線昇圧回路を備えた半導体スタティ
ックＲＡＭの低電圧動作試験方法において、 テスト信号によりワード線電圧を昇圧電圧と電源電圧と
を切り替えて行う、ことを特徴とする低電圧動作試験方
法。 - 【請求項２】ワード線昇圧回路を備えた半導体スタティ
ックＲＡＭの低電圧動作試験方法において、 テスト時には、電源電圧によらずワード線昇圧回路にお
けるワード線昇圧をきり、ワード線の電位を電源電圧に
固定して動作試験を行う、ことを特徴とする低電圧動作
試験方法。 - 【請求項３】半導体スタティックＲＡＭの低電圧動作試
験方法において、 電源電圧と基準電圧を比較してワード線を昇圧するため
の信号を出力する電源電圧検知回路と、前記電源電圧検
知回路の出力とテスト信号を入力とする昇圧選択回路
と、前記昇圧選択回路の出力で制御されワード線を昇圧
するワード線昇圧回路と、ワード線選択回路と、を備
え、 前記昇圧選択回路はテスト信号がアクティブのとき前記
ワード線昇圧回路におけるワード線昇圧を停止させるよ
うに制御し、 試験時に、ワード線に電源電圧を与えることにより、前
記基準電圧からセル実力電圧までの、特定の電圧区間で
不良となるようなチップを全て検出除去可能とした、こ
とを特徴とする低電圧動作試験方法。 - 【請求項４】低電圧動作試験のはじめにチップ毎に基準
電圧値を調べ、前記基準電圧値よりもわずかに低い電圧
を試験電圧とし、前記テスト信号をアクティブとしてワ
ード線の昇圧を停止して動作試験を行う、ことを特徴と
する請求項３記載の低電圧動作試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32237397A JP3358518B2 (ja) | 1997-11-07 | 1997-11-07 | ワード線昇圧回路を備えた半導体スタティックｒａｍの低電圧動作試験方法 |
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| JP32237397A JP3358518B2 (ja) | 1997-11-07 | 1997-11-07 | ワード線昇圧回路を備えた半導体スタティックｒａｍの低電圧動作試験方法 |
Publications (2)
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| JPH11144500A true JPH11144500A (ja) | 1999-05-28 |
| JP3358518B2 JP3358518B2 (ja) | 2002-12-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP32237397A Expired - Fee Related JP3358518B2 (ja) | 1997-11-07 | 1997-11-07 | ワード線昇圧回路を備えた半導体スタティックｒａｍの低電圧動作試験方法 |
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| JP (1) | JP3358518B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305455A (ja) * | 2007-06-05 | 2008-12-18 | Powerchip Semiconductor Corp | ワード線不良をテストする方法 |
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
| JP2009158081A (ja) * | 2007-12-27 | 2009-07-16 | Dongbu Hitek Co Ltd | メモリ素子のテスト装置 |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
-
1997
- 1997-11-07 JP JP32237397A patent/JP3358518B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305455A (ja) * | 2007-06-05 | 2008-12-18 | Powerchip Semiconductor Corp | ワード線不良をテストする方法 |
| JP2009117026A (ja) * | 2007-11-05 | 2009-05-28 | Sony Computer Entertainment Inc | Ｓｒａｍのビット線スクリーニング方法 |
| JP2009158081A (ja) * | 2007-12-27 | 2009-07-16 | Dongbu Hitek Co Ltd | メモリ素子のテスト装置 |
| JP2009158040A (ja) * | 2007-12-27 | 2009-07-16 | Renesas Technology Corp | 半導体記憶装置 |
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| Publication number | Publication date |
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