KR20240060673A - 메모리 시스템에서의 어드레스 결함 검출 - Google Patents

메모리 시스템에서의 어드레스 결함 검출 Download PDF

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Abstract

어드레스 결함 검출 시스템을 포함하는 메모리 시스템들의 다양한 예들이 개시된다. 메모리 시스템은 제1 메모리 어레이, 행(row) 디코더, 및 제2 어레이를 포함하는 어드레스 결함 검출 시스템을 포함하며, 행 디코더는 행 어드레스들을 워드 라인(word line)들로 디코딩하고, 각각의 워드 라인은 제1 어레이 내의 셀들의 행 및 제2 어레이 내의 셀들의 행에 커플링된다. 제2 어레이는 어드레스 결함들을 식별하는 데 사용되는 디지털 비트들 및/또는 아날로그 값들을 포함한다.

Description

메모리 시스템에서의 어드레스 결함 검출
우선권 주장
본 출원은 "Address Fault Detection in a Flash Memory System"이라는 명칭으로 2021년 11월 22일자로 출원된 미국 가특허 출원 제63/281,868호, 및 "Address Fault Detection in a Memory System"이라는 명칭으로 2022년 1월 28일자로 출원된 미국 특허 출원 제17/588,198호에 대한 우선권을 주장한다.
기술분야
메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 다양한 메커니즘들이 개시된다.
비휘발성 메모리 셀들은 당업계에 잘 알려져 있다. 5개의 단자들을 포함하는 하나의 종래 기술의 비휘발성 스플릿 게이트 메모리 셀(10)이 도 1에 도시되어 있다. 메모리 셀(10)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(12)을 포함한다. 기판(12)은 N 타입과 같은 제2 전도성 타입의 제1 영역(14)(소스 라인(source line, SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N 타입의 제2 영역(16)(드레인 라인(drain line)으로도 알려져 있음)이 기판(12)의 표면 상에 형성된다. 제1 영역(14)과 제2 영역(16) 사이에는 채널 영역(18)이 있다. 비트 라인(bit line, BL)(20)은 제2 영역(16)에 접속된다. 워드 라인(word line, WL)(22)은 채널 영역(18)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(22)은 제2 영역(16)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(24)가 채널 영역(18)의 다른 부분 위에 있다. 플로팅 게이트(24)는 그로부터 절연되고 워드 라인(22)에 인접한다. 플로팅 게이트(24)는 또한 제1 영역(14)에 인접한다. 플로팅 게이트(24)는 제1 영역(14)과 중첩되어 제1 영역(14)으로부터 플로팅 게이트(24) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(제어 게이트로도 알려져 있음)(26)는 플로팅 게이트(24) 위에 있고 그로부터 절연된다. 소거 게이트(erase gate, EG)(28)는 제1 영역(14) 위에 있고, 플로팅 게이트(24) 및 커플링 게이트(26)에 인접해 있으며, 그로부터 절연된다. 플로팅 게이트(24)의 상단 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(28)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(28)는 또한 제1 영역(14)으로부터 절연된다. 메모리 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 기술되어 있으며, 이의 개시는 본원에 그 전체가 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그램에 대한 하나의 예시적인 동작은 다음과 같다. 메모리 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(28) 상에 고전압을 인가함으로써 파울러-노드하임 터널링 메커니즘(Fowler-Nordheim tunneling mechanism)을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 소거 게이트(28) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하고, 이는 셀(10)을 판독 조건에서 턴온시킨다. 생성된 셀 소거된 상태는 '1' 상태로 알려져 있다.
메모리 셀(10)은, 커플링 게이트(26) 상에 고전압을, 소스 라인(14) 상에 고전압을, 소거 게이트(28) 상에 중간 전압을, 그리고 비트 라인(20) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(22)과 플로팅 게이트(24) 사이의 갭을 가로질러 흐르는 전자들 중 일부는 플로팅 게이트(24) 내로 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하고, 이는 셀(10)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(10)은 하기와 같은 전류 감지 모드에서 판독된다: 바이어스 전압이 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 또는 0 전압이 소거 게이트(28) 상에 인가되고, 접지(예컨대, 0 전압)가 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로 흐르는 셀 전류가 존재하고, 프로그래밍 상태의 경우에 비트 라인(20)으로부터 소스 라인(14)으로의 유의하지 않은 또는 0의 셀 전류 흐름이 있다. 대안적으로, 메모리 셀(10)은 역 전류 감지 모드에서 판독될 수 있으며, 여기서 비트 라인(20)은 접지되고 바이어스 전압은 소스 라인(24) 상에 인가된다. 이러한 모드에서, 전류는 소스 라인(14)으로부터 비트라인(20)으로 방향을 반전시킨다.
메모리 셀(10)은 대안적으로 하기와 같은 전압 감지 모드에서 판독될 수 있다: (접지로의) 바이어스 전류가 비트 라인(20) 상에 인가되고, 바이어스 전압이 워드 라인(22) 상에 인가되고, 바이어스 전압이 커플링 게이트(26) 상에 인가되고, 바이어스 전압이 소거 게이트(28) 상에 인가되고, 바이어스 전압이 소스 라인(14) 상에 인가된다. 소거 상태의 경우에 비트 라인(20) 상에 셀 출력 전압(유의하게는 > 0 V)이 존재하고, 프로그래밍 상태의 경우에 비트 라인(20) 상에 유의하지 않은 또는 0에 가까운 출력 전압이 있다. 대안적으로, 메모리 셀(10)은 역 전압 감지 모드에서 판독될 수 있으며, 여기서 비트 라인(20)은 바이어스 전압에서 바이어싱되고 (접지로의) 바이어스 전류는 소스 라인(14) 상에 인가된다. 이러한 모드에서, 메모리 셀(10)의 출력 전압은 비트 라인(20) 상에 있는 것이 아니라 소스 라인(14) 상에 있다.
종래 기술에서, 포지티브 또는 0 전압들의 다양한 조합들이 워드 라인(22), 커플링 게이트(26), 및 플로팅 게이트(24)에 판독, 프로그래밍, 및 소거 동작들을 수행하도록 인가된다.
판독, 소거 또는 프로그램 커맨드에 응답하여, 논리 회로(270)(도시되지 않음)는 다양한 전압들이 선택된 메모리 셀(10) 및 임의의 선택되지 않은 메모리 셀들(10) 둘 모두의 다양한 부분들에 시기적절한 최소 교란(disturb) 방식으로 공급되게 한다.
선택된 및 선택되지 않은 메모리 셀(10)의 경우에, 인가된 전압 및 전류는 다음과 같다. 이후에 사용되는 바와 같이, 하기의 약어들이 사용된다: 소스 라인 또는 제1 영역(14)(SL), 비트 라인(20)(BL), 워드 라인(22)(WL), 및 커플링 게이트(26)(CG).
[표 1]
참고로 포함되는 2016년 6월 7일자로 발행된 미국 특허 제9,361,995호에서, 네거티브 전압들이 판독, 프로그램, 및/또는 소거 동작들 동안에 워드 라인(22) 및/또는 커플링 게이트(26)에 인가될 수 있었다. 이 예에서, 선택된 및 선택되지 않은 메모리 셀(10)에 인가된 전압 및 전류는 하기와 같다.
[표 2]
상술한 특허의 다른 예에서, 하기의 전압들이 인가되도록, 판독, 소거, 및 프로그램 동작들 동안에 메모리 셀(10)이 선택되지 않을 때 네거티브 전압들이 워드 라인(22)에 인가될 수 있고, 소거 동작 동안에 네거티브 전압들이 커플링 게이트(26)에 인가될 수 있다:
[표 3]
상기에 열거된 CGINH 신호는 소거 게이트(28)를 선택된 셀과 공유하는 선택되지 않은 셀의 커플링 게이트(26)에 인가되는 금지 신호(inhibit signal)이다.
도 2는 다른 종래 기술의 비휘발성 스플릿 게이트 메모리 셀(210)의 일 예를 도시한다. 메모리 셀(10)에서와 같이, 메모리 셀(210)은 기판(12), 제1 영역(소스 라인)(14), 제2 영역(16), 채널 영역(18), 비트 라인(20), 워드 라인(22), 플로팅 게이트(24), 및 소거 게이트(28)를 포함한다. 메모리 셀(10)과 달리, 메모리 셀(210)은 커플링 게이트를 포함하지 않고, 4개의 단자들 - 비트 라인(20), 워드 라인(22), 소거 게이트(28), 및 소스 라인(14)만을 포함한다. 이는 그러한 메모리 셀들의 어레이를 동작시키는 데 필요한 디코더 회로부와 같은 회로부의 복잡성을 유의하게 감소시킨다.
소거 동작(소거 게이트를 통하여 소거함) 및 판독 동작은, 제어 게이트 바이어스가 없다는 점을 제외하고는 도 1과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 따라서 소스 라인 상의 프로그램 전압은 제어 게이트 바이어스의 결여를 보상하기 위해 더 높다.
표 4는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 4개의 단자들에 인가될 수 있는 전형적인 전압 범위들을 도시한다:
[표 4]
도 3은 다른 종래 기술의 비휘발성 스플릿 게이트 메모리 셀(310)의 일 예를 도시한다. 메모리 셀(10)에서와 같이, 메모리 셀(310)은 기판(12), 제1 영역(소스 라인)(14), 제2 영역(16), 채널 영역(18), 비트 라인(20), 및 플로팅 게이트(24), 및 소거 게이트(28)를 포함한다. 메모리 셀(10)과 달리, 메모리 셀(310)은 커플링 게이트 또는 소거 게이트를 포함하지 않는다. 또한, 도시된 바와 같이, 워드 라인(322)은 워드 라인(22)을 대체하고, 워드 라인(22)과는 상이한 물리적 형상을 갖는다.
종래 기술의 비휘발성 메모리 셀(310)의 소거 및 프로그램에 대한 하나의 예시적인 동작은 다음과 같다. 셀(310)은 워드 라인(322) 상에 고전압을 그리고 비트 라인 및 소스 라인에 0 볼트를 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(24)로부터 워드 라인(322) 내로 터널링하여 플로팅 게이트(24)가 포지티브로 대전되게 하고, 이는 셀(310)을 판독 조건에서 턴온시킨다. 생성된 셀 소거된 상태는 '1' 상태로 알려져 있다. 셀(310)은, 소스 라인(14) 상에 고전압을, 워드 라인(322) 상에 작은 전압을, 그리고 비트 라인(320) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(322)과 플로팅 게이트(24) 사이의 갭을 가로질러 흐르는 전자들 중 일부는 플로팅 게이트(24) 내로 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(24)가 네거티브로 대전되게 하고, 이는 셀(310)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(310)에서 판독, 프로그램, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 아래의 표 5에 나타나 있다:
[표 5]
또한, 종래 기술에서는, 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 다양한 기법들이 알려져 있다. 어드레스 결함들은 때때로 재료들 내의 결점들로 인해 또는 태양면 폭발과 같은 방사선으로 인해 일어나며, 이는 "1" 비트가 어드레스 내에서 "0" 비트로 그리고 그 역으로 플립(flip)되게 할 수 있다. 어드레스 결함의 결과는 디코더가 동작에 대한 의도된 어드레스를 수신할 수 있지만, 결함이 발생하는 것으로 인해, 디코더 내의 비트가 변경될 것이라는 것이며, 디코더는 상이한 어드레스에 대응하는 워드 라인을 활성화시킬 수 있는데, 이는 메모리 어레이 내의 잘못된 행이 액세스되게 할 것이다. 다른 가능한 결과는, 결함이, 디코더가 의도된 어드레스에 대응하는 워드 라인, 및 또한 의도된 어드레스와는 상이한 다른 어드레스에 대응하는 워드 라인을 활성화시키게 할 것이라는 것이다. 검출 또는 정정되지 않은 경우에, 어드레스 결함은 에러가 있는 판독 또는 기록/프로그램 동작이 발생하게 할 것이다.
도 4는 종래 기술의 메모리 시스템(400)을 도시한다. 종래 기술의 메모리 시스템(400)은 행 디코더(410) 및 어레이(420)를 포함한다. 행 디코더(410)는 어드레스 X를 수신하는데, 이는 여기서 어레이(420) 내의 선택된 행에 대응하는 어드레스 또는 어드레스의 일부이다. 행 디코더(410)는 어드레스 X를 디코딩하고, 그 선택된 행에 대응하는 워드 라인을 선택한다. 이러한 단순화된 예에서는, 4개의 워드 라인들이 보인다 - WL0(어드레스 0000에 대응함), WL1(어드레스 0001에 대응함), WL2(어드레스 0010에 대응함), 및 WL3(어드레스 0011에 대응함). 선택된 워드 라인은 어레이(420) 내의 메모리 셀들의 행을 활성화시킬 것이다. 따라서, 예를 들어, 어드레스 0010이 수신되는 경우에, 행 디코더(410)는 WL2(어드레스 0010에 대응함)를 활성화시킬 것이다.
도 5는 도 4에서와 같은 종래 기술의 메모리 시스템(400)을 도시한다. 그러나, 이 상황에서, 어드레스 결함이 발생했다. 행 디코더(410)는 어드레스 0010을 수신하지만, 이때 WL2(어드레스 0010에 대응함)를 활성화시키는 것 대신에, 행 디코더(410)는 행 디코더(410)에서 발생한 결함으로 인해 대신에 WL3(어드레스 0011에 대응함)을 활성화시킨다. 이러한 결함이 검출 또는 정정되지 않은 경우에, 에러가 있는 판독 또는 프로그램 동작이 발생한다.
도 6은 도 4 및 도 5에서와 같은 종래 기술의 메모리 시스템(400)을 도시한다. 그러나, 이러한 상황에서, 도 4에서와는 상이한 타입의 어드레스 결함이 발생하였다. 행 디코더(410)는 어드레스 0010을 수신하지만, 이때 WL2(어드레스 0010에 대응함)만을 활성화시키는 것 대신에, 행 디코더(410)는 행 디코더(410)에서 발생한 결함으로 인해 대신에 WL2 및 WL3(각각 어드레스들 0010 및 0011에 대응함) 둘 모두를 활성화시킨다. 이러한 결함이 검출 또는 정정되지 않은 경우에, 에러가 있는 판독 또는 프로그램 동작이 발생할 것이다.
도 7은 종래 기술의 메모리 시스템(700)을 도시한다. 메모리 시스템(700)은 이전 도면들의 메모리 시스템들에서와 같이 행 디코더(410) 및 어레이(420)를 포함한다. 그러나, 워드 라인들, 예컨대 WL0, WL1, WL2, 및 WL3은 또한 ROM(판독 전용 메모리)(710)에 커플링된다. ROM(710)은 확인 기능을 수행한다. 각각의 워드 라인은 ROM(710) 내의 셀들의 행에 커플링된다. 특정 워드 라인이 활성화될 때, ROM(710) 내의 셀들의 대응하는 행이 활성화된다. 설계에 의해, 각각의 워드 라인은 ROM(710) 내의 하나의 행에 대응하고, ROM(710) 내의 각각의 행은 그의 셀들에 상이한 값을 저장한다. 이러한 예에서, ROM(710) 내의 각각의 행은 그 행에 연결된 워드 라인에 대응하는 어드레스와 동일한 값을 저장한다. 따라서, WL0은 어드레스 0000에 대응하고, WL0에 부착된 ROM(710) 내의 행에 저장된 값도 0000이다.
도 8에 메모리 시스템(700)이 다시 도시된다. 행 디코더(410)는 어드레스 0010을 수신하지만, 결함 조건으로 인해, 워드 라인 WL3(어드레스 0011에 대응함)이 워드 라인 WL2(어드레스 0010에 대응함) 대신에 선택된다. 이는 어레이(420)에서 메모리 셀들의 잘못된 행이 선택되게 할 것이다. 워드 라인 WL3이 활성화되기 때문에, 워드 라인 WL3에 대응하는 ROM(710) 내의 행도 활성화되고, ROM(710)은 그 행에 저장된 값 0011을 출력한다. 비교기(450)는 행 디코더(410)에 의해 수신된 어드레스(즉, 0010)를 ROM(710)의 출력(즉, 0011)과 비교하고, 그 값들이 매칭되지 않는다고 결정한다. 이어서, 비교기(450)는 매칭이 발견되지 않았음을 의미하는 것으로 이해되는 값(예컨대, "0")을 출력할 수 있으며, 이는 어드레스 결함이 발생했음을 나타낼 것이다.
종래 기술의 메모리 시스템(700)이, 잘못된 워드 라인이 활성화되는 어드레스 결함들을 검출할 수 있지만, 종래 기술의 메모리 시스템(700)은 단지 하나의 행 대신에 다수의 행들이 선택되는 적어도 일부 상황들에서 결함을 검출할 수 없다. 도 9에 메모리 시스템(700)이 다시 도시된다. 이러한 예에서, 의도된 행에 대한 워드 라인(즉, 어드레스 0011에 대한 워드 라인 WL3)이 활성화되고 다른 워드 라인(즉, 어드레스 0010에 대한 워드 라인 WL2)이 활성화되는 어드레스 결함이 발생한다. 워드 라인들 WL2 및 WL3 둘 모두가 활성화될 것이고, ROM(710) 내의 행들 둘 모두에 대한 콘텐츠들이 출력될 것이다. 논리적으로, ROM(710)은, 2개의 행들이 활성화될 때 출력이 2개의 행들의 "OR"이 되도록 설계된다. 따라서, 0010 및 0011의 저장된 값들은 출력이 0011이 되게 할 것이다. 비교기(450)는 행 디코더(410)에 의해 수신된 어드레스(즉, 0011)와 ROM(710)의 출력(즉, 0011)을 비교할 것이다. 이 경우에, 결함이 검출되지 않을 것이다. 따라서, 메모리 시스템(700)이 하나의 행 대신에 2개의 행들이 선택되는 이러한 타입의 어드레스 결함들을 식별할 시에 항상 효과적이지는 않음이 이해될 수 있다.
메모리 시스템에서 세 가지 타입들의 어드레스 결함들, 즉 잘못된 워드 라인이 어서트(assert)되는 제1 상황, 옳은 워드 라인이 어서트되지만 제2 라인도 에러가 있게 어서트되는 제2 상황, 및 어떠한 워드 라인도 어서트되지 않는 제3 상황을 식별할 수 있는 개선된 어드레스 결함 검출 시스템이 필요하다.
어드레스 결함 검출 시스템을 포함하는 메모리 시스템들의 다양한 예들이 개시된다. 메모리 시스템은 제1 메모리 어레이, 행 디코더, 및 제2 어레이를 포함하는 어드레스 결함 검출 시스템을 포함하며, 행 디코더는 행 어드레스들을 워드 라인들로 디코딩하고, 각각의 워드 라인은 제1 어레이 내의 셀들의 행 및 제2 어레이 내의 셀들의 행에 커플링된다. 제2 어레이는 어드레스 결함들을 식별하는 데 사용되는 디지털 비트들 및/또는 아날로그 값들을 포함한다.
도 1은 본 발명이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명이 적용될 수 있는 다른 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 3은 본 발명이 적용될 수 있는 다른 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 4는 종래 기술의 메모리 시스템을 도시한다.
도 5는 도 4의 종래 기술의 메모리 시스템에서 발생할 수 있는 하나의 타입의 어드레스 결함을 도시한다.
도 6은 도 4의 종래 기술의 메모리 시스템에서 발생할 수 있는 다른 타입의 어드레스 결함을 도시한다.
도 7은 종래 기술의 어드레스 결함 검출 시스템을 도시한다.
도 8은 도 7의 종래 기술의 어드레스 결함 검출 시스템 및 하나의 타입의 어드레스 결함을 도시한다.
도 9는 도 7의 종래 기술의 어드레스 결함 검출 시스템 및 다른 타입의 어드레스 결함을 도시한다.
도 10은 도 1 내지 도 3에 도시된 타입의 비휘발성 메모리 셀들을 포함하고 개선된 어드레스 결함 검출 시스템을 포함하는 다이의 레이아웃 다이어그램이다.
도 11은 어드레스 결함 검출 시스템의 일 예를 도시한다.
도 12는 어드레스들에 대한 확인 데이터에 대한 종래 기술의 인코딩 스킴을 도시한다.
도 13a는 어드레스들에 대한 확인 데이터에 대한 인코딩 스킴의 일 예를 도시한다.
도 13b는 어드레스들에 대한 확인 데이터에 대한 인코딩 스킴의 다른 예를 도시한다.
도 14는 어드레스들에 대한 확인 데이터에 대한 인코딩 스킴의 다른 예를 도시한다.
도 15는 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 16은 어드레스 결함 검출 회로의 일 예를 도시한다.
도 17a 및 도 17b는 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 18은 어드레스들에 대한 확인 데이터에 대한 인코딩 스킴의 다른 예를 도시한다.
도 19는 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 20은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 21은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 22는 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 23은 어드레스 결함 검출 시스템에 대한 인코딩 스킴을 도시한다.
도 24a는 어드레스 결함 검출 시스템에 대한 인코딩 스킴을 도시한다.
도 24b는 어드레스 결함 검출 시스템에 대한 인코딩 스킴을 도시한다.
도 25a는 어드레스 결함 검출 시스템에 대한 인코딩 스킴을 도시한다.
도 25b는 어드레스 결함 검출 시스템에 대한 인코딩 스킴을 도시한다.
도 26은 어드레스 결함 검출 시스템의 일 예를 도시한다.
도 27은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 28은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 29는 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 30은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 31은 어드레스 결함 검출 시스템의 다른 예를 도시한다.
도 32는 어드레스 결함 검출 시스템의 예들에서 사용하기 위한 감지 회로의 일 예를 도시한다.
도 33은 도 32의 감지 회로에 사용되는 비교기의 일 예를 도시한다.
도 34는 어드레스 결함 검출 시스템의 예들에서 사용하기 위한 감지 회로의 다른 예를 도시한다.
도 35는 어드레스 결함 검출 시스템의 예들에서 사용하기 위한 감지 회로의 다른 예를 도시한다.
도 36은 예들에서 사용하기 위한 플래시 메모리 셀의 레이아웃을 도시한다.
도 37은 예들에서 사용하기 위한 ROM 셀로서 구성된 플래시 메모리 셀의 레이아웃을 도시한다.
도 38은 어드레스 결함 검출 시스템의 예들과 사용하기 위한 행 디코더의 일 예를 도시한다.
도 39는 어드레스 결함 검출 시스템의 예들과 사용하기 위한 소거 게이트 디코더의 일 예를 도시한다.
도 40은 어드레스 결함 검출 시스템의 예들과 사용하기 위한 소스 라인 디코더의 일 예를 도시한다.
도 41은 어드레스 결함 검출 시스템의 예들과 사용하기 위한 제어 게이트 디코더의 일 예를 도시한다.
도 42는 어드레스 결함 검출 시스템의 예들과 사용하기 위한 고전압 레벨 시프터의 일 예를 도시한다.
도 10은 다이 상의 메모리 시스템의 일 예를 도시한다. 다이(1000)는 다음을 포함한다: 데이터를 저장하기 위한 메모리 어레이들(1001, 1002, 1003, 및 1004) - 각각의 메모리 어레이는 도 1에서와 같은 메모리 셀(10), 도 2에서와 같은 메모리 셀(210), 도 3에서와 같은 메모리 셀(310), 또는 다른 알려진 타입들의 메모리 셀들을 선택적으로 활용함 -; 판독되거나 기록될, 메모리 어레이들(1001, 1002, 1003, 및 1004) 내의 행에 각각 액세스하는 데 사용되는 행 디코더 회로들(1005, 1006, 1007, 및 1008); 판독되거나 기록될, 메모리 어레이들(1001, 1002, 1003, 및 1004) 내의 열(column)에 각각 액세스하는 데 사용되는 열 디코더 회로들(1009, 1010, 1011, 및 1012); 메모리 어레이들(1001 및 1003)로부터 데이터를 판독하는 데 사용되는 감지 회로(1013), 및 메모리 어레이들(1002 및 1004)로부터 데이터를 판독하는 데 사용되는 감지 회로(1014); 아날로그 회로들(1050); 다양한 제어 기능들, 예컨대 리던던시 및 빌트인 자가 테스팅을 제공하기 위한 제어 논리 회로들(1051); 메모리 시스템에 포지티브 및 네거티브 고전압 공급들을 제공하는 데 사용되는 고전압 회로들(1052); 메모리 어레이들(1001, 1002, 1003, 및 1004)에 대한 소거 및 프로그램 동작들을 위해 증가된 전압들을 제공하기 위한 전하 펌프 회로들(1053); 칩 상의 다른 매크로들에 접속하기 위해 인터페이스 핀들을 제공하기 위한 인터페이스 회로(ITFC)(1054); 필요에 따라 판독, 소거, 및 프로그램 동작들 동안 사용하기 위한 고전압 디코더 회로들(1018, 1019, 1020, 및 1021). 다이(1000)는 특정 실시형태들과 관련하여 아래에서 더 상세히 논의되는 어드레스 결함 검출 회로들(1022, 1023, 1024, 및 1025) 및 어레이 결함 검출 감지 회로들(1026, 1027, 1028, 및 1029)을 추가로 포함한다.
도 11은 개선된 어드레스 결함 검출 능력들을 갖는 메모리 시스템의 일 예를 도시한다. 메모리 시스템(1100)은 행 디코더(1110), 어레이(1120), 고전압 디코더(1140), 열 디코더(1150), 및 감지 증폭기(1160)를 포함하며, 이들 각각은 도 10에서의 유사한 설명들을 갖는 컴포넌트들에 대응한다. 고전압 디코더(1140)는 어레이(1120)에서의 소거 및 프로그램 동작들에 필요한 고전압들을 제공한다.
메모리 시스템(1100)은 어드레스 결함 검출 어레이(1130), 감지 증폭기(1170), 및 비교기(1180)를 포함하는 어드레스 결함 검출 시스템(1125)을 추가로 포함한다. 어드레스 결함 검출 어레이(1130)는 ROM 어레이, 플래시 어레이, 또는 행 디코더(1110) 및/또는 열 디코더(1150)에 의해 수신될 수 있는 각각의 가능한 어드레스에 대한 인코딩된 값을 저장하는 다른 비휘발성 메모리 어레이를 포함한다.
각각의 가능한 어드레스에 대한 확인 데이터를 생성하기 위한 다양한 인코딩 스킴들이 고려된다. 종래 기술의 인코딩 스킴이 도 12에 도시되어 있다. 이 예에서, 행 디코더(1110) 및/또는 열 디코더(1150)에 의해 수신될 수 있는 어드레스인 4-비트 어드레스가 도시된다. 간소성을 위해, 어드레스의 행 부분은 0000 내지 1111 범위의 4 비트인 것으로 가정된다. 이러한 가능한 어드레스들 각각은 워드 라인과 연관되는데, 이는 여기서 WL0 내지 WL15(16개의 상이한 행 어드레스들 및 워드 라인들)의 범위일 것이다. 각각의 워드 라인은 어드레스 결함 검출 어레이(1130) 내의 행을 활성화시킬 것이고, 각각의 행은 그 워드 라인과 연관된 행 어드레스와 동일한 값을 저장한다. 따라서, 어드레스 0000은 WL0과 연관되고, 이는 결과적으로 어드레스 결함 검출 어레이(1130)에서 값 0000을 저장한 행을 활성화시킬 것이다.
도 11을 다시 참조하면, 도 12의 인코딩 스킴 하에서, 어드레스 X는 행 디코더(1110)에 의해 수신되고, 이는 결과적으로 어레이(1120) 내의 행 및 어드레스 결함 검출 어레이(1130) 내의 행에 액세스할 워드 라인을 활성화시킬 것이다. 감지 증폭기(1170)는 워드 라인이 활성화되었던 어드레스 결함 검출 어레이(1130)에서 각각의 열에 대한 값을 감지할 것이다. 각각의 열 내의 값은 어드레스 결함 검출 어레이(1130)에서 각각의 활성화된 행에 대한 그 열 내의 값의 논리적 "OR"일 것이며, 즉, 다수의 행들이 활성화된 바 있다면, 활성화된 다수의 행들의 그 열 내의 비트들 중 임의의 것이 1인 경우 그 열에 대한 다수의 활성화된 행들 내의 비트들의 값은 1일 것이다. 각각의 열로부터의 값은 비교기(1180)에 입력될 것이고, 이는 수신된 값들을 어드레스 X(또는, 이 예에서, 어드레스 X의 행 어드레스 부분)에 대해 비교할 것이다. 앞서 논의된 바와 같이, 비교기(1180)의 출력은 잘못된 행이 활성화된 상황들에서 결함을 식별할 것인데, 왜냐하면 그 상황에서 비교기가 2개의 입력 값들이 상이함을 나타내는 값을 출력할 것이기 때문이다. 그러나, 도 9와 관련하여 전술된 바와 같이, 이러한 스킴 단독으로는, 2개의 행들이 결함으로 인해 활성화되었던 결함을 수반하는 모든 상황에서 효과적이지 않을 것이다.
전력 절감들을 증가시키기 위해 개선된 인코딩 스킴이 도 13a에 도시되어 있다. 당업자는 어드레스 결함 검출 어레이(1130)에서 "1" 값을 저장 및 검출하는 것이 "0" 값에 대한 경우보다 더 많은 에너지를 소비한다는 것을 이해할 것이다. 이러한 인코딩 스킴에서, 추가 비트가 저장되고, 여기서 "PB"(극성 비트)로서 라벨링된다. PB가 "0"인 경우에, 인코딩된 비트들은 연관된 어드레스에 대한 직접 매칭이다. PB가 "1"인 경우에, 인코딩된 비트들은 연관된 어드레스의 반전 버전이다. 이 예에서, 어드레스에서 절반 초과의 비트들이 "1"일 때마다 PB에 대해 "1" 값이 사용될 것이고, 비트들은 반전되어 저장될 것이다. 예를 들어, 어드레스 "1111"에 대해, "0000"의 값이 어드레스 결함 검출 어레이(1130)에 저장되고, "1"이 그 값에 대해 PB 비트에 저장되어 각각의 값이 대응하는 어드레스의 반전 버전임을 나타낸다. 이러한 스킴에 이어서, 전체적으로 더 적은 "1들"이 저장될 것이기 때문에, 메모리 시스템은 도 12의 종래 기술의 스킴을 사용하는 경우에 소비하는 것보다 더 적은 에너지를 소비할 것이다.
도 13b는 다른 인코딩 스킴을 도시한다. 이는 도 13a의 인코딩 스킴과 유사하지만, 다수의 행들이 잘못 활성화되는 상황을 검출할 수 있는 다중 행 검출(MRD)을 위한 추가적인 열을 포함하며, 이는 도 13a의 인코딩 스킴과 비교하여 추가적인 전력 소비가 발생할 위험이 있다. MRD 열은 각각의 행에 '1'을 포함한다. 다중 행 검출에 대한 상세한 설명이 아래에 포함되어 있다.
다른 개선된 인코딩 스킴이 도 14에 도시되어 있다. 여기서, 어드레스 내의 각각의 "0"은 어드레스 결함 검출 어레이(1130)에서 "01"로서 인코딩되고, 어드레스 내의 각각의 "1"은 어드레스 결함 검출 어레이(1130)에서 "10"으로서 인코딩된다. 따라서, 어드레스 "0000"은 "01010101"로서 인코딩되고, 어드레스 "1111"은 "10101010"으로서 인코딩된다. 어드레스 내의 각각의 비트 Ax는 EAx 및 EBx로서 인코딩된다. 이는 어드레스 결함 검출 회로(1130) 내의 인코딩된 값들이 대응하는 어드레스의 2배의 비트들을 포함할 것임을 의미한다. 임의의 2개의 어드레스들이 항상 적어도 하나의 비트만큼 서로 상이할 것이기 때문에, 2개의 어드레스들에 대응하는 임의의 2개의 인코딩된 값들의 합은 적어도 하나의 비트 쌍(EAx 및 EBx)에 "11" 패턴을 포함할 것이다. 따라서, 어드레스 결함 검출 어레이(1130)의 감지된 값에서 "11" 패턴을 검출하는 것은 2개의 어드레스들이 활성화되었음을 나타낼 것이며, 이는 결함 조건이다. 이는 도 12의 종래 기술의 솔루션이 적어도 가끔씩 검출할 수 없는 타입의 결함 조건이다.
도 15는 도 14의 인코딩 스킴을 구현하기 위한 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 일 예를 도시한다. 메모리 시스템(1500)은, 어드레스 결함 검출 시스템(1525)이 어드레스 결함 검출 시스템(1125)과는 상이한 설계를 따른다는 점을 제외하면, 메모리 시스템(1100)과 동일한 컴포넌트들을 포함한다. 여기서, 어드레스 결함 검출 시스템(1525)은 어드레스 결함 검출 어레이(1130) 및 어드레스 결함 검출 회로(1510)를 포함한다. 어드레스 결함 검출 회로(1510)는 워드 라인이 활성화되었던 어드레스 결함 검출 어레이(1130) 내의 각각의 열로부터 출력을 수신하며, 이때 워드 라인이 활성화되었던 임의의 주어진 열 내의 값들은 논리적으로 "OR"되어 그 열에 대한 출력을 생성한다.
도 16은 어드레스 결함 검출 회로(1510)의 일 예를 추가로 도시한다. 비트들 EA[x] 및 EB[x]를 포함하는 행의 활성화에 응답하여(여기서 x= 어드레스 결함 검출 회로(1210)의 각각의 행에서 인코딩된 어드레스 비트들의 수), 각각의 비트들 쌍 EA[x] 및 EB[x]는 어드레스 결함 검출 회로(1510)에 입력된다. 어드레스 결함 검출 회로(1510)는 각각의 비트들 쌍 EA[x] 및 EB[x]에 대해 도시된 바와 같이 구성된 NAND 게이트들(1601 및 1604), NOR 게이트(1602), 및 인버터(1603)의 세트를 포함한다.
한 쌍의 비트들 EA[x] 및 EB[x]에 대한 어드레스 결함 검출 회로(1510)의 출력 A[x]는 입력이 "01" 또는 "10"(여기서 제1 비트는 EA[x]이고, 제2 비트는 EB[x]임)이면 "0"일 것이고, 그렇지 않으면 "1"일 것이다. "1"은 결함 조건을 나타내고(왜냐하면 EA[x] 및 EB[x]가 항상 상이한 비트 값들인 도 14에 도시된 인코딩 스킴에 기초하여 "11" 또는 "00" 패턴이 정상 동작 동안에 발생해서는 안 되기 때문임), 하나의 행 대신에 2개의 행들이 활성화되었거나 - 이는 EAx 및 EBx가 "11"이 되게 할 유일한 상황임 -, 수신된 어드레스가 변경되었거나 - 이는 EAx 및 EBx가 "00"이 되게 할 유일한 상황임 -, 어떠한 행도 선택되지 않았음을 나타낼 것이다. 따라서, 어드레스 결함 검출 시스템(1525)은 2개의 행들이 부적절하게 활성화되었거나 어떠한 행도 선택된 바 없는 결함 상황을 검출할 수 있다.
도 17a는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 다른 예를 도시한다. 메모리 시스템(1700)은 이전에 기술된 예들에서와 같이 행 디코더(1110), 어레이(1120), 및 열 디코더(1150)를 포함한다. 메모리 시스템(1700)은 어드레스 결함 검출 어레이(1730), 어드레스 결함 검출 어레이(1731), 및 어드레스 결함 검출 회로(1710)를 포함하는 어드레스 결함 검출 시스템(1725)을 추가로 포함한다.
열 디코더(1150)는 멀티플렉서들의 세트이고, 계층화된 멀티플렉서들을 포함할 수 있다. 도 17b를 참조하면, 열 디코더(1150)의 일 예의 일부가 도시되어 있다. 어레이(1120) 내의 각각의 열은 비트 라인에 커플링된다. 여기서, 4개의 비트 라인들이 도시되고 BL0 내지 BL3으로서 라벨링된다. 제1 계층의 멀티플렉서들은 활성화될 한 쌍의 인접 비트 라인들을 선택한다. 2개의 그러한 제1 계층 멀티플렉서들의 일부가 도시된다: T0 및 T1. 제2 계층의 멀티플렉서들은 한 쌍의 인접 비트 라인들 중에서 비트 라인을 선택한다. 여기서, 각각의 비트 라인은 그 자신의 제2 계층 멀티플렉서를 갖고, 이는 부분적으로 도시되고 V0 내지 V3으로서 라벨링된 신호들을 수신한다. 따라서, BL0이 선택되도록 의도된 경우에, T0 및 V0이 활성화될 것이고; BL1이 선택되도록 의도된 경우에, T0 및 V1이 활성화될 것이고; BL2가 선택되도록 의도된 경우에, T1 및 V2가 활성화될 것이고; BL3이 선택되도록 의도된 경우에, T1 및 V3이 활성화될 것이다.
도 17a 및 도 17b 둘 모두를 참조하면, 열 디코더(1150)가 행 디코더(1110)에서와 같이 결함들에 취약하다는 것이 이해될 수 있다. 이 예에서, 어드레스 X는 열 디코더(1150)에 입력된다. 여기서 어드레스 X는 행 어드레스 부분 및 열 어드레스 부분을 포함한다. 어드레스 X의 열 부분은 어느 멀티플렉서들이 활성화되어야 하는지(이는 결과적으로 비트 라인을 어서트할 것임)를 나타내는 비트들을 포함한다. 열 디코더(1150)(V0, V1, V2, V3,…)의 제2 계층 멀티플렉서들에 대한 각각의 활성화 신호는 어드레스 결함 검출 어레이(1730) 내의 행에 커플링되고, 열 디코더(1150)의 제1 계층 멀티플렉서들에 대한 각각의 활성화 신호는 어드레스 결함 검출 어레이(1731)(T0, T1, …) 내의 행에 커플링된다. 비트 라인이 어서트될 때, 어드레스 결함 검출 어레이(1730) 내의 행이 어서트될 것이고, 어드레스 결함 검출 어레이(1731) 내의 행이 어서트될 것이고, 어드레스 결함 검출 어레이(1730) 및 어드레스 결함 검출 어레이(1731) 각각에 의해 값이 출력될 것이다. 그러한 값들은 어드레스 결함 검출 회로(1710)에 의해 어드레스 X의 열 부분과 비교될 수 있다. 값들이 상이한 경우에, 결함이 발생했고 잘못된 비트 라인이 어서트되었다.
도 17a의 일 예에서 사용하기 위한 예시적인 인코딩 스킴이 도 18에 도시되어 있다. 여기서, 2개의 계층들의 멀티플렉서들이 사용된다. 제1 계층은 값들 T[0] 내지 T[3]에 의해 제어되는 멀티플렉서들을 포함하며, 이는 열 어드레스 비트들 AY[4] 및 AY[0]을 갖는다. 제2 계층은 값들 V[0] 내지 V[7]에 의해 제어되는 멀티플렉서들을 포함하며, 이는 열 어드레스 비트들 AY[2], AY[1], 및 AY[0]을 갖는다. 추가의 계층들이 가능하다는 것이 이해될 것이다. 어드레스 결함 검출 어레이(1330 및 1331)는 각각의 멀티플렉서 값에 대해 인코딩된 값, 특히, V[0]…V[7]에 대해 AYA[2], AYB[2], AYA[1], AYB[1], AYA[0], 및 AYB[0], 및 T[0]…T[3]에 대해 AYA[4], AYB[4], AYA[3], 및 AYB[3]를 포함한다. 도 14에서와 같이, 어드레스의 열 컴포넌트 내의 각각의 "0"은 "01"로서 인코딩되고, 어드레스 내의 각각의 "1"은 "10"으로서 인코딩된다.
다시 도 17a를 참조하면, 도 18의 인코딩 스킴이 사용될 수 있다. 어드레스 결함 검출 회로(1710)는 어드레스 결함 검출 회로(1510)와 동일한 설계를 따르고, "11" 또는 "00" 패턴이 어드레스 결함 검출 어레이(1310)에 저장된 인코딩된 값들의 비트 쌍들에서 검출되는 경우, "0"을 출력할 것이다(왜냐하면 AYA[x] 및 AYB[x]가 항상 상이한 비트 값들인 도 18에 도시된 인코딩 스킴에 기초하여 "11" 또는 "00" 패턴이 정상 동작 동안에 발생해서는 안 되기 때문임). 따라서, 어드레스 결함 검출 시스템(1725)의 동작의 결과로서, 메모리 시스템(1700)은 어드레스들의 열 컴포넌트들에서 결함들을 검출할 수 있다.
도 19 및 도 20은 이미 기술된 예들의 변형들을 도시한다. 알 수 있는 바와 같이, 예들의 기능 블록들은 상이한 구성들로 배열될 수 있다.
도 19는 메모리 시스템(1900)을 도시한다. 메모리 시스템(1900)은, 고전압 디코더(1140)가 어레이(1120)와 어드레스 결함 검출 어레이(1130) 사이에 커플링된다는 것을 제외하면 도 11의 메모리 시스템(1100)과 동일하다. 그렇지 않으면 시스템은 도 11에서와 동일하게 동작한다.
도 20은 메모리 시스템(2000)을 도시한다. 메모리 시스템(2000)은, 행 디코더(1110)가 어레이(1120)와 어드레스 결함 검출 어레이(1130) 사이에 커플링된다는 것을 제외하면 도 11의 메모리 시스템(1100)과 동일하다. 그렇지 않으면 시스템은 이전 예들과 동일하게 동작한다.
도 21은 메모리 시스템(2100)을 도시한다. 여기서, 행 디코더(2103)는 2개의 어레이들, 즉 어레이(2101) 및 어레이(2102)와 함께 동작한다. 어레이(2101)는 고전압 디코더(2104), 열 디코더(2106), 및 감지 증폭기(2108)에 커플링된다. 어레이(2102)는 고전압 디코더(2105), 열 디코더(2107), 및 감지 증폭기(2109)에 커플링된다. 단일 어드레스 결함 검출 시스템(2125)이 사용된다. 어드레스 결함 검출 시스템(2125)은 어드레스 결함 검출 어레이(2110), 감지 증폭기(2111), 및 비교기(2112)를 포함한다. 어드레스 결함 검출 어레이(2110)는 감지 증폭기(2111) 및 비교기(2112)에 커플링되고, 전술된 예들에서와 같이 동작할 수 있다.
도 22는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 일 예를 도시한다. 메모리 시스템(2200)은 행 디코더(2210), 어레이(2220), 고전압 디코더(2240), 열 디코더(2250), 및 감지 증폭기(2260)를 포함하며, 이들 각각은 도 10, 도 11, 도 15, 도 17a, 도 19, 도 20, 및 도 21에서의 유사한 설명들을 갖는 컴포넌트들에 대응한다. 메모리 시스템(2200)은 어드레스 결함 검출 어레이(2230), 아날로그 다중-상태 감지 증폭기(2270), 및 아날로그 비교기(2280)를 포함하는 어드레스 결함 검출 시스템(2225)을 추가로 포함한다. 어드레스 결함 검출 어레이(2230)는 ROM 어레이, 플래시 어레이, 또는 행 디코더(2210) 및/또는 열 디코더(2250)에 의해 수신될 수 있는 각각의 가능한 어드레스에 대한 인코딩된 값을 저장하는 다른 비휘발성 메모리 어레이를 포함한다.
메모리 시스템(2200)은 도 23에 도시된 인코딩 스킴을 활용한다. 어드레스 결함 검출 어레이(2230)는 연관된 어드레스와 동일한 각각의 가능한 어드레스에 대한 인코딩된 값을 포함한다. 이 예에서는 4-비트 어드레스가 도시되어 있으며, [A3:A0], 이는 행 디코더(2210) 및/또는 열 디코더(2250)에 의해 수신될 수 있는 어드레스이다. 간소성을 위해, 어드레스의 행 부분은 0000 내지 1111 범위의 4 비트인 것으로 가정된다. 이러한 가능한 어드레스들 각각은 워드 라인과 연관되는데, 이는 여기서 WL0 내지 WL15(16개의 상이한 행 어드레스들 및 워드 라인들)의 범위일 것이다. 각각의 워드 라인은 어드레스 결함 검출 어레이(2230) 내의 행을 활성화시킬 것이고, 어드레스 결함 검출 어레이(2230) 내의 각각의 행은 그 워드 라인과 연관된 행 어드레스와 동일한 값을 저장한다. 따라서, 어드레스 0000은 WL0과 연관되고, 이는 결과적으로 비트 위치들 [EA3:EA0]에서의 어드레스 결함 검출 어레이(2230)에서 값 0000을 저장한 행을 활성화시킬 것이다.
도 22에서, 다중-상태 감지 증폭기(2270)는 2-비트(또는 더 많은) 값들에 대응하는 각각의 열 내의 아날로그 레벨들을 감지할 수 있고; 예를 들어, 그것은 1-비트 값 대신에 열 내의 2-비트 값들을 감지할 수 있다. 열에 대한 값을 나타내는, 각각의 열에서 생성된 전류는 어드레스 결함 검출 어레이(1130)에서 각각의 활성화된 행에 대해 추가되며, 즉, 다수의 행들이 활성화된 바 있다면, 그 열에 대한 다수의 활성화된 행들 내의 비트들의 값은 함께 추가된다. 다중-상태 감지 증폭기(2270)는 다중-상태 디지털 감지 증폭기, 다중-상태 아날로그 감지 증폭기, 또는 둘 모두를 선택적으로 포함한다. 도 23에 예시된 예에서, 행 6(ROM 코드 패턴 (0110) 및 행 7(코드 패턴 0111)은 의도치 않게 함께 단락되어, 에러를 야기한다. 다중-상태 감지 증폭기(2270)는 (0.2,2,1)로서 출력 패턴을 나타낼 것이며, 이는 본질적으로 행 7의 값에 추가된 행 6의 값이다. 결함 어드레스는 출력 패턴으로부터 입력 어드레스 비트들을 감산함으로써 결정될 수 있으며, 이는 여기서 0221 - 0110 = 0111이다.
도 24a, 도 24b, 도 25a, 도 25b는 도 22의 어드레스 결함 검출 시스템(2225)에서 구현될 수 있는 추가적인 인코딩 스킴들을 도시한다.
도 24a는 5-비트 입력 어드레스들 A [4:0]에 대한 ROM 패턴을 인코딩하기 위한 일 예를 도시한다. 표에서 빈 칸인 셀들은 "0"을 포함하는 것으로 이해되어야 한다. 인코딩된 워드 패턴은, 도시된 바와 같이, 각각의 코드 워드 상의 '1'들의 수가 인코딩된 워드 내의 비트들의 수의 절반보다 작도록 되어 있다. 예를 들어, 모든 32개의 행들에 대해 인코딩된 워드들 ER [0:9]에서, 모든 워드에는 오직 3개의 '1'들만이 존재한다. 인코딩된 워드 ER [0:9]에 대해 도시된 바와 같이, 인코딩된 패턴은, 처음 4개의 인코딩된 비트들 ER[0:3]에 대해 오직 1개의 '1'만이 존재하고, 그 다음 4개의 인코딩된 비트들 ER[4:7]에 대해 오직 1개의 '1'만이 존재하고, 마지막 2개의 인코딩된 비트들 ER[8:9]에 대해 오직 1개의 '1'만이 존재하도록 되어 있다.
도 24b에 도시된 다른 예에서, 인코딩된 패턴은, 각각의 워드가 처음 8개의 인코딩된 비트들 ER [0:7] 내에 오직 1개의 "1"만을 포함하고, 그 다음 4개의 비트들 ER [8-11]에는 오직 1개의 "1"만을 포함하도록 되어 있다. 표에서 빈 칸인 셀들은 "0"을 포함하는 것으로 이해되어야 한다. 따라서, 32개의 행들 각각은 정확히 2개의 "1"들을 포함한다.
보다 일반적으로, 도 24a 또는 도 24b에서와 같이 인코딩된 워드들에 대해, N-비트 코딩된 워드들 중에 K-비트 및/또는 L-비트 그룹들에 대해, K-비트 그룹 및/또는 L-비트 그룹에는 오직 1개의 '1'만이 존재하고, K>2 및/또는 L>2이다. 예를 들어, 12-비트 코딩된 워드들(N=12)에 대해, 4 비트(K=4)의 3개의 그룹들이 존재하며, 각각의 4-비트 그룹은 오직 1개의 '1'만을 포함한다. 다른 예에서, 4-비트(L=4) 그룹들과 함께 8-비트 그룹들(K=8)과 같은 K-비트 및/또는 L-비트 그룹들의 상이한 조합들이 함께 조합될 수 있다.
도 25a는 디지털 ROM 셀 및 아날로그(다중 상태 또는 다중-레벨) ROM 셀들(예컨대, 도 1 또는 도 2 또는 도 3의 메모리 셀들)을 사용하는 인코딩된 스킴을 도시한다. 이 예에서 인코딩된 워드는, 4개의 디지털 열들 ER [0:3] 및 4개의 아날로그 열들 ERA [0:3]에 대응하는, 4개의 디지털 비트들 ER [0-3] 및 4개의 아날로그 비트들 EAR [0:3](셀당 다중 레벨을 저장하는 것을 의미하는 아날로그 ROM 셀들, 예를 들어 다중-상태 또는 다중-레벨 셀들)을 포함한다. 다중-상태 감지 증폭기(2270)는 셀 전류가 0.5X Ir인지, 또는 1.0X Ir인지 여부를 검출하기 위해 아날로그 열들에 사용된다. 처음 4-비트들 ER [0:3]은 도 24a에서와 동일한 패턴을 따른다. 표에서 빈 칸인 셀들은 "0"을 포함하는 것으로 이해되어야 한다. 처음 4개의 인코딩된 워드들은 0.5X Ir(ROM 셀 전류)과 동일한 EAR [0]을 갖고, 그 다음 4개의 인코딩된 워드들은 1.0X Ir(ROM 셀 전류)과 동일한 EAR [0]을 갖는다. 이러한 특징은 처음 4개의 인코딩된 워드들과 그 다음 4개의 인코딩된 워드들을 구별하는 데 사용된다. 열들 EAR[1], EAR[2], 및 EAR[3]은 8개의 행들의 후속 그룹들에 대해 동일한 기능을 수행한다.
도 25b는 아날로그 ROM 셀들만을 사용하는 인코딩된 스킴을 도시한다. 이 예에서 인코딩된 워드는 6개의 아날로그 ROM 셀들을 포함한다. 다중-상태 감지 증폭기(2270)는 모든 열들을 판독하는 데 사용된다.
도 26은 메모리 시스템(2600)을 도시한다. 메모리 시스템(2600)은 어레이(1120), 어드레스 결함 검출 어레이(1130), 및 아날로그 비교기(2610)를 포함한다. 이 예에서, 어드레스 결함 검출 어레이(1130)는 "1" 값을 각각 저장하는 비휘발성 메모리 또는 ROM 셀들의 단일 열을 포함한다. 비휘발성 메모리 또는 ROM 셀들 각각의 출력들은 단일 비트 라인에 병렬로 커플링된다. 워드 라인이 어서트될 때, 그 행 내의 대응하는 셀은 "1"을 출력할 것이며, 이는 전류 Ir을 생성한다. Ir에 대한 전형적인 값은 20 μA이다. 하나 초과의 워드 라인이 어서트되는 경우에(이는 결함이 의도된 워드 라인 및 의도되지 않은 워드 라인이 어서트되게 할 때 발생할 것임), 어드레스 결함 검출 어레이(1130) 내의 하나 초과의 셀은 "1"을 출력할 것이며, 이때 총 출력 전류는 n * Ir이고, 여기서 n은 활성화된 워드 라인들의 수이다. 출력은 아날로그 비교기(2610)에 입력된다. 기준 전류도 아날로그 비교기(2610)에 입력된다. 예시적인 기준 전류는 1.3Ir이다. 어드레스 결함 검출 어레이(1130)로부터의 입력이 1.3Ir을 초과하는 경우에, 아날로그 비교기(2610)의 출력은 "1"일 것이며, 이는 하나 초과의 워드 라인이 활성화되어 있음을 나타내는데, 이는 결함 조건을 나타낸다. 어드레스 결함 검출 어레이(1130)로부터의 입력이 1.3Ir 미만인 경우에, 출력은 "0"일 것이며, 이는 1 또는 0개의 워드 라인들이 활성화되어 있음을 나타내는데, 이는 비결함 조건을 나타낸다. (0 워드 라인 상황이 결함인 것이 가능한데; 이 예는 그 조건을 검출하지 않을 것이다.) 1.3 이외의 다른 배수들이 선택될 수 있다는 것이 이해될 수 있다.
어드레스 결함 검출 어레이(1130)가 플래시 메모리 셀들을 포함하는 일부 예들에서, 셀 내의 "1" 상태는 소거 상태(Ir의 셀 전류를 가짐)이고, 셀 내의 "0" 상태는 프로그래밍 상태(대략 0 μA의 셀 전류를 가짐)이다. 어드레스 결함 검출 어레이(1130)가 플래시 메모리 셀들을 포함하는 다른 예들에서, 셀 내의 "1"은 소거 상태이고, 셀 내의 "0" 상태는 셀과 어레이 열 사이에 비트라인 접점이 없는 상태이다.
도 27은 메모리 시스템(2700)을 도시한다. 메모리 시스템(2700)은 어드레스 결함 검출 어레이(1130) 내에 셀들의 2개의 열들을 갖는다는 점을 제외하면, 도 26의 메모리 시스템(2600)과 유사하다. 메모리 시스템(2700)은 어레이(1120), 어드레스 결함 검출 어레이(1130), 및 아날로그 비교기들(2710 및 2720)을 포함한다. 이 예에서, 어드레스 결함 검출 어레이(1130)는 "1" 값을 각각 저장하는 비휘발성 메모리 또는 ROM 셀들의 2개의 열들을 포함한다. 각 개개의 열 내의 비휘발성 메모리 또는 ROM 셀들 각각의 출력들은 단일 비트 라인에 병렬로 커플링된다. 워드 라인이 어서트될 때, 그 행 내의 대응하는 셀들 각각은 전류 Ir에 대응하는 "1"을 출력할 것이다. Ir에 대한 전형적인 값은 20 μA이다. 하나 초과의 워드 라인이 어서트되는 경우에(이는 결함 조건의 타입임), 어드레스 결함 검출 어레이(1130) 내의 하나 초과의 쌍의 셀들은 "1"을 출력할 것이며, 이때 각각의 열에서의 총 출력 전류는 n * Ir이고, 여기서 n은 활성화된 워드 라인들의 수이다. 출력은 아날로그 비교기들(2710 및 2720)에 입력된다. 0.5Ir 및 1.1Ir과 같은 기준 전류도 각각 아날로그 비교기들(2710 및 2720)에 입력된다. 어드레스 결함 검출 어레이(1130)로부터의 입력이 1.1Ir을 초과하는 경우에, 비교기(2720)의 출력은 "1"일 것이며, 이는 하나 초과의 워드 라인이 활성화되어 있음을 나타내는데, 이는 결함 조건을 나타낸다. 어드레스 결함 검출 어레이(1130)로부터의 입력이 0.5Ir을 초과하지만, 1.1Ir 미만인 경우에, 비교기(2710)의 출력은 "1"일 것이고 비교기(2720)의 출력은 "0"일 것이며, 이는 정확히 하나의 워드 라인이 활성화되어 있음을 나타내는데, 이는 비결함 조건을 나타낸다. 어드레스 결함 검출 어레이(1130)로부터의 입력이 0.5Ir 미만인 경우에, 비교기(2710)의 출력은 "0"일 것이며, 이는 어떠한 워드 라인들도 활성화되어 있지 않음을 나타내는데, 이는 결함 조건을 나타낸다. 특정 개수(예를 들어, 3개)의 워드라인들에 결함이 있는지의 여부를 결정하기 위해 1.1 이외의 다른 배수들이 선택될 수 있다는 것이 이해될 수 있다.
도 28은 메모리 시스템(2800)을 도시한다. 메모리 시스템(2800)은 어레이(1120), 어드레스 결함 검출 어레이(1130), 및 아날로그 비교기(2810)를 포함한다. 메모리 시스템(2800)은, 어드레스 결함 검출 어레이(1130)가 그 자신의 제어 게이트 신호(CGAFD), 소거 게이트 신호(EGAFD), 및 소스 라인 게이트 신호(SLGAFD)에 의해 제어된다는 점을 제외하면, 도 26에서의 메모리 시스템(2600)과 동일하다. 도 26에서와 같이, 어레이(1120) 및 어드레스 결함 검출 어레이(1130)는 워드 라인들을 공유한다. 따라서, 이 예에서, 어레이(1120) 및 어드레스 결함 검출 어레이(1130)는 워드 라인들을 공유하지만, 어드레스 결함 검출 어레이(1130)가 어레이(1120)로부터 독립적으로 소거 또는 프로그래밍될 수 있도록 별개의 고전압 제어 라인들을 사용한다.
도 29는 메모리 시스템(2900)을 도시한다. 메모리 시스템(2900)은 어레이(1120) 및 어드레스 결함 검출 어레이(1130)를 포함한다. 어드레스 결함 검출 어레이(1130)는 비휘발성 메모리 셀들의 하나 이상의 열들을 포함한다. 어레이(1120) 및 어드레스 결함 검출 어레이(1130)가 워드 라인들 및 고전압 제어 라인들(제어 게이트, 소거 게이트, 및 소스 라인 게이트 신호들)을 공유하기 때문에, 어드레스 결함 검출 어레이(1130)의 특정 행 내의 셀들은 그 동일한 행 내의 셀들이 어레이(1120)에서 소거될 때 소거될 것이다. 따라서, 적절한 값들은 소거 동작에 이어서 제어기 또는 다른 디바이스에 의해 어드레스 결함 검출 어레이(1130) 내의 각각의 소거된 행 내에 프로그래밍될 필요가 있을 것이다. 어드레스 결함 검출 어레이(1130) 내의 특정 열들은, 도 12, 도 13a, 도 13b, 도 14, 도 18, 도 23, 도 24a, 도 24b, 도 25a, 또는 도 25b의 인코딩 스킴들 또는 다른 인코딩 스킴을 사용하여, 각각의 가능한 어드레스의 행 부분 및/또는 열에 대한 인코딩된 확인 비트들을 포함한다.
도 30은 메모리 시스템(3000)을 도시한다. 메모리 시스템(3000)은 어레이(1120) 및 어드레스 결함 검출 어레이(1130)를 포함한다. 어드레스 결함 검출 어레이(1130)는 비휘발성 메모리 셀들의 하나 이상의 열들을 포함한다. 메모리 시스템(3000)은, 메모리 시스템(3000)이 동작 동안에 하나 이상의 비트 라인들을 접지로 풀링다운(pull down)하는 회로들(3010 및 3020)을 포함한다는 점을 제외하면, 메모리 시스템(2900)과 동일하다. 이는, 예를 들어 로컬 소스 라인을 풀링다운하여 다수의 셀들로 인해 더욱 강하게 접지하는 데 사용되고, ROM(어드레스 결함 검출 어레이(1130)) 패턴에서 국부적으로 동일한 시간에 존재한다. 메모리 시스템(3000)은 어드레스 결함 검출 어레이(1130) 내의 각각의 열에 대해 그러한 하나의 회로를 포함할 수 있다는 것이 이해될 것이다. 어드레스 결함 검출 어레이(1130) 내의 특정 열들은, 도 12, 도 13a, 도 13b, 도 14, 도 18, 도 23, 도 24a, 도 24b, 도 25a, 또는 도 25b의 인코딩 스킴들 또는 다른 인코딩 스킴을 사용하여, 각각의 가능한 어드레스의 행 부분 및/또는 열에 대한 인코딩된 확인 비트들을 포함한다.
도 31은 메모리 시스템(3100)을 도시한다. 메모리 시스템(3100)은 어레이(1120), 어드레스 결함 검출 어레이(1130), 및 아날로그 비교기(3130)를 포함한다. 어드레스 결함 검출 어레이(1130)는 비휘발성 메모리 셀들의 하나 이상의 열들을 포함한다. 메모리 시스템(3100)은, 메모리 시스템(3100)이 극성 열(3110) 및 다중 행 검출 열(3120)을 포함한다는 점을 제외하면, 메모리 시스템(3000)과 동일하다. 극성 열(3110)은 도 13a 또는 도 13b에서의 PB 비트의 기능을 수행하기 위해 각각의 행에 대한 단일 비트를 포함한다. 다중 행 검출 열(3120)은 각각의 행에 대해 단일 셀을 포함하며, 다중 행 검출 열(3120) 내의 각각의 단일 셀은 "1"을 저장한다. 이 열은 도 26에 대해 전술된 기능을 구현한다. 어드레스 결함 검출 어레이(1130) 내의 다른 열들은, 도 12, 도 13a, 도 13b, 도 14, 도 18, 도 23, 도 24a, 도 24b, 도 25a, 또는 도 25b의 인코딩 스킴들 또는 다른 인코딩 스킴을 사용하여, 각각의 가능한 어드레스의 행 부분 및/또는 열에 대한 인코딩된 확인 비트들을 포함한다.
본 명세서에 기술된 모든 예들에서, 결함이 나타날 때, 메모리 시스템은 적절한 단계들을 취할 수 있다. 예를 들어, 메모리 시스템은, 결함에 의해 영향을 받았던 임의의 판독 동작의 결과들을 무시할 수 있고, 판독 동작을 반복할 수 있다. 메모리 시스템은, 또한, 결함에 의해 영향을 받은 임의의 기록 동작을 반복할 수 있다. 어레이(1120)가 플래시 메모리 셀들을 포함하는 상황에서, 메모리 시스템은 기록(프로그램) 동작을 반복하기 전에 어레이의 관련 부분을 먼저 소거할 수 있다.
도 32는 감지 회로의 일 예를 도시한다. 감지 회로(3200)는 바이어스 트랜지스터들(3202 및 3204), 전류원(기준 전류) 트랜지스터들(3201 및 3203), 및 아날로그 비교기(3205)를 포함한다. 바이어스 트랜지스터(3202)는 어드레스 결함 검출 어레이(1130) 내의 비트 라인(열)에 접속한다. 바이어스 트랜지스터(3203)는 더미 비트 라인, 밸런스 커패시턴스, 또는 기준 전류 발생기에 접속한다.
전류원 트랜지스터들(3201 및 3203)에 대한 적절한 트랜지스터들을 선택함으로써 상이한 구성들이 선택될 수 있다. 하나의 구성에서, 비교기(3205)의 출력은 하나의 워드 라인이 어서트되어 있는지의 여부를 나타낼 것이다. 예를 들어, 전류원(기준 전류) 트랜지스터(3201)는 0.5*IR과 동일한 전류를 생성하도록 선택되거나 설정될 수 있으며, 여기서 IR은 워드 라인이 어서트될 때 단일 셀에 의해 인출되는 전류이다. 이러한 구성에서, 비교기(3205)로부터의 "0"의 출력은 어떠한 워드 라인들도 어서트되지 않음을 나타내고, "1"의 출력은 하나의 워드 라인이 어서트됨을 나타낸다.
다른 구성에서, 비교기(3205)의 출력은 하나 초과의 워드 라인이 어서트되어 있는지의 여부를 나타낼 것이다. 전류원 트랜지스터들(3201 및 3203)은 1.1 * IR과 동일한 전류를 생성하도록 선택되거나 설정되며, 여기서 IR은 워드 라인이 어서트될 때 단일 셀에 의해 인출되는 전류이다. 이러한 구성에서, 비교기(3205)로부터의 "0"의 출력은 하나 이하의 워드 라인이 어서트됨을 나타내고, 하나 초과의 워드 라인이 어서트됨을 나타낸다.
도 33은 감지 회로(3200)의 추가적인 상세한 사항을 도시한다. 바이어스 스위치들(3301 및 3302)도 도시되어 있다.
도 34는 감지 회로의 다른 예를 도시한다. 감지 회로(3400)는 바이어스 트랜지스터들(3402 및 3404) 및 전류 미러 트랜지스터들(3401 및 3403)을 포함한다. 트랜지스터(3403 및 3404)는 출력 비교 스테이지(3410)를 구성한다. 바이어스 트랜지스터(3402)는 어드레스 결함 검출 어레이(1130) 내의 비트 라인(열)에 접속한다. 바이어스 트랜지스터(3404)는 접지, 또는 다른 공통 전위에 접속한다. 미러 트랜지스터(3403)는, 바이어스 트랜지스터(3404)로부터의 기준 전류 Iref와 비교될 미러 트랜지스터(3401)를 통해 어드레스 결함 검출 어레이(1130) 내의 비트 라인으로부터의 셀 전류(Ir)를 미러링한다. 바이어스 트랜지스터(3404)는 상이한 전류 비교 비(% * Ir)를 구현하기 위해 변경된다(예를 들어, 트리밍 가능한 크기). 출력(Out)은 어드레스 결함 검출 어레이(1130)로부터 그 비트 라인 상에 "1"이 출력되고 있는지 또는 "0"이 출력되고 있는지를 나타낼 것이다. 구체적으로, 셀 전류 Ir이 Iref 초과인 경우("0"이 셀에 저장되는 것을 나타내는 비교적 높은 메모리 셀 전류를 나타냄), Out은 "1"일 것이고, 셀 전류 Ir이 Iref 미만인 경우("1"이 셀에 저장되는 것을 나타내는 비교적 낮은 메모리 셀 전류를 나타냄), Out은 "0"일 것이다. 상이한 전류 감지 비들을 나타내는 다수의 출력들과 동시에 상이한 전류 비교 비들을 구현하기 위해 출력 비교 스테이지(3410)의 다수의 블록들이 있을 수 있다. 또한, 트랜지스터(3403)는 트랜지스터(3401)로부터 트랜지스터(3403)로의 상이한 미러비를 구현하기 위해 변경될 수 있다(예를 들어, 트리밍 가능한 크기).
도 35는 감지 회로의 다른 예를 도시한다. 감지 회로(3500)는 바이어스 트랜지스터들(3504 및 3502), 제어 트랜지스터들(3501 및 3503), 및 트랜지스터들(3505 및 3506)로 형성된 인버터를 포함한다. 바이어스 트랜지스터(3504)는 어드레스 결함 검출 어레이(1130) 내의 비트 라인(열)에 접속한다. 바이어스 트랜지스터(3506)는 접지에 접속한다. AFD_OUT에서의 출력은 어드레스 결함 검출 어레이(1130)로부터 그 비트 라인 상에 "1"이 출력되고 있는지 또는 "0"이 출력되고 있는지를 나타낼 것이다. 제어 트랜지스터(3503)는 감지가 완료되면 트랜지스터(3502 및 3504)에서 전류를 차단하는 역할을 한다(인버터의 출력은 "0"에서 "1"로 스위칭되며, 이는 트랜지스터(3503)의 게이트가 오프인 것을 의미함). 바이어스 트랜지스터(3502)는, 트랜지스터(3504)에 커플링되는 셀 전류(Ir)와 비교될 기준 전류를 설정하는 데 사용된다.
도 36은 어드레스 결함 검출 어레이(1130)에서 사용될 수 있는 비휘발성 메모리 셀(3600)에 대한 레이아웃을 도시한다. 메모리 셀(3600)은 도 1에서의 메모리 셀(10)의 아키텍처를 따른다.
도 37은 어드레스 결함 검출 어레이(1130)에서 사용될 수 있는 ROM 셀(3700)에 대한 레이아웃을 도시한다. ROM 메모리 셀(3700)은 도 1에서의 메모리 셀(10)의 아키텍처를 따르지만, ROM 셀로서 동작하도록 수정되며, 예를 들어 셀(3600)로부터, CG 및 EG 게이트들은 제거될 수 있다.
도 38은 메모리 어레이(예컨대, 메모리 어레이(1001, 1002, 1003, 및 1004)) 내의 섹터 내의 8개의 워드 라인들에 대한 행 디코더(3800)를 도시한다. 행 디코더(3800)는 전술된 예들에서의 행 디코더(1110)에 사용될 수 있다. 행 디코더(3800)는, 여기서 라인들 XPA, XPB, XPC, 및 XPD로서 도시된 사전디코딩된 어드레스 신호들을 수신하는 NAND 게이트(3801)를 포함하며, 이는 메모리 어레이 내의 섹터를 선택한다. XPA, XPB XPC, 및 XPD가 모두 "하이(high)"일 때, NAND 게이트(3801)의 출력은 "로우(low)"일 것이고, 이러한 특정 섹터가 선택될 것이다.
행 디코더(3800)는 인버터(3802), 워드 라인 WL0을 생성하기 위한 디코더 회로(3810), WL7을 생성하기 위한 디코더 회로(3820)뿐만 아니라, 워드 라인들 WL1, WL2, WL3, WL4, WL5, 및 WL6을 생성하기 위한 추가 디코더 회로들(도시되지 않음)을 추가로 포함한다.
디코더 회로(3810)는, 도시된 바와 같이 구성된 PMOS 트랜지스터들(3811, 3812, 및 3814) 및 NMOS 트랜지스터들(3813 및 3815)을 포함한다. 디코더 회로(3810)는 이전 디코딩 레벨로부터 NAND 게이트(3801)의 출력, 인버터(3802)의 출력, 및 사전디코딩된 어드레스 신호 XPZB0을 수신한다. 이러한 특정 섹터가 선택되고 XPZB0이 "로우"일 때, WL0은 어서트될 것이다. XPZB0이 "하이"일 때, WL0은 어서트되지 않을 것이다.
유사하게, 디코더 회로(3820)는, 도시된 바와 같이 구성된 PMOS 트랜지스터들(3821, 3822, 및 3824) 및 NMOS 트랜지스터들(3823 및 3825)을 포함한다. 디코더 회로(3820)는 NAND 게이트(3801)의 출력, 인버터(3802)의 출력, 및 사전디코딩된 어드레스 신호 XPZB7을 수신한다. 이러한 특정 섹터가 선택되고 XPZB7이 "로우"일 때, WL7은 어서트될 것이다. XPZB7이 "하이"일 때, WL7은 어서트되지 않을 것이다.
WL1, WL2, 및 WL3, WL4, WL5, 및 WL6에 대한 디코더 회로들(도시되지 않음)은, 그들이, XPZB0 또는 XPZB7 대신에, 입력들 XPZB1, XPZB2, XPZB3, XPZB4, XPZB5, 및 XPZB6을 각각 수신할 것이라는 점을 제외하면, 디코더 회로들(3810 및 3820)과 동일한 설계를 따를 것임이 이해되어야 한다.
이러한 섹터가 선택되고 WL0이 어서트되는 것이 바람직한 상황에서, NAND 게이트(3801)의 출력은 "로우"일 것이고, 인버터의 출력은 "하이"일 것이다. PMOS 트랜지스터(3811)는 턴온될 것이고, PMOS 트랜지스터(3812)와 NMOS 트랜지스터(3813) 사이의 노드는 XPZB0의 값을 수신할 것인데, 이는 워드 라인 WL0이 어서트되어야 할 때 "로우"일 것이다. 이는 PMOS 트랜지스터(3814)를 턴온시킬 것인데, 이는 WL0 "하이"를 어서트된 상태를 나타내는 ZVDD로 풀링할 것이다. 이 경우에, XPZB7은 "하이"이고, 이는 WL7이 어서트되어서는 안 됨을 것임을 나타내며, 이는 PMOS 트랜지스터(3822)와 NMOS 트랜지스터(3823) 사이의 노드를 XPZB7의 값(이는 "하이"임)으로 풀링할 것이고, 이는 NMOS 트랜지스터(3825)를 턴온시키고 WL이 "로우"가 되게 할 것이고, 이는 어서트되지 않은 상태를 나타낸다. 이러한 방식으로, 워드 라인들 WL0…WL7 중 하나는 이러한 섹터가 선택될 때 선택될 수 있다.
도 39는 고전압 디코더들(1018 내지 1021)의 일부로서 소거 게이트 디코더(3900)를 도시한다. 소거 게이트 디코더(3900)는, 도시된 바와 같이 구성된 NMOS 트랜지스터(3901) 및 PMOS 트랜지스터들(3902 및 3903)을 포함한다. PMOS 트랜지스터(3903)는 전류 미러 바이어스 레벨로서 EGHV_BIAS를 갖는 전류 제한기이다. 이러한 소거 게이트 신호(EG)가 어서트되어야 할 때, EN_HV_N은 로우(예컨대, 0 V 또는 1.2 V 또는 2.5 V)로 설정될 것이며, 이는 PMOS 트랜지스터(3902)를 턴온시키고 NMOS 트랜지스터(3901)를 턴오프시킬 것이고, 이는 소거 게이트(EG)가 하이(즉, = VEGSUP, 예를 들어, 11.5 V)가 되게 할 것이다. 이러한 소거 게이트 신호(EG)가 어서트되지 않아야 할 때, EN_HV_N은 하이로 설정될 것이며, 이는 PMOS 트랜지스터(3902)를 턴오프시키고 NMOS 트랜지스터(3901)를 턴온시킬 것이고, 이는 소거 게이트(EG)가 로우(즉, = VEGSUP_LOW 레벨, 예를 들어, 0 v 또는 1.2 V 또는 2.5 V)가 되게 할 것이다.
도 40은 고전압 디코더들(1018 내지 1021)의 일부로서 소스 라인 디코더(4000)를 도시한다. 소스 라인 디코더(4000)는, 도시된 바와 같이 구성된 NMOS 트랜지스터들(4001, 4002, 4003, 및 4004)을 포함한다. NMOS 트랜지스터(4001)는 활성 하이 SLRD_EN 신호에 응답하여 판독 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(4002)는 활성 하이 SLP_EN 신호에 응답하여 프로그래밍 동작 동안에 소스 라인(SL)을 로우로 풀링한다. NMOS 트랜지스터(4003)는 출력 VSLMON을 통해 모니터링 기능을 수행하는데, 즉, 이는 출력 VSLMON 상에서 검출될 SL 상의 전압을 제공한다. NMOS 트랜지스터(4004)는 활성 하이 EN_HV 신호에 응답하여 소스 라인(SL)에 전압을 제공한다.
도 41은 고전압 디코더들(1018 내지 1021)의 일부로서 제어 게이트 디코더(4100)를 도시한다. 제어 게이트 디코더(4100)는 NMOS 트랜지스터(4101) 및 PMOS 트랜지스터(4102)를 포함한다. NMOS 트랜지스터(4101)는 활성 고신호(high signal) EN_HV_N에 응답하여 제어 게이트 신호(CG)를 풀링다운할 것이다. PMOS 트랜지스터(4102)는 활성 저신호(low signal) EN_HV_N에 응답하여 제어 게이트 신호(CG)를 풀링업할 것이다.
도 42는 고전압 디코더들(1018 내지 1021)의 일부로서 래치 전압 시프터(4200)를 도시한다. 래치 전압 시프터(4200)는, 도시된 구성에서, 저전압 래치 인버터(4209), NMOS 트랜지스터들(4203, 4204, 4207, 및 4208), 및 PMOS 트랜지스터들(4201, 4202, 4205, 및 4206)을 포함한다. 래치 전압 시프터(4200)는 입력으로서 신호 EN_SEC를 수신하며, EN_SEC의 스윙보다 더 큰 전압 스윙을 갖는 EN_HV 및 EN_HV_N을 출력한다.

Claims (36)

  1. 메모리 시스템으로서,
    행(row)들 및 열(column)들로 배열되는 메모리 셀들의 제1 세트를 포함하는 메모리 어레이;
    입력으로서 N-비트 행 어드레스를 수신하기 위한 행 디코더로서, 상기 행 디코더는 복수의 워드 라인들에 커플링되고, 각각의 워드 라인(word line)은 상기 메모리 셀들의 제1 세트 내의 셀들의 행에 커플링되고, N은 정수인, 행 디코더; 및
    행들 및 열들로 배열되는 메모리 셀들의 제2 세트를 포함하는 어드레스 결함 검출 어레이를 포함하고, 상기 복수의 워드 라인들 각각은,
    하나 이상의 K-비트 그룹들; 및
    하나 이상의 L-비트 그룹들
    중 하나 이상을 포함하는 인코딩된 워드를 포함하는 상기 메모리 셀들의 제2 세트 내의 셀들의 행에 커플링되고;
    상기 K-비트 및 L-비트 그룹들 각각은 하나의 "1" 비트만을 포함하고, K 및 L은 정수들이고, K ≤ N, 및 L ≤ N인, 메모리 시스템.
  2. 제1항에 있어서, K ≥2인, 메모리 시스템.
  3. 제1항에 있어서, L ≥2인, 메모리 시스템.
  4. 제1항에 있어서,
    상기 N-비트 행 어드레스 및 상기 어드레스 결함 검출 어레이의 출력에 기초하여 어드레스 결함을 식별하기 위한 비교기를 추가로 포함하는, 메모리 시스템.
  5. 제4항에 있어서, 상기 비교기는 어떠한 행도 선택된 바 없는 경우에 결함을 나타내는, 메모리 시스템.
  6. 제4항에 있어서, 상기 비교기는 상기 메모리 어레이의 2개 이상의 행들이 선택된 바 있는 경우에 결함을 나타내는, 메모리 시스템.
  7. 제4항에 있어서, 상기 비교기는 디지털 비트 비교기 및 아날로그 비교기를 포함하는, 메모리 시스템.
  8. 제1항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  9. 제1항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  10. 제1항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 판독 전용 메모리 셀인, 메모리 시스템.
  11. 제1항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 아날로그 메모리 셀인, 메모리 시스템.
  12. 제1항에 있어서,
    상기 메모리 어레이를 감지하기 위해 다중-상태 감지 증폭기를 추가로 포함하는, 메모리 시스템.
  13. 메모리 시스템으로서,
    행들 및 열들로 배열되는 메모리 셀들의 제1 세트를 포함하는 메모리 어레이;
    입력으로서 N-비트 행 어드레스를 수신하기 위한 행 디코더로서, 상기 행 디코더는 복수의 워드 라인들에 커플링되고, 각각의 워드 라인은 상기 메모리 셀들의 제1 세트 내의 셀들의 행에 커플링되고, N은 정수인, 행 디코더; 및
    행들 및 열들로 배열되는 메모리 셀들의 제2 세트를 포함하는 어드레스 결함 검출 어레이를 포함하고, 상기 복수의 워드 라인들 각각은 상기 N-비트 행 어드레스 내의 N 비트들 각각에 대해 한 쌍의 인코딩된 비트들을 포함하는 인코딩된 워드를 포함하는 상기 메모리 셀들의 제2 세트 내의 셀들의 행에 커플링되고, 각각의 인코딩된 비트들 쌍은 상이한 값들의 인코딩된 비트들을 포함하는, 메모리 시스템.
  14. 제13항에 있어서, 어떠한 행도 선택된 바 없는 경우에 결함을 나타내는 비교기를 추가로 포함하는, 메모리 시스템.
  15. 제13항에 있어서, 상기 메모리 어레이의 2개 이상의 행들이 선택된 바 있는 경우에 결함을 나타내는 비교기를 추가로 포함하는, 메모리 시스템.
  16. 제13항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  17. 제13항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  18. 제13항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 판독 전용 메모리 셀인, 메모리 시스템.
  19. 제13항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 아날로그 메모리 셀인, 메모리 시스템.
  20. 메모리 시스템으로서,
    행들 및 열들로 배열되는 메모리 셀들의 제1 세트를 포함하는 메모리 어레이;
    입력으로서 N-비트 행 어드레스를 수신하기 위한 행 디코더로서, 상기 행 디코더는 복수의 워드 라인들에 커플링되고, 각각의 워드 라인은 상기 메모리 셀들의 제1 세트 내의 셀들의 행에 커플링되고, N은 정수인, 행 디코더; 및
    행들 및 열들로 배열되는 메모리 셀들의 제2 세트를 포함하는 어드레스 결함 검출 어레이 및 아날로그 비교기를 포함하고, 상기 복수의 워드 라인들 각각은 인코딩된 워드를 포함하는 상기 메모리 셀들의 제2 세트 내의 셀들의 행에 커플링되고, 각각의 인코딩된 워드는 하나 이상의 아날로그 값들을 포함하는, 메모리 시스템.
  21. 제20항에 있어서, 각각의 인코딩된 워드는 하나 이상의 디지털 비트들을 추가로 포함하는, 메모리 시스템.
  22. 제20항에 있어서, 상기 아날로그 비교기는 어떠한 행도 선택된 바 없는 경우에 결함을 나타내는, 메모리 시스템.
  23. 제20항에 있어서, 상기 아날로그 비교기는 상기 메모리 어레이의 2개 이상의 행들이 선택된 바 있는 경우에 결함을 나타내는, 메모리 시스템.
  24. 제20항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  25. 제20항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  26. 제20항에 있어서, 상기 메모리 셀들의 제2 세트 내의 각각의 셀은 판독 전용 메모리 셀인, 메모리 시스템.
  27. 제20항에 있어서, 상기 메모리 셀들의 제1 세트 내의 각각의 셀은 아날로그 메모리 셀인, 메모리 시스템.
  28. 메모리 시스템으로서,
    행들 및 열들로 배열되는 제1 메모리 셀들을 포함하는 메모리 어레이로서, 상기 제1 메모리 셀들은 다중-상태 메모리 셀들인, 메모리 어레이;
    입력으로서 N-비트 행 어드레스를 수신하기 위한 행 디코더로서, 상기 행 디코더는 복수의 워드 라인들에 커플링되고, 각각의 워드 라인은 제1 메모리 셀들의 행에 커플링되고, N은 정수인, 행 디코더; 및
    행들 및 열들로 배열되는 제2 메모리 셀들을 포함하는 어드레스 결함 검출 어레이로서, 상기 복수의 워드 라인들 각각은 제2 메모리 셀들의 행에 커플링되는, 어드레스 결함 검출 어레이를 포함하는, 메모리 시스템.
  29. 제28항에 있어서, 상기 제1 메모리 셀들은 아날로그 메모리 셀들인, 메모리 시스템.
  30. 제28항에 있어서, 상기 어드레스 결함 검출 어레이는,
    하나 이상의 K-비트 그룹들; 및
    하나 이상의 L-비트 그룹들
    중 하나 이상을 포함하는 인코딩된 워드를 포함하고;
    상기 K-비트 및 L-비트 그룹들 각각은 하나의 "1" 비트만을 포함하고, K 및 L은 정수들이고, K ≤ N, 및 L ≤ N인, 메모리 시스템.
  31. 제30항에 있어서, K ≥2인, 메모리 시스템.
  32. 제30항에 있어서, L≥2인, 메모리 시스템.
  33. 제28항에 있어서, 각각의 제1 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  34. 제28항에 있어서, 각각의 제2 메모리 셀은 스플릿 게이트 플래시 메모리 셀인, 메모리 시스템.
  35. 제28항에 있어서, 각각의 제2 메모리 셀은 판독 전용 메모리 셀인, 메모리 시스템.
  36. 제28항에 있어서,
    상기 메모리 어레이를 감지하기 위해 다중-상태 감지 증폭기를 추가로 포함하는, 메모리 시스템.
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