TW202324435A - 記憶體系統中的位址錯誤偵測 - Google Patents

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Abstract

本發明揭示包含一位址錯誤偵測系統之記憶體系統的各種實施例。該記憶體系統包含一第一記憶體陣列、一列解碼器及包含一第二陣列之一位址錯誤偵測系統，其中該列解碼器將列位址解碼為字元線，各字元線耦接至第一陣列中之一列單元及該第二陣列中之一列單元。該第二陣列含有用於識別位址錯誤之數位位元及/或類比值。

Description

記憶體系統中的位址錯誤偵測
[優先權主張]本申請案主張2021年11月22日申請且標題為「快閃記憶體系統中之位址錯誤偵測(Address Fault Detection in a Flash Memory System)」的美國臨時專利申請案第63/281,868號，及2022年1月28日申請且標題為「記憶體系統中的位址錯誤偵測(Address Fault Detection in a Memory System)」的美國專利申請案第17/588,198號的優先權。
揭示用於在記憶體系統中執行位址錯誤偵測之各種機制。
非揮發性記憶體單元為本技藝中所熟知。含有五個端子之一個先前技術非揮發性分離閘極記憶體單元10顯示於圖1中。記憶體單元10包含具有諸如P型之第一導電型的半導體基板12。基板12具有其上形成有諸如N型之第二導電型之第一區14(亦稱為源極線SL)的表面。亦為N型之第二區16(亦稱為汲極線)形成於基板12之表面上。在第一區14與第二區16之間的係通道區18。位元線BL 20連接至第二區16。字元線WL 22定位於通道區18之的第一部分上方且與其絕緣。字元線22與第二區16具有極少或者無重疊。浮動閘極FG 24位於通道區18之另一部分上方。浮動閘極24與其絕緣且鄰近於字元線22。浮動閘極24亦鄰近於第一區14。浮動閘極24可與第一區14重疊以提供自第一區14至浮動閘極24中之耦接。耦接閘極CG(亦稱為控制閘極)26位於浮動閘極24上方且與其絕緣。抹除閘極EG 28位於第一區14上且鄰近於浮動閘極24及耦接閘極26且與其絕緣。浮動閘極24之頂部拐角可指向T形抹除閘極28之內部拐角以增強抹除效率。抹除閘極28亦與第一區14絕緣。記憶體單元10更特別地描述於美國專利第7,868,375號中，該專利之揭示內容以全文引用之方式併入本文中。
先前技術非揮發性記憶體單元10之抹除及程式化的一個例示性操作如下。經由富雷一諾特海姆(Fowler-Nordheim)穿隧機制藉由在其他端子等於零伏特之抹除閘極28上施加高電壓來抹除記憶體單元10。電子自浮動閘極24穿隧至抹除閘極28中，使得浮動閘極24帶正電，從而在讀取條件下接通單元10。所得單元抹除狀態稱為『1』狀態。
經由源極側熱電子程式化機制藉由在耦接閘極26上施加高電壓、在源極線14上施加高電壓、在抹除閘極28上施加中電壓及在位元線20上施加程式化電流來程式化記憶體單元10。跨字元線22與浮動閘極24之間的間隙流動之電子的一部分獲得足夠能量以注入至浮動閘極24中，使得浮動閘極24帶負電，從而在讀取條件下斷開單元10。所得單元程式化狀態稱為『0』狀態。
在如下的電流感測模式下讀取記憶體單元10：在位元線20上施加偏壓電壓、在字元線22上施加偏壓電壓、在耦接閘極26上施加偏壓電壓、在抹除閘極28上施加偏壓或者零電壓且在源極線14上施加接地(亦即，零電壓)。對於抹除狀態，存在自位元線20流動至源極線14之單元電流，且對於程式化狀態，存在自位元線20流動至源極線14之不顯著或者零單元電流。替代地，可在反向電流感測模式下讀取記憶體單元10，其中位元線20接地且在源極線24上施加偏壓電壓。在此模式下，電流使自源極線14至位元線20的方向反向。
替代地，可在如下的電壓感測模式下讀取記憶體單元10：在位元線20上施加偏壓電流(至接地)、在字元線22上施加偏壓電壓、在耦接閘極26上施加偏壓電壓、在抹除閘極28上施加偏壓電壓且在源極線14上施加偏壓電壓。對於抹除狀態，位元線20上存在單元輸出電壓(明顯＞0V)，且對於程式化狀態，位元線20上存在不顯著或者接近零輸出電壓。替代地，可在反向電壓感測模式下讀取記憶體單元10，其中位元線20在偏壓電壓下偏壓且在源極線14上施加偏壓電流(至接地)。在此模式下，記憶體單元10輸出電壓位於源極線14上而非位元線20上。
在先前技術中，將正電壓或者零電壓之各種組合施加至字元線22、耦接閘極26及浮動閘極24以執行讀取、程式化及抹除操作。
回應於讀取、抹除或者程式化命令，邏輯電路270(未顯示)使得以及時及最小干擾方式將各種電壓供應至選定記憶體單元10及任何未選定記憶體單元10兩者之各種部分。
對於選定及未選定記憶體單元10，所施加電壓及電流如下。如下文中所使用，使用以下縮寫：源極線或者第一區14(SL)、位元線20(BL)、字元線22(WL)及耦接閘極26(CG)。 表1：使用正電壓對記憶體單元10進行讀取、抹除及程式化操作
   WL WL- 未選定 BL BL- 未選定 CG CG -未選定 同一區段 CG -未 選定 EG EG-未 選定
讀取 1.0-2V 0V 0.6-2V 0V-FLT 0-2.6V 0-2.6V 0-2.6V 0-2.6V 0-2.6V
抹除 0V 0V 0V 0V 0V 0-2.6V 0-2.6V 11.5-12V 0-2.6V
程式化 1V 0V 1uA Vinh 10-11V 0-2.6V 0-2.6V 4.5-5V 0-2.6V
   SL SL-未選定
讀取 0V 0V-FLT
抹除 0V 0V
程式化 4.5-5V 0-1V/FLT
在2016年6月7日發證以引用的方式併入本文的美國專利第9,361,995號，可在讀取、程式化及/或抹除操作期間將負電壓施加至字元線22及/或耦接閘極26。在此實施例中，施加至選定及未選定記憶體單元10之電壓及電流如下。 表2：使用負電壓對記憶體單元10進行讀取及/或程式化操作
   WL WL-未 選定 BL BL-未 選定 CG CG-未選 定 同一區段 CG– 未選定 EG EG-未選 定
讀取 1.0-2V -0.5V/0V 0.6-2V 0V-FLT 0-2.6V 0-2.6V 0-2.6V 0-2.6V 0-2.6V
抹除 0V 0V 0V 0V 0V 0-2.6V 0-2.6V 11.5-12V 0-2.6V
程式化 1V -0.5V/0V 1uA Vinh 10-11V 0-2.6V 0-2.6V 4.5-5V 0-2.6V
   SL SL-未選定
讀取 0V 0V-FLT
抹除 0V 0V
程式化 4.5-5V 0-1V/FLT
在上述專利之另一實施例中，當在讀取、抹除及程式化操作期間未選定記憶體單元10時，可將負電壓施加至字元線22，且可在抹除操作期間將負電壓施加至耦接閘極26，使得施加以下電壓： 表3：使用負電壓對記憶體單元10進行抹除操作
   WL WL-未 選定 BL BL-未 選定 CG CG-未選定 同一區段 CG-未 選定 EG EG-未 選定
讀取 1.0-2V -0.5V/0V 0.6-2V 0-FLT 0-2.6V 0-2.6V 0-2.6V 0-2.6V 0-2.6V
抹除 0V -0.5V/0V 0V 0-FLT -(5-9)V 0-2.6V 0-2.6V 8-9V 0-2.6V
程式化 1V -0.5V/0V 1uA Vinh 8-9V CGINH(4-6V) 0-2.6V 8-9V 0-2.6V
   SL SL-未選定
讀取 0V 0-FLT
抹除 0V 0V
程式化 4.5-5V 0-1V/FLT
上文所列的CGINH信號為施加至與選定單元共用抹除閘極28之未選定單元的耦接閘極26的禁止信號。
圖2描繪另一先前技術非揮發性分離閘極記憶體單元210之實施例。如同記憶體單元10一樣，記憶體單元210包含基板12、第一區(源極線) 14、第二區16、通道區18、位元線20、字元線22、浮動閘極24及抹除閘極28。不同於記憶體單元10，記憶體單元210不含有耦接閘極且僅含有四個端子—位元線20、字元線22、抹除閘極28及源極線14。此顯著地降低操作此等記憶體單元之陣列所需的電路系統(諸如解碼器電路系統)之複雜度。
除不存在控制閘極偏壓以外，抹除操作(經由抹除閘極進行抹除)及讀取操作類似於圖1之抹除操作及讀取操作。程式化操作亦在無控制閘極偏壓之情況下進行，因此源極線上之程式化電壓較高以補償控制閘極偏壓的缺乏。
表4描繪可施加至四個端子以用於執行讀取、抹除及程式化操作的典型電壓範圍： 表4：記憶體單元210之操作
   WL WL-未 選定 BL BL-未 選定 EG EG-未 選定 SL SL-未 選定
讀取 0.7-2.2V -0.5V/0V 0.6-2V 0V/FLT 0-2.6V 0-2.6V 0V 0V/FLT/VB
抹除 -0.5V/0V -.5V/0V 0V 0V 11.5V 0-2.6V 0V 0V
程式化 1-1.5V -.5V/0V 1-3μA Vinh (~1.8V) 4.5V 0-2.6V 7-9V 0-1V/FLT
圖3描繪另一先前技術非揮發性分離閘極記憶體單元310之實施例。如同記憶體單元10一樣，記憶體單元310包含基板12、第一區(源極線)14、第二區16、通道區18、位元線20及浮動閘極24，及抹除閘極28。不同於記憶體單元10，記憶體單元310不含有耦接閘極或者抹除閘極。另外，字元線322替代字元線22且具有不同於字元線22之實體形狀，如所描繪。
先前技術非揮發性記憶體單元310之抹除及程式化的一個例示性操作如下。經由富雷一諾特海姆隧穿機制藉由在字元線322上施加高電壓且將零伏特施加至位元線及源極線來抹除單元310。電子自浮動閘極24穿隧至字元線322，使得浮動閘極24帶正電，從而在讀取條件下接通單元310。所得單元抹除狀態稱為『1』狀態。經由源極側熱電子程式化機制藉由在源極線14上施加高電壓、在字元線322上施加小電壓及在位元線320上施加程式化電流來程式化單元310。跨字元線322與浮動閘極24之間的間隙流動之電子的一部分獲取足夠能量以注入至浮動閘極24中，使得浮動閘極24帶負電，從而在讀取條件下斷開單元310。所得單元程式化狀態稱為『0』狀態。
可用於記憶體單元310中之讀取、程式化、抹除及待用操作的例示性電壓顯示於下表5中： 表5：記憶體單元310之操作
操作 WL BL SL
讀取 Vwlrd Vblrd 0V
程式化 Vwlp Iprog/Vinh(未選定) Vslp
抹除 Vwler 0V 0V
待用 0V 0V 0V
Vwlrd~2-3V Vblrd~0.8-2V Vwlp~1-2V Vwler~11-13V Vslp~9-10V Iprog~1-3ua Vinh~2V
先前技術中亦已知用於在記憶體系統中執行位址錯誤偵測之各種技術。位址錯誤有時歸因於材料中之缺陷或者歸因於諸如太陽閃光之輻射而出現，此可使得位址內之「1」位元翻轉至「0」位元且反之亦然。位址錯誤之結果為：解碼器可接收預期位址以進行操作，但歸因於錯誤出現，解碼器中之位元將改變，且解碼器可啟動對應於不同位址之字元線，從而將使得記憶體陣列中之錯誤列被存取。另一可能結果為：錯誤將導致解碼器啟動對應於預期位址之字元線，且另外啟動對應於不同於預期位址之另一位址的字元線。若未偵測到或者未校正，則位址錯誤將導致發生錯誤的讀取或者寫入/程式化操作。
圖4描繪先前技術記憶體系統400。先前技術記憶體系統400包含列解碼器410及陣列420。列解碼器410接收位址X，其在此處為對應於陣列420中之選定列的位址或者位址之部分。列解碼器410解碼位址X且選擇對應於彼選定列之字元線。在此簡化實施例中，顯示四個字元線—WL0(對應於位址0000)、WL1(對應於位址0001)、WL2(對應於位址0010)及WL3(對應於位址0011)。選定字元線將啟動陣列420內之一列記憶體單元。因此，例如，若接收到位址0010，則列解碼器410將啟動WL2 (對應於位址0010)。
圖5描繪如圖4中之先前技術記憶體系統400。然而，在此情況下，已出現位址錯誤。列解碼器410接收位址0010，但此次，歸因於在列解碼器410中出現的錯誤，代替啟動WL2(對應於位址0010)，列解碼器410實際上啟動WL3(對應於位址0011)。若未偵測到或者未校正此錯誤，則發生錯誤的讀取或者程式化操作。
圖6描繪如圖4及圖5中之先前技術記憶體系統400。然而，在此情形下，與圖4中相比，已出現不同類型之位址錯誤。列解碼器410接收位址0010，但此次，歸因於在列解碼器410中出現的錯誤，代替僅啟動WL2(對應於位址0010)，列解碼器410實際上啟動WL2及WL3兩者(分別對應於位址0010及0011)。若未偵測到或者未校正此錯誤，則將發生錯誤的讀取或者程式化操作。
圖7描繪先前技術記憶體系統700。記憶體系統700包含如在先前圖式之記憶體系統中的列解碼器410及陣列420。然而，諸如WL0、WL1、WL2及WL3之字元線亦耦接至ROM (唯讀記憶體) 710。ROM 710執行驗證功能。各字元線耦接至ROM 710中之一列單元。當啟動特定字元線時，啟動ROM 710中之對應列單元。藉由設計，各字元線對應於ROM 710中之一列，且ROM 710中之各列將不同值儲存於其單元中。在此實施例中，ROM 710中之各列儲存與對應於與彼列相關聯之字元線的位址相同的值。因此，WL0對應於位址0000，且儲存於ROM 710中之附接至WL0的列中的值亦為0000。
在圖8中，再次描繪記憶體系統700。列解碼器410接收位址0010，但歸因於錯誤狀況，選擇字元線WL3(對應於位址0011)而非字元線WL2(對應於位址0010)。此將使得在陣列420中選擇記憶體單元之錯誤列。由於已啟動字元線WL3，因此亦啟動ROM 710中之對應於字元線WL3的列，且ROM 710輸出儲存於彼列中之值0011。比較器450將由列解碼器410接收之位址(亦即，0010)與ROM 710之輸出(亦即，0011)進行比較且判定該等值並不匹配。比較器450可接著輸出被理解為意謂未發現匹配的值(諸如「0」)，此將指示已出現位址錯誤。
儘管先前技術記憶體系統700能夠在啟動錯誤字元線之情況下偵測到位址錯誤，但先前技術記憶體系統700在選擇多個列並非僅一個列之至少一些情形下無法偵測到錯誤。在圖9中，再次描繪記憶體系統700。在此實施例中，在啟動用於預期列之字元線(亦即，用於位址0011之字元線WL3)且啟動另一字元線(亦即，用於位址0010之字元線WL2)之情況下出現位址錯誤。字元線WL2及WL3將皆被啟動，且將輸出ROM 710中之兩個列的內容。邏輯上，ROM 710經設計以使得當啟動兩個列時，輸出將為兩個列之「OR」。因此，0010及0011之所儲存值將使得輸出為0011。比較器450將比較由列解碼器410接收之位址(亦即，0011)及ROM 710之輸出(亦即，0011)。在此情況下，將不會偵測到錯誤。因此，可瞭解，記憶體系統700在識別選擇兩個列而非一個列之此類型的位址錯誤方面並不始終有效。
需要一種經改良之位址錯誤偵測系統，其可識別記憶體系統中之三種類型的位址錯誤，即，確證錯誤字元線之第一情形、確證正確字元線但亦錯誤地確證第二線之第二情形及未確證字元線之第三情形。
揭示包含位址錯誤偵測系統之記憶體系統的各種實施例。該記憶體系統包含第一記憶體陣列、列解碼器及包含第二陣列之位址錯誤偵測系統，其中列解碼器將列位址解碼為字元線，各字元線耦接至第一陣列中之一列單元及第二陣列中之一列單元。第二陣列含有用於識別位址錯誤之數位位元及/或類比值。
圖10描繪晶粒上之記憶體系統之實施例。晶粒1000包含：用於儲存資料之記憶體陣列1001、1002、1003及1004，各記憶體陣列視情況利用如圖1中之記憶體單元10、如圖2中之記憶體單元210、如圖3中之記憶體單元310，或者其他已知類型之記憶體單元；用於分別存取，待讀取或者待寫入，記憶體陣列1001、1002、1003及1004中之列的列解碼器電路1005、1006、1007及1008；用於分別存取，待讀取或者待寫入，記憶體陣列1001、1002、1003及1004中之行的行解碼器電路1009、1010、1011及1012；用於自記憶體陣列1001及1003讀取資料之感測電路1013以及用於自記憶體陣列1002及1004讀取資料之感測電路1014；類比電路1050；用於提供各種控制功能(諸如冗餘及內置自測試)之控制邏輯電路1051；用於為記憶體系統提供正高電壓電源及負高電壓電源之高電壓電路1052；為記憶體陣列1001、1002、1003及1004之抹除及程式化操作提供經增加電壓的電荷泵電路1053；提供界面引腳以連接至晶片上之其他巨集的界面電路(ITFC)1054；供視需要在讀取、抹除及程式化操作期間使用之高電壓解碼器電路1018、1019、1020及1021。晶粒1000進一步包含位址錯誤偵測電路1022、1023、1024及1025以及陣列錯誤偵測感測電路1026、1027、1028及1029，其關於某些具體例在下文更詳細地論述。
圖11描繪具有經改良之位址錯誤偵測能力的記憶體系統之實施例。記憶體系統1100包含列解碼器1110、陣列1120、高電壓解碼器1140、行解碼器1150及感測放大器1160，其中之各者對應於圖10中具有類似描述之組件。高電壓解碼器1140提供陣列1120中之抹除及程式化操作所需的高電壓。
記憶體系統1100進一步包含位址錯誤偵測系統1125，其包含位址錯誤偵測陣列1130、感測放大器1170及比較器1180。位址錯誤偵測陣列1130包含ROM陣列、快閃陣列或者儲存可由列解碼器1110及/或行解碼器1150接收的各可能位址的經編碼值的其他非揮發性記憶體陣列。
涵蓋用於為各可能位址產生驗證資料的各種編碼方案。圖12中顯示先前技術編碼方案。在此實施例中，顯示四位元位址，其為可由列解碼器1110及/或行解碼器1150接收之位址。為簡單起見，假設位址之列部分為在0000至1111範圍內的四個位元。此等可能位址中之各者與字元線相關聯，該字元線在此處將在WL0至WL15(16個不同的列位址及字元線)之範圍內。各字元線將啟動位址錯誤偵測陣列1130中之列，且各列儲存等於與彼字元線相關聯之列位址的值。因此，位址0000與WL0相關聯，此繼而將啟動將值0000儲存於位址錯誤偵測陣列1130中之列。
再次參見圖11，在圖12之編碼方案下，位址X由列解碼器1110接收，此繼而將啟動將存取陣列1120中之列及位址錯誤偵測陣列1130中之列的字元線。感測放大器1170將感測位址錯誤偵測陣列1130中之字元線已啟動之各行的值。各行中之值將為位址錯誤偵測陣列1130中之各經啟動列的彼行中之值的邏輯「OR」，亦即若已啟動多個列，若經啟動多個列之彼行中的位元中之任一者為1，則彼行之多個經啟動列中之位元的值將為1。將來自各行之值輸入至比較器1180，其將比較所接收值與位址X(或者在此實施例中，位址X之列位址部分)。如先前所論述，比較器1180之輸出將在已啟動錯誤列之情形下識別到錯誤，此係因為在彼情形下，比較器將輸出指示兩個輸入值係不同的值。然而，在涉及歸因於錯誤而已啟動兩個列之錯誤的每一情形下，僅此方案將並不有效，如上文關於圖9所描述。
圖13A中顯示經改良之編碼方案以增加功率節省。熟悉本技藝者將瞭解，將「1」值儲存於位址錯誤偵測陣列1130中且偵測該值比「0」值之情況消耗更多能量。在此編碼方案中，儲存額外位元，此處標記為「PB」(極性位元)。若PB為「0」，則經編碼位元為與相關聯位址之直接匹配。若PB為「1」，則經編碼位元為相關聯位址之反相版本。在此實施例中，「1」值將用於PB，且只要位址中超過一半位元為「1」，則將反相儲存該等位元。舉例而言，對於位址「1111」，將值「0000」儲存於位址錯誤偵測陣列1130中，且將「1」儲存於彼值之PB位元中以指示各值均為對應位址之反相版本。藉由遵循此方案，記憶體系統將消耗比使用圖12之先前技術方案之情況更少的能量，此係因為將儲存總體較少的「1」。
圖13B顯示另一編碼方案。其類似於圖13A之編碼方案但包括用於能夠偵測錯誤地啟動多個列之情形的多列偵測(MRD)的額外行，與圖13A之編碼方案相比，此以額外功率消耗為代價。在各列中，MRD行含有『1』。在下文中含有多列偵測之詳細描述。
圖14中顯示另一經改良編碼方案。此處，將位址中之各「0」編碼為位址錯誤偵測陣列1130中之「01」，且將位址中之各「1」編碼為位址錯誤偵測陣列1130中之「10」。因此，將位址「0000」編碼為「01010101」，且將位址「1111」編碼為「10101010」。將位址中之各位元Ax編碼為EAx及EBx。此意謂位址錯誤偵測電路1130中之經編碼值將含有對應位址之位元的兩倍的位元。因為任何兩個位址將始終彼此有至少一個位元不同，所以對應於兩個位址之任何兩個經編碼值之總和將在至少一個位元對(EAx及EBx)中含有「11」型樣。因此，在位址錯誤偵測陣列1130之所感測值中偵測到「11」型樣將指示兩個位址已啟動，此為錯誤狀況。此為圖12之先前技術解決方案在至少某一時間無法偵測到的錯誤狀況之類型。
圖15描繪具有用於實施圖14之編碼方案的經改良之位址錯誤偵測系統的記憶體系統之實施例。除位址錯誤偵測系統1525遵循與位址錯誤偵測系統1125不同的設計以外，記憶體系統1500包含與記憶體系統1100相同之組件。此處，位址錯誤偵測系統1525包含位址錯誤偵測陣列1130及位址錯誤偵測電路1510。位址錯誤偵測電路1510接收來自位址錯誤偵測陣列1130中之字元線已啟動之各行的輸出，其中字元線已啟動之任何給定行中之值經邏輯地「OR」以產生彼行之輸出。
圖16進一步描繪位址錯誤偵測電路1510之實施例。回應於含有位元EA[x]及EB[x]之列的啟動(其中x=位址錯誤偵測電路1210中之各列中所編碼之位址位元的數目)，將各對位元EA[x]及EB[x]輸入至位址錯誤偵測電路1510中。對於各對位元EA[x]及EB[x]，位址錯誤偵測電路1510包含如所示組配的一組NAND閘極1601及1604、NOR閘極1602及反相器1603。
對於一對位元EA[x]及EB[x]，若輸入為「01」或者「10」 (其中第一位元為EA[x]且第二位元為EB[x])，則位址錯誤偵測電路1510之輸出A[x]將為「0」，且否則將為「1」。「1」指示錯誤狀況(因為基於圖14中所示之編碼方案，不應在正常操作期間出現「11」或者「00」型樣，其中EA[x]及EB[x]始終為不同的位元值)，且將指示已啟動兩個列而非一個列，此為將使EAx及EBx為「11」的唯一情形，已改變所接收位址，此為將使EAx及EBx為「00」或者尚未選擇列之唯一情形。因此，位址錯誤偵測系統1525能夠偵測已不恰當地啟動兩個列或者尚未選擇列之錯誤情形。
圖17A描繪具有經改良之位址錯誤偵測系統的記憶體系統之另一實施例。記憶體系統1700包含如先前所描述實施例中的列解碼器1110、陣列1120及行解碼器1150。記憶體系統1700進一步包含位址錯誤偵測系統1725，其包含位址錯誤偵測陣列1730、位址錯誤偵測陣列1731及位址錯誤偵測電路1710。
行解碼器1150為一組多工器且可包含分層多工器。參見圖17B，顯示行解碼器1150之實施例的一部分。陣列1120中之各行耦接至位元線。此處，顯示四個位元線且標記為BL0至BL3。多工器之第一階層選擇待啟動之一對鄰近位元線。兩個此等第一階層多工器之一部分顯示為T0及T1。多工器之第二階層在一對鄰近位元線當中選擇位元線。此處，各位元線具有其自身的第二階層多工器，其經部分地顯示且接收信號，標記為V0至V3。因此，若意欲選擇BL0，則將啟動T0及V0；若意欲選擇BL1，則將啟動T0及V1；若意欲選擇BL2，則將啟動T1及V2；且若意欲選擇BL3，則將啟動T1及V3。
參見圖17A及圖17B兩者，可瞭解，行解碼器1150如列解碼器1110一樣容易出現錯誤。在此實施例中，將位址X輸入至行解碼器1150。此處，位址X包含列位址部分及行位址部分。位址X之行部分含有指示將啟動哪些多工器(其繼而將確證位元線)的位元。用於行解碼器1150之第二階層多工器(V0、V1、V2、V3、…)的各啟動信號耦接至位址錯誤偵測陣列1730中之列，且用於行解碼器1150之第一階層多工器(T0、T1…)的各啟動信號耦接至位址錯誤偵測陣列1731中之列。當位元線經確證時，將確證位址錯誤偵測陣列1730中之列，且將確證位址錯誤偵測陣列1731中之列，且位址錯誤偵測陣列1730及位址錯誤偵測陣列1731中之各者將輸出值。可藉由位址錯誤偵測電路1710將彼等值與位址X之行部分進行比較。若該等值不同，則已出現錯誤且已確證錯誤位元線。
圖18中顯示用於圖17A之實施例中的實施例編碼方案。此處，使用多工器之兩個階層。第一階層包含受具有行位址位元AY[4]及AY[0]之值T[0]至T[3]控制的多工器。第二階層包含受具有行位址位元AY[2]、AY[1]及AY[0]之值V[0]至V[7]控制的多工器。應理解，額外階層係可能的。位址錯誤偵測陣列1330及1331含有各多工器值之經編碼值，特定言之，V[0]…V[7]之AYA[2]、AYB[2]、AYA[1]、AYB[1]、AYA[0]及AYB[0]，及T[0]…T[3]之AYA[4]、AYB[4]、AYA[3]及AYB[3]。如在圖14中，將位址之行分量中之各「0」編碼為「01」，且將位址中之各「1」編碼為「10」。
再次參見圖17A，可使用圖18之編碼方案。位址錯誤偵測電路1710遵循與位址錯誤偵測電路1510相同之設計，且若在儲存於位址錯誤偵測陣列1310中之經編碼值的位元對中偵測到「11」或者「00」型樣，則將輸出「0」(因為基於圖18中所示之編碼方案，不應在正常操作期間出現「11」或者「00」型樣，其中AYA[x]及AYB[x]始終為不同的位元值)。因此，作為位址錯誤偵測系統1725之操作的結果，記憶體系統1700能夠偵測位址之行分量中的錯誤。
圖19及圖20顯示已描述之實施例的變化。如可所見，實施例之功能區塊可以不同組配配置。
圖19描繪記憶體系統1900。除高電壓解碼器1140耦接於陣列1120與位址錯誤偵測陣列1130之間以外，記憶體系統1900與圖11中之記憶體系統1100相同。系統以其他方式與圖11中相同地操作。
圖20描繪記憶體系統2000。除列解碼器1110耦接於陣列1120與位址錯誤偵測陣列1130之間以外，記憶體系統2000與圖11中之記憶體系統1100相同。系統以其他方式與先前實施例實例中相同地操作。
圖21描繪記憶體系統2100。此處，列解碼器2103藉由兩個陣列，陣列2101及陣列2102操作。陣列2101耦接至高電壓解碼器2104、行解碼器2106及感測放大器2108。陣列2102耦接至高電壓解碼器2105、行解碼器2107及感測放大器2109。使用單一位址錯誤偵測系統2125。位址錯誤偵測系統2125包含位址錯誤偵測陣列2110、感測放大器2111及比較器2112。位址錯誤偵測陣列2110耦接至感測放大器2111及比較器2112，且可如在先前描述之實施例中操作。
圖22描繪具有經改良之位址錯誤偵測系統的記憶體系統之實施例。記憶體系統2200包含列解碼器2210、陣列2220、高電壓解碼器2240、行解碼器2250及感測放大器2260，其中之各者對應於具有圖10、圖11、圖15、圖17A、圖19、圖20及圖21中之類似描述的組件。記憶體系統2200進一步包含位址錯誤偵測系統2225，其包含位址錯誤偵測陣列2230、類比多狀態感測放大器2270以及類比比較器2280。位址錯誤偵測陣列2230包含ROM陣列、快閃陣列或者儲存可由列解碼器2210及/或行解碼器2250接收的各可能位址之經編碼值的其他非揮發性記憶體陣列。
記憶體系統2200利用圖23中所示之編碼方案。位址錯誤偵測陣列2230含有各可能位址的與相關聯位址相同的經編碼值。在此實施例中，顯示四位元位址，[A3:A0]，其為可由列解碼器2210及/或行解碼器2250接收之位址。為簡單起見，假設位址之列部分為在0000至1111範圍內的四個位元。此等可能位址中之各者與字元線相關聯，該字元線在此處將在WL0至WL15(16個不同的列位址及字元線)之範圍內。各字元線將啟動位址錯誤偵測陣列2230中之列，且位址錯誤偵測陣列2230中之各列儲存等於與字元線相關聯之列位址的值。因此，位址0000與WL0相關聯，此繼而將啟動在位元位置[EA3:EA0]將值0000儲存於位址錯誤偵測陣列2230中之列。
在圖22中，多狀態感測放大器2270能夠感測對應於超過2位元(或者更多)值之各行中的類比位準；例如，其可感測行中之2位元值而非1位元值。對於位址錯誤偵測陣列1130中之各經啟動列，將各行中所產生之電流(表示彼行之值)相加，亦即若已啟動多個列，則將彼行之多個經啟動列中之位元的值一起相加。多狀態感測放大器2270視情況包含多狀態數位感測放大器、多狀態類比感測放大器或者兩者。在圖23中所說明之實施例中，列6(ROM碼型樣(0110)及列7(碼型樣0111)無意地短路在一起，從而引起誤差。多狀態感測放大器2270將輸出型樣指示為(0,2,2,1)，其基本上為列6之值加上列7之值。錯誤位址可藉由自輸出型樣減去輸入位址位元來判定，此在此處為：0221-0110=0111。
圖24A、圖24B、圖25A、圖25B顯示可實施於圖22之位址錯誤偵測系統2225中的額外編碼方案。
圖24A顯示用於編碼5位元輸入位址A[4:0]之ROM型樣的實施例。表格中之空白單元應理解為含有「0」。經編碼字元型樣為使得各碼字上之『1』的數目＜經編碼字元中之位元的數目的一半，如所示。舉例而言，在所有32列之經編碼字元ER[0:9]中，任何字中存在三個且僅三個『1』。如對於經編碼字元ER[0:9]所示，經編碼型樣使得前四個經編碼位元ER[0:3]存在一個且僅一個『1』，後四個經編碼位元ER[4:7]存在一個且僅一個『1』，且最後兩個經編碼位元ER[8:9]存在一個且僅一個『1』。
在圖24B中所示之另一實施例中，經編碼型樣使得各字在前8個經編碼位元ER[0:7]內含有一個且僅一個「1」，且在下四個位元ER[8-11]中含有一個且僅一個「1」。表格中之空白單元應理解為含有「0」。因此，32列中之各者準確地含有兩個「1」。
更一般而言，對於如圖24A或者圖24B中之經編碼字元，對於N位元編碼字中之K位元及/或L位元群組，K位元群組及/或L位元群組中僅存在一個『1』，其中K＞2及/或L＞2。舉例而言，對於12位元編碼字元(N=12)，存在3個4位元群組(K=4)，其中各4位元群組含有一個且僅一個『1』。在另一實施例中，類似8位元群組(K=8)之K位元及/或L位元群組連同4位元(L=4)群組之不同組合可組合在一起。
圖25A顯示使用數位ROM單元及類比(多狀態或者多級) ROM單元(諸如圖1或者圖2或者圖3中之記憶體單元)之經編碼方案。此實施例中之經編碼字元包含對應於四個數位行ER[0:3]及四個類比行EAR[0:3]之四個數位位元ER[0-3]及四個類比位元EAR[0:3](類比ROM單元，例如多狀態或者多級單元，此意謂每單元儲存多級)。多狀態感測放大器2270用於類比行以偵測單元電流係0.5×Ir抑或1.0×Ir。前4位元ER[0:3]遵循與圖24A中相同的型樣。表格中之空白單元應理解為含有「0」。前四個經編碼字元具有等於0.5×Ir(ROM單元電流)之EAR[0]，下四個經編碼字元具有等於1.0×Ir(ROM單元電流)之EAR[0]。此特徵用於區分前四個經編碼字元與後四個經編碼字元。對於8列之後續群組，行EAR[1]、EAR[2]及EAR[3]執行相同功能。
圖25B顯示僅使用類比ROM單元之經編碼方案。此實施例中之經編碼字元包含6個類比ROM單元。多狀態感測放大器2270用於讀取所有行。
圖26描繪記憶體系統2600。記憶體系統2600包含陣列1120、位址錯誤偵測陣列1130及類比比較器2610。在此實施例中，位址錯誤偵測陣列1130包含各自儲存「1」值之單行非揮發性記憶體或者ROM單元。非揮發性記憶體或者ROM單元中之各者的輸出並聯耦接至單一位元線。當字元線經確證時，彼列中之對應單元將輸出「1」，此產生電流Ir。Ir之典型值為20 μA。若超過一個字元線經確證(其將在錯誤使得預期字元線及非預期字元線被確證時發生)，則位址錯誤偵測陣列1130中之超過一個單元將輸出「1」，其中總輸出電流為n*Ir，其中n為經啟動字元線之數目。將輸出輸入至類比比較器2610中。亦將參考電流輸入至類比比較器2610中。例示性參考電流為1.3Ir。若來自位址錯誤偵測陣列1130之輸入超出1.3Ir，則類比比較器2610之輸出將為「1」，此表示啟動超過一個字元線，從而指示錯誤狀況。若來自位址錯誤偵測陣列1130之輸入小於1.3Ir，則輸出將為「0」，此表示啟動一個或者零個字元線，從而指示非錯誤狀況。(有可能零字元線情形為錯誤；此實施例將不偵測彼狀況。)可理解，可選擇除1.3以外之其他倍數。
在位址錯誤偵測陣列1130包含快閃記憶體單元之一些實施例中，單元中之「1」狀態為抹除狀態(具有Ir之單元電流)，且單元中之「0」狀態為程式化狀態(具有約0 μA之單元電流)。在位址錯誤偵測陣列1130包含快閃記憶體單元之其他實施例中，單元中之「1」為抹除狀態且單元中之「0」狀態為在單元與陣列行之間不存在位元線接觸的狀態。
圖27描繪記憶體系統2700。除其在位址錯誤偵測陣列1130中具有兩行單元以外，記憶體系統2700類似於圖26之記憶體系統2600。記憶體系統2700包含陣列1120、位址錯誤偵測陣列1130以及類比比較器2710及2720。在此實施例中，位址錯誤偵測陣列1130包含各自儲存「1」值之兩行非揮發性記憶體或者ROM單元。每一各別行中之非揮發性記憶體或者ROM單元中之各者的輸出並聯耦接至單一位元線。當字元線經確證時，彼列中之對應單元將各自輸出「1」，此對應於電流Ir。Ir之典型值為20 μA。若超過一個字元線經確證(其為錯誤狀況之類型)，則位址錯誤偵測陣列1130中之超過一對單元將輸出「1」，其中各行中之總輸出電流為n*Ir，其中n為經啟動字元線之數目。將輸出輸入至類比比較器2710及2720中。亦將參考電流，諸如0.5Ir及1.1Ir分別輸入至類比比較器2710及2720中。若來自位址錯誤偵測陣列1130之輸入超出1.1Ir，則比較器2720輸出將為「1」，此表示啟動超過一個字元線，從而指示錯誤狀況。若來自位址錯誤偵測陣列1130之輸入超出0.5Ir但小於1.1Ir，則比較器2710輸出將為「1」且比較器2720輸出將為「0」，此表示恰好啟動一個字元線，從而指示非錯誤狀況。若來自位址錯誤偵測陣列1130之輸入小於0.5Ir，則比較器2710輸出將為「0」，其表示未啟動字元線，從而指示錯誤狀況。可理解，可選擇除1.1以外之其他倍數以便判定某一數目個字元線(例如，3)是否存在錯誤。
圖28描繪記憶體系統2800。記憶體系統2800包含陣列1120、位址錯誤偵測陣列1130及類比比較器2810。除位址錯誤偵測陣列1130由其自有的控制閘極信號(CGAFD)、抹除閘極信號(EGAFD)及源極線閘極信號(SLGAFD)控制之外，記憶體系統2800與圖26中之記憶體系統2600相同。如在圖26中，陣列1120及位址錯誤偵測陣列1130共用字元線。因此，在此實施例中，陣列1120及位址錯誤偵測陣列1130共用字元線但使用單獨的高電壓控制線，使得可獨立於陣列1120抹除或者程式化位址錯誤偵測陣列1130。
圖29描繪記憶體系統2900。記憶體系統2900包含陣列1120及位址錯誤偵測陣列1130。位址錯誤偵測陣列1130包含一或多行非揮發性記憶體單元。因為陣列1120及位址錯誤偵測陣列1130共用字元線及高電壓控制線(控制閘極、抹除閘極及源極線閘極信號)，所以當在陣列1120中抹除彼同一列中之單元時，將抹除位址錯誤偵測陣列1130之特定列中之單元。因此，在抹除操作之後，將需要藉由控制器或者其他裝置將適當值程式化至位址錯誤偵測陣列1130中之各經抹除列中。位址錯誤偵測陣列1130中之某些行含有各可能位址之列部分及/或行的經編碼驗證位元，使用圖12、圖13A、圖13B、圖14、圖18、圖23、圖24A、圖24B、圖25A或者圖25B之編碼方案或者另一編碼方案。
圖30描繪記憶體系統3000。記憶體系統3000包含陣列1120及位址錯誤偵測陣列1130。位址錯誤偵測陣列1130包含一或多行非揮發性記憶體單元。除記憶體系統3000包含電路3010及3020以外，記憶體系統3000與記憶體系統2900相同，該等電路在操作期間將一或多個位元線下拉至接地。舉例而言，此用於歸因於多個單元而更強有力地將本端源極線下拉至接地且在ROM(位址錯誤偵測陣列1130)型樣中同時本端地接通。應理解，記憶體系統3000可包含用於位址錯誤偵測陣列1130中之各行的一個此電路。位址錯誤偵測陣列1130中之某些行含有各可能位址之列部分及/或行的經編碼驗證位元，使用圖12、圖13A、圖13B、圖14、圖18、圖23、圖24A、圖24B、圖25A或者圖25B之編碼方案或者另一編碼方案。
圖31描繪記憶體系統3100。記憶體系統3100包含陣列1120、位址錯誤偵測陣列1130及類比比較器3130。位址錯誤偵測陣列1130包含一或多行非揮發性記憶體單元。除記憶體系統3100包含極性行3110及多列偵測行3120以外，記憶體系統3100與記憶體系統3000相同。針對各列，極性行3110含有單一位元以執行圖13A或者圖13B中之PB位元的功能。針對各列，多列偵測行3120含有單一單元，其中多列偵測行3120中之各單一單元儲存「1」。此行實施先前關於圖26所描述之功能性。位址錯誤偵測陣列1130中之其他行含有各可能位址之列部分及/或行的經編碼驗證位元，使用圖12、圖13A、圖13B、圖14、圖18、圖23、圖24A、圖24B、圖25A或者圖25B之編碼方案或者另一編碼方案。
在本文中所描述之所有實施例中，當指示錯誤時，記憶體系統可採取適當步驟。舉例而言，記憶體系統可忽略受錯誤影響之任何讀取操作的結果且可重複讀取操作。記憶體系統亦可重複受錯誤影響之任何寫入操作。在陣列1120包含快閃記憶體單元之情形下，記憶體系統可在重複寫入(程式化)操作之前首先抹除陣列之相關部分。
圖32描繪感測電路之實施例。感測電路3200包含偏壓電晶體3202及3204、電流源(參考電流)電晶體3201及3203以及類比比較器3205。偏壓電晶體3202連接至位址錯誤偵測陣列1130中之位元線(行)。偏壓電晶體3203連接至虛設位元線以平衡電容，或連接至參考電流產生器。
可藉由選擇用於電流源電晶體3201及3203之適當電晶體來選擇不同組配。在一個組配中，比較器3205之輸出將指示是否確證一個字元線。舉例而言，電流源(參考電流)電晶體3201可經選擇或設定以產生等於0.5*IR之電流，其中IR為當字元線經確證時由單一單元汲取的電流。在此組配中，且來自比較器3205之輸出「0」指示未確證字元線，且輸出「1」指示確證一個字元線。
在另一組配中，比較器3205之輸出將指示是否確證超過一個字元線。電流源電晶體3201及3203可經選擇或設定以產生等於1.1*IR之電流，其中IR為當字元線經確證時由單一單元汲取的電流。在此組配中，且來自比較器3205之輸出「0」指示確證一個或更少個字元線，指示確證超過一個字元線。
圖33描繪感測電路3200之額外細節。亦描繪偏壓開關3301及3302。
圖34描繪感測電路之另一實施例。感測電路3400包含偏壓電晶體3402及3404以及電流鏡電晶體3401及3403。電晶體3403及3404構成輸出比較級3410。偏壓電晶體3402連接至位址錯誤偵測陣列1130中之位元線(行)。偏壓電晶體3404連接至接地或其他共同電位。鏡電晶體3403鏡射自位址錯誤偵測陣列1130中之位元線至鏡電晶體3401的單元電流(Ir)以與來自偏壓電晶體3404之參考電流Iref進行比較。偏壓電晶體3404為變化的(例如，可修整大小)以實施不同電流比較比(% * Ir)。輸出(Out)將指示「1」或「0」是否在彼位元線上自位址錯誤偵測陣列1130輸出。特定言之，若單元電流Ir＞Iref(指示相對較高的記憶體單元電流，指示「0」儲存於單元中)，則Out將為「1」，且若單元電流Ir＜Iref(指示相對較低的記憶體單元電流，指示「1」儲存於單元中)，則Out將為「0」。可存在輸出比較級3410之多個區塊以與指示不同電流感測比之多個輸出同時實施不同電流比較比。此外，電晶體3403可為變化的(例如，可修整大小)以實施自電晶體3401至電晶體3403中之不同鏡比。
圖35描繪感測電路之另一實施例。感測電路3500包含偏壓電晶體3504及3502、控制電晶體3501及3503以及由電晶體3505及3506形成的反相器。偏壓電晶體3504連接至位址錯誤偵測陣列1130中之位元線(行)。偏壓電晶體3506連接至接地。AFD_OUT處之輸出將指示「1」或「0」是否在彼位元線上自位址錯誤偵測陣列1130輸出。一旦感測完成，控制電晶體3503即用以切斷電晶體3502及3504中之電流(反相器之輸出自『0』切換至『1』，此意謂斷開電晶體3503之閘極)。偏壓電晶體3502用於設置參考電流以與耦接至電晶體3504之單元電流(Ir)進行比較。
圖36描繪可用於位址錯誤偵測陣列1130中之非揮發性記憶體單元3600的佈局。記憶體單元3600遵循圖1中之記憶體單元10的架構。
圖37描繪用於可用於位址錯誤偵測陣列1130中之ROM單元3700的佈局。ROM記憶體單元3700遵循圖1中之記憶體單元10的架構但經修改以操作為ROM單元，例如自單元3600，可移除CG及EG閘極。
圖38描繪用於記憶體陣列(諸如記憶體陣列1001、1002、1003及1004)內之區段中的8字元線的列解碼器3800。列解碼器3800可用於在上文所描述之實施例中的列解碼器1110。列解碼器3800包含NAND閘極3801，其接收預解碼位址信號，此處顯示為選擇記憶體陣列內之區段的線XPA、XPB、XPC及XPD。當XPA、XPB、XPC及XPD均為「高」時，則NAND閘極3801之輸出將為「低」，且將選擇此特定區段。
列解碼器3800進一步包含反相器3802、用以產生字元線WL0之解碼器電路3810、用以產生WL7之解碼器電路3820以及用以產生字元線WL1、WL2、WL3、WL4、WL5及WL6之額外解碼器電路(未顯示)。
解碼器電路3810包含如所示組配之PMOS電晶體3811、3812及3814以及NMOS電晶體3813及3815。解碼器電路3810自先前解碼級接收NAND閘極3801之輸出、反相器3802之輸出以及預解碼位址信號XPZB0。當選擇此特定區段且XPZB0為「低」時，則將確證WL0。當XPZB0為「高時」，則將不確證WL0。
類似地，解碼器電路3820包含如所示組配之PMOS電晶體3821、3822及3824以及NMOS電晶體3823及3825。解碼器電路3820接收NAND閘極3801之輸出、反相器3802之輸出及預解碼位址信號XPZB7。當選擇此特定區段且XPZB7為「低」時，接著將確證WL7。當XPZB7為「高」時，接著將不確證WL7。
應理解，除其將分別接收輸入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5及XPZB6而非XPZB0或XPZB7以外，用於WL1、WL2及WL3、WL4、WL5以及WL6之解碼器電路(未顯示)將遵循與解碼器電路3810及3820相同之設計。
在選擇此區段且需要確證WL0之情形中，NAND閘極3801之輸出將為「低」，且反相器之輸出將為「高」。PMOS電晶體3811將接通，且PMOS電晶體3812與NMOS電晶體3813之間的節點將接收XPZB0之值，當待確證字元線WL0時，該值將為「低」。此將接通PMOS電晶體3814，其將WL0「高」拉至指示斷言狀態之ZVDD。在此情況下，XPZB7為「高」，此表示未確證WL7，此將PMOS電晶體3822與NMOS電晶體3823之間的節點拉至XPZB7之值(其為「高」)，此將接通NMOS電晶體3825且使得WL為「低」，此指示未確證狀態。以此方式，可在選擇此區段時選擇字元線WL0…WL7中之一者。
圖39顯示抹除閘極解碼器3900作為高電壓解碼器1018至1021之部分。抹除閘極解碼器3900包含如所示組配之NMOS電晶體3901以及PMOS電晶體3902及3903。PMOS電晶體3903為具有EGHV_BIAS作為電流鏡偏壓位準之限流器。當此抹除閘極信號(EG)待被確證時，EN_HV_N將設定為低(例如，0V或1.2V或2.5V)，此將接通PMOS電晶體3902且斷開NMOS電晶體3901，從而將導致抹除閘極(EG)為高(亦即，=VEGSUP，例如11.5V)。當此抹除閘極信號(EG)未被確證時，EN_HV_N將設定為高，此將斷開PMOS電晶體3902且接通NMOS電晶體3901，從而將使得抹除閘極(EG)為低(亦即，=VEGSUP_LOW位準，例如0v或1.2V或2.5V)。
圖40顯示源極線解碼器4000作為高電壓解碼器1018至1021之部分。源極線解碼器4000包含如所示組配之NMOS電晶體4001、4002、4003及4004。NMOS電晶體4001回應於主動高SLRD_EN信號在讀取操作期間將源極線(SL)拉低。NMOS電晶體4002回應於主動高SLP_EN信號在程式化操作期間將源極線(SL)拉低。NMOS電晶體4003經由輸出VSLMON執行監測功能，亦即，其提供SL上之待在輸出VSLMON上偵測到的電壓。NMOS電晶體4004回應於主動高EN_HV信號而將電壓提供至源極線(SL)。
圖41描繪控制閘極解碼器4100作為高電壓解碼器1018至1021之一部分。控制閘極解碼器4100包含NMOS電晶體4101及PMOS電晶體4102。NMOS電晶體4101將回應於主動高信號EN_HV_N而下拉控制閘極信號(CG)。PMOS電晶體4102將回應於主動低信號EN_HV_N而上拉控制閘極信號(CG)。
圖42描繪閂鎖電壓移位器4200作為高電壓解碼器1018至1021之一部分。閂鎖電壓移位器4200包含呈所示組配之低電壓閂鎖反相器4209、NMOS電晶體4203、4204、4207及4208，以及PMOS電晶體4201、4202、4205及4206。閂鎖電壓移位器4200接收信號EN_SEC作為輸入，且輸出EN_HV及EN_HV_N，其具有比EN_SEC之擺動更大的電壓擺動。
10,210,310,3600:記憶體單元 12:半導體基板 14:第一區 16:第二區 18:通道區 20,BL:位元線 22,322,WL:字元線 24,FG:浮動閘極 26:耦接閘極 28:抹除閘極 270:邏輯電路 400,700,1900,2000,2100,2200,2600,2700,2800,2900,3000,3100:記憶體系統 410,1110,2106,2130,2210,3800:列解碼器 420,1120,2101,2102,2220:陣列 450,1180,2112:比較器 710:ROM 0000,0001,0010,0011:位址 1000:晶粒 1001,1002,1003,1004,1110:記憶體陣列 1005,1006,1007,1008:列解碼器電路 1009,1010,1011,1012:行解碼器電路 1013,1014,3200,3400,3500:感測電路 1018,1019,1020,1021:高電壓解碼器電路 1022,1023,1024,1025,1510,1710,2125:位址錯誤偵測電路 1026,1027,1028,1029:陣列錯誤偵測感測電路 1050:類比電路 1051:控制邏輯電路 1052:高電壓電路 1053:電荷泵電路 1054:ITFC 1125,1525,1725,2225:位址錯誤偵測系統 1130,1730,1731,2110,2230:位址錯誤偵測陣列 1140,2105,2104,2240:高電壓解碼器 1150,2107,2250:行解碼器 1160,1170,2108,2109,2111,2260:感測放大器 1601,1604,3801:NAND閘極 1602:NOR閘極 1603,3802:反相器 2270:多狀態感測放大器 2280,2610,2710,2720,2810,3130,3205:類比比較器 3010,3020:電路 3110:極性行 3120:多列偵測行 3201,3203:電流源電晶體 3202,3204,3402,3404,3502,3504,3506:偏壓電晶體 3301,3302:偏壓開關 3401,3403:電流鏡電晶體 3410:輸出比較級 3501,3503:控制電晶體 3505:電晶體 3700:ROM單元 3810,3820:解碼器電路 3811,3812,3814,3821,3822,3824,3902,3903,4102,4201,4202,4205,4206:PMOS電晶體 3813,3815,3823,3825,3901,4001,4002,4003,4004,4101,4203,4204,4207,4208:NMOS電晶體 3900:抹除閘極解碼器 4000:源極線解碼器 4100:控制閘極解碼器 4200:閂鎖電壓移位器 4209:低電壓閂鎖反相器 AFD_OUT,Out,VSLMON:輸出 BL0,BL1,BL2,BL3:位元線 CG:控制閘極信號/耦接閘極 CGAFD:控制閘極信號 EG:抹除閘極信號/抹除閘極 EGAFD:抹除閘極信號 EGHV_BIAS:電流鏡偏壓位準 Ir:單元電流 Iref:參考電流 SL:源極線 SLGAFD:源極線閘極信號 SLRD_EN,SLP_EN,EN_HV,EN_HV_N,EN_HV_N,EN_SEC:信號 T0,T1:第一階層多工器 V0,V1,V2,V3:第二階層多工器 VEGSUP_LOW,VEGSUP:位準 WL0,WL1,WL2,WL3,WL4,WL5,WL6:字元線 XPA,XPB,XPC,XPD:線 XPZB0,XPZB7:位址信號
圖1為可應用本發明之先前技術非揮發性記憶體單元的剖面圖。
圖2為可應用本發明之另一先前技術非揮發性記憶體單元的剖面圖。
圖3為可應用本發明之另一先前技術非揮發性記憶體單元的剖面圖。
圖4描繪先前技術記憶體系統。
圖5描繪可出現於圖4之先前技術記憶體系統中之一種類型的位址錯誤。
圖6描繪可出現於圖4之先前技術記憶體系統中之另一類型的位址錯誤。
圖7描繪先前技術位址錯誤偵測系統。
圖8描繪圖7之先前技術位址錯誤偵測系統及一種類型之位址錯誤。
圖9描繪圖7之先前技術位址錯誤偵測系統及另一類型之位址錯誤。
圖10為包含圖1至圖3中所顯示類型的非揮發性記憶體單元且含有經改良之位址錯誤偵測系統的晶粒之佈局圖。
圖11描繪位址錯誤偵測系統之實施例。
圖12描繪用於位址之驗證資料的先前技術編碼方案。
圖13A描繪用於位址之驗證資料之編碼方案的實施例。
圖13B描繪用於位址之驗證資料之編碼方案的另一實施例。
圖14描繪用於位址之驗證資料之編碼方案的另一實施例。
圖15描繪位址錯誤偵測系統之另一實施例。
圖16描繪位址錯誤偵測電路之實施例。
圖17A及圖17B描繪位址錯誤偵測系統之另一實施例。
圖18描繪用於位址之驗證資料之編碼方案的另一實施例。
圖19描繪位址錯誤偵測系統之另一實施例。
圖20描繪位址錯誤偵測系統之另一實施例。
圖21描繪位址錯誤偵測系統之另一實施例。
圖22描繪位址錯誤偵測系統之另一實施例。
圖23描繪用於位址錯誤偵測系統之編碼方案。
圖24A描繪用於位址錯誤偵測系統之編碼方案。
圖24B描繪用於位址錯誤偵測系統之編碼方案。
圖25A描繪用於位址錯誤偵測系統之編碼方案。
圖25B描繪用於位址錯誤偵測系統之編碼方案。
圖26描繪位址錯誤偵測系統之實施例。
圖27描繪位址錯誤偵測系統之另一實施例。
圖28描繪位址錯誤偵測系統之另一實施例。
圖29描繪位址錯誤偵測系統之另一實施例。
圖30描繪位址錯誤偵測系統之另一實施例。
圖31描繪位址錯誤偵測系統之另一實施例。
圖32描繪用於位址錯誤偵測系統之實施例中之感測電路的實施例。
圖33描繪用於圖32之感測電路中之比較器的實施例。
圖34描繪用於位址錯誤偵測系統之實施例中之感測電路的另一實施例。
圖35描繪用於位址錯誤偵測系統之實施例中之感測電路的另一實施例。
圖36描繪用於實施例中之快閃記憶體單元的佈局。
圖37描繪用於實施例中之組配為ROM單元的快閃記憶體單元之佈局。
圖38描繪與位址錯誤偵測系統之實施例一起使用的列解碼器之實施例。
圖39描繪與位址錯誤偵測系統之實施例一起使用的抹除閘極解碼器之實施例。
圖40描繪與位址錯誤偵測系統之實施例一起使用的源極線解碼器之實施例。
圖41描繪與位址錯誤偵測系統之實施例一起使用的控制閘極解碼器之實施例。
圖42描繪與位址錯誤偵測系統之實施例一起使用的高電壓位準移位器之實施例。
400:記憶體系統
410:列解碼器
420:陣列

Claims (36)

  1. 一種記憶體系統，其包含： 一記憶體陣列，其包含配置成列及行之一第一組記憶體單元； 一列解碼器，其用於接收一N位元列位址作為一輸入，該列解碼器耦接至複數個字元線，其中各字元線耦接至該第一組記憶體單元中之一列單元，其中N為一整數；及 一位址錯誤偵測陣列，其包含配置成列及行之一第二組記憶體單元，其中該複數個字元線中之各者耦接至含有一經編碼字元之該第二組記憶體單元中之一列單元，該經編碼字元包含以下中之一或多者： 一或多個K位元群組；及 一或多個L位元群組； 其中該等K位元群組及L位元群組中之各者含有僅一個「1」位元，K及L為整數，K≤N且L≤N。
  2. 如請求項1之記憶體系統，其中，K≥2。
  3. 如請求項1之記憶體系統，其中，L≥2。
  4. 如請求項1之記憶體系統，其進一步包含： 一比較器，其用於基於該N位元列位址及該位址錯誤偵測陣列之一輸出而識別一位址錯誤。
  5. 如請求項4之記憶體系統，其中，若尚未選擇列，則該比較器指示一錯誤。
  6. 如請求項4之記憶體系統，其中，若已選擇該記憶體陣列中之兩個或更多個列，則該比較器指示一錯誤。
  7. 如請求項4之記憶體系統，其中，該比較器包含一數位位元比較器及一類比比較器。
  8. 如請求項1之記憶體系統，其中，該第一組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  9. 如請求項1之記憶體系統，其中，該第二組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  10. 如請求項1之記憶體系統，其中，該第二組記憶體單元中之各單元為一唯讀記憶體單元。
  11. 如請求項1之記憶體系統，其中，該第一組記憶體單元中之各單元為一類比記憶體單元。
  12. 如請求項1之記憶體系統，其進一步包含： 一多狀態感測放大器，其用以感測該記憶體陣列。
  13. 一種記憶體系統，其包含： 一記憶體陣列，其包含配置成列及行之一第一組記憶體單元； 一列解碼器，其用於接收一N位元列位址作為一輸入，該列解碼器耦接至複數個字元線，其中各字元線耦接至該第一組記憶體單元中之一列單元，其中N為一整數；及 一位址錯誤偵測陣列，其包含配置成列及行之一第二組記憶體單元，其中該複數個字元線中之各者耦接至含有一經編碼字元之該第二組記憶體單元中之一列單元，該經編碼字元包含該N位元列位址中之該等N位元中之各者的一對經編碼位元，其中各對經編碼位元含有不同值之經編碼位元。
  14. 如請求項13之記憶體系統，其進一步包含一比較器，若尚未選擇列，則該比較器指示一錯誤。
  15. 如請求項13之記憶體系統，其進一步包含一比較器，若已選擇該記憶體陣列中之兩個或更多個列，則該比較器指示一錯誤。
  16. 如請求項13之記憶體系統，其中，該第一組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  17. 如請求項13之記憶體系統，其中，該第二組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  18. 如請求項13之記憶體系統，其中，該第二組記憶體單元中之各單元為一唯讀記憶體單元。
  19. 如請求項13之記憶體系統，其中，該第一組記憶體單元中之各單元為一類比記憶體單元。
  20. 一種記憶體系統，其包含： 一記憶體陣列，其包含配置成列及行之一第一組記憶體單元； 一列解碼器，其用於接收一N位元列位址作為一輸入，該列解碼器耦接至複數個字元線，其中各字元線耦接至該第一組記憶體單元中之一列單元，其中N為一整數；及 一位址錯誤偵測陣列，其包含配置成列及行之一第二組記憶體單元及一類比比較器，其中該複數個字元線中之各者耦接至含有一經編碼字元之該第二組記憶體單元中之一列單元，且各經編碼字元包含一或多個類比值。
  21. 如請求項20之記憶體系統，其中，各經編碼字元進一步包含一或多個數位位元。
  22. 如請求項20之記憶體系統，其中，若尚未選擇列，則該類比比較器指示一錯誤。
  23. 如請求項20之記憶體系統，其中，若已選擇該記憶體陣列中之兩個或更多個列，則該類比比較器指示一錯誤。
  24. 如請求項20之記憶體系統，其中，該第一組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  25. 如請求項20之記憶體系統，其中，該第二組記憶體單元中之各單元為一分離閘極快閃記憶體單元。
  26. 如請求項20之記憶體系統，其中，該第二組記憶體單元中之各單元為一唯讀記憶體單元。
  27. 如請求項20之記憶體系統，其中，該第一組記憶體單元中之各單元為一類比記憶體單元。
  28. 一種記憶體系統，其包含： 一記憶體陣列，其包含配置成列及行之第一記憶體單元，其中該等第一記憶體單元為多狀態記憶體單元； 一列解碼器，其用於接收一N位元列位址作為一輸入，該列解碼器耦接至複數個字元線，其中各字元線耦接至一列第一記憶體單元，其中N為一整數；及 一位址錯誤偵測陣列，其包含配置成列及行之第二記憶體單元，其中該複數個字元線中之各者耦接至一列第二記憶體單元。
  29. 如請求項28之記憶體系統，其中，該等第一記憶體單元為類比記憶體單元。
  30. 如請求項28之記憶體系統，其中，該位址錯誤偵測陣列含有一經編碼字元，該經編碼字元包含以下中之一或多者： 一或多個K位元群組；及 一或多個L位元群組； 其中該等K位元群組及L位元群組中之各者含有僅一個「1」位元，K及L為整數，K≤N且L≤N。
  31. 如請求項30之記憶體系統，其中，K≥2。
  32. 如請求項30之記憶體系統，其中，L≥2。
  33. 如請求項28之記憶體系統，其中，各第一記憶體單元為一分離閘極快閃記憶體單元。
  34. 如請求項28之記憶體系統，其中，各第二記憶體單元為一分離閘極快閃記憶體單元。
  35. 如請求項28之記憶體系統，其中，各第二記憶體單元為一唯讀記憶體單元。
  36. 如請求項28之記憶體系統，其進一步包含： 一多狀態感測放大器，其用以感測該記憶體陣列。
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