TW201835932A - 快閃記憶體系統中之位址錯誤偵測 - Google Patents

快閃記憶體系統中之位址錯誤偵測 Download PDF

Info

Publication number
TW201835932A
TW201835932A TW107110122A TW107110122A TW201835932A TW 201835932 A TW201835932 A TW 201835932A TW 107110122 A TW107110122 A TW 107110122A TW 107110122 A TW107110122 A TW 107110122A TW 201835932 A TW201835932 A TW 201835932A
Authority
TW
Taiwan
Prior art keywords
error detection
row
flash memory
address
detection array
Prior art date
Application number
TW107110122A
Other languages
English (en)
Other versions
TWI666642B (zh
Inventor
曉萬 陳
祥 呂
恩漢 杜
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW201835932A publication Critical patent/TW201835932A/zh
Application granted granted Critical
Publication of TWI666642B publication Critical patent/TWI666642B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/079—Root cause analysis, i.e. error or fault diagnosis
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/024—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

所揭示者係一種用於在一快閃記憶體系統中執行位址錯誤偵測的系統及方法。一位址錯誤偵測陣列係用以確認所啟動之一字線或位元線係基於所接收的位址而實際意欲啟動的字線或位元線，其將識別錯的字線或位元線經啟動之一錯誤類型。該位址錯誤偵測陣列亦用以指示是否多於一個的字線或位元線經啟動，其將識別二或更多字線或位元線經啟動之一錯誤類型。

Description

快閃記憶體系統中之位址錯誤偵測 相關申請案之交互參照
本申請案主張2017年3月23日申請之美國專利申請案第15/467,174號的優先權。
所揭示者係一種用於在一快閃記憶體系統中執行位址錯誤偵測的系統及方法。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14(亦已知為源極線(SL))。在基材12的表面上形成有亦為N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通道區域18。位元線BL 20連接至第二區域16。字線WL 22經定位於通道區域18之一第一部分上方並且與其絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘 24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
在如下的一電流感測模式中讀取記憶體單元10：一偏壓電壓施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓或零電壓施加於抹除閘28上，且源極線14經接地。存在有一單元電流從位元線20流到源極線14以用於抹 除狀態，且有不顯著或零單元電流從位元線20流到源極線14以用於程式化狀態。或者，可在一反相電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流反轉方向從源極線14至位元線20。
或者，可在如下的一電壓感測模式中讀取記憶體單元10：一偏壓電流(至接地)施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓電壓施加於抹除閘28上，且一偏壓電壓施加於源極線14上。存在有一單元輸出電壓(顯著>0V)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反相電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令或程式化命令，邏輯電路270(圖2)使各種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10二者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下。如下文中所使用，使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間為非選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
圖2描繪另一先前技術快閃記憶體單元210之一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元210亦包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、字線22、浮閘24與抹除閘28。有別於先前技術的快閃記憶體單元10， 快閃記憶體單元210不包含一耦合閘或控制閘，且僅包含四個端子：位元線20、字線22、抹除閘28與源極線14。此舉大幅降低了操作快閃記憶體單元陣列所需之電路系統(例如解碼器電路系統)的複雜度。
抹除操作(透過抹除閘進行抹除)與讀取操作和圖1所示相似，差別在於無控制閘偏壓。程式化操作也並未使用控制閘偏壓，因此為了彌補對於控制閘偏壓的缺乏，源極線上的程式化電壓比較高。
表4描繪執行讀取、抹除與程式化操作時，可應用於四個端子的典型電壓範圍：
圖3描繪另一先前技術快閃記憶體單元310之一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元310包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、及浮閘24、以及抹除閘28。不同於先前技術的快閃記憶體單元10，快閃記憶體單元310不含一耦合閘或控制閘或一抹除閘。此外，字線322取代字線22，並具有不同於字線22的一實體形狀，如所描繪者。
下文說明先前技術之非揮發性記憶體單元310之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在字線322上施加高電壓並施加零伏特至位元線及源極線來抹除單元310。電子自浮閘24穿隧至字線322中，致使浮閘24帶正電，使單元310在讀取狀況下為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在源極線14上施加高電壓、在字線322上施加小電壓，及在位元線320上施加程式化電流來程式化單元310。流過字線322與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元310在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
下表5中展示可用於記憶體單元310中之讀取、程式化、抹除、及待命操作的例示性電壓：
先前技術中亦已知用於在一記憶體系統中執行位址錯誤偵測的各種技術。位址錯誤有時歸因於材料中的缺陷或歸因於輻射(諸如日焰)而發生，其可致使一位址內的「1」位元翻轉成「0」位元且反之亦然。一位址錯誤的結果在於一解碼器可接收一預期位址以供一操作，但歸因於錯誤的發生，該解碼器中的一個位元將被改變，且該解碼器可啟動對應於一不同位址的字線，其將致使一記憶體陣列中之錯的列被存取。另一可能的結果在於錯誤將導致該解碼器啟動對應於該預期位址的字線以及對應於與該預期位址不同之另一位址的一字線。若未經偵測或經修正，一位址錯誤將致使一錯誤的讀取或寫入/程式化操作發生。
圖4描繪先前技術的記憶體系統400。先前技術的記憶體系統400包含列解碼器410及陣列420。列解碼器410接收位址X，該位址在此處係一位址或一位址對應於陣列420中之一經選擇列的部分。列解碼器410解碼位址X並選擇對應於該經選擇列的一字線。在此簡化實例中，所顯示者係四個字線-WL0(對應於位址0000)、WL1(對應於位址0001)、WL2(對應於位址0010)、及WL3(對應於位址0011)。該經選擇字線將啟動陣列420內的一列記憶體單元。因此，舉例而言，若位址0010經接收，列解碼器410將啟動WL2(對應於位址0010)。
圖5描繪如圖4中之先前技術的記憶體系統400。然而，在此狀況下，已發生一位址錯誤。列解碼器410接收位址0010，但此時，列解碼器410由於列解碼器410中所發生的一個錯誤而替代地啟 動WL3(對應於位址0011)，而非啟動WL2(對應於位址0010)。若此錯誤未經偵測或未經修正，則發生錯誤的讀取或程式化操作。
圖6描繪如圖4及圖5中之先前技術的記憶體系統400。然而，在此狀況下，已發生與於圖4中不同類型的位址錯誤。列解碼器410接收位址0010，但此時，列解碼器410由於列解碼器410中所發生的一個錯誤而替代地啟動WL2及WL3(對應於位址0011)，而非僅啟動WL2(對應於位址0010)。若此錯誤未經偵測或未經修正，將會發生錯誤的讀取或程式化操作。
圖7描繪先前技術的記憶體系統700。記憶體系統700包含如先前圖式的記憶體系統中的列解碼器410及陣列420。然而，字線(諸如WL0、WL1、WL2、及WL3)亦耦接至ROM(唯讀記憶體)710。ROM 710執行一驗證功能。各字線係耦接至ROM 710中的一列單元。當一特定字線經啟動時，ROM 710中之對應列的單元被啟動。藉由設計，各字線對應於ROM 710中的一列，且ROM 710中的各列在其單元中儲存一不同值。在此實例中，ROM 710中的各列儲存與對應於連至該列之字線的位址完全相同的一值。因此，WL0對應於位址0000，且儲存於ROM 710中之附接至WL0之列中的值亦係0000。
在圖8中，再次描繪記憶體系統700。列解碼器410接收位址0010，但歸因於一錯誤狀態，WL3(對應於位址0011)係經選擇，而非WL2(對應於位址0010)。此將致使在陣列420中選擇錯的記憶體單元列。由於WL3經啟動，ROM 710中之對應於WL3的 列亦被啟動，且ROM 710輸出儲存於該列中的值0011。比較器450比較由列解碼器410所接收的位址(亦即0010)與ROM 710的輸出(亦即0011)，並判定該等值不匹配。比較器450接著可輸出一值(諸如「0」)，該值係理解為意指未發現匹配，其將指示一位址錯誤已發生。
雖然先前技術的記憶體系統700能夠偵測錯的字線經啟動之位址錯誤，先前技術的記憶體系統700無法偵測多個列而非僅一列經選擇之至少一些狀況中的錯誤。在圖9中，再次描繪記憶體系統700。在此實例中，一位址錯誤發生，其中用於預期列的字線(亦即用於位址0010的WL2)經啟動，且另一字線(亦即用於位址0011的WL3)經啟動。WL2及WL3兩者將被啟動，且將輸出用於ROM 710中之兩列的內容。邏輯上，ROM 710係經設計使得在兩列經啟動時，輸出將係該兩列的「或(OR)」。因此，所儲存之0010及0011的值將致使該輸出為0011。比較器450將比較由列解碼器410所接收的位址(亦即0010)與ROM 710的輸出(亦即0011)。在此例項中，錯誤將被偵測到。然而，若預期位址替代地係0011，且該錯誤使得對應於0010及0011的字線再次被啟動，則ROM 710的輸出將係0011(其與由列解碼器410所接收的位址相同)，且該比較器將不會偵測到錯誤。因此，可以理解的是記憶體系統700在識別此類型的位址錯誤(其中兩列而非一列經選擇)時並非總是有效的。
所需要的是經改善的位址錯誤偵測系統，其可識別一記憶體系統中之兩類型的位址錯誤，即，錯的字線經確立之第一狀況以及對的字線經確立但第二線亦經確立之第二狀況。
所揭示者係一種用於在一快閃記憶體系統中執行位址錯誤偵測的系統及方法。一位址錯誤偵測陣列係用以確認所啟動之一字線或位元線係基於所接收的位址而實際意欲啟動的字線或位元線，其將識別錯的字線或位元線經啟動之一錯誤類型。該位址錯誤偵測陣列亦用以指示是否多於一個的字線或位元線經啟動，其將識別二或更多字線或位元線經啟動之一錯誤類型。
10‧‧‧非揮發性分離閘記憶體單元
12‧‧‧基材
14‧‧‧第一區域/源極線
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧位元線
22‧‧‧字線
24‧‧‧浮閘
26‧‧‧耦合閘
28‧‧‧抹除閘
210‧‧‧快閃記憶體單元
310‧‧‧快閃記憶體單元
322‧‧‧字線
400‧‧‧記憶體系統
410‧‧‧列解碼器
420‧‧‧陣列
450‧‧‧比較器
700‧‧‧記憶體系統
710‧‧‧ROM
1000‧‧‧晶粒
1001‧‧‧記憶體陣列
1002‧‧‧記憶體陣列
1003‧‧‧記憶體陣列
1004‧‧‧記憶體陣列
1005‧‧‧列解碼器電路
1006‧‧‧列解碼器電路
1007‧‧‧列解碼器電路
1008‧‧‧列解碼器電路
1009‧‧‧行解碼器電路
1010‧‧‧行解碼器電路
1011‧‧‧行解碼器電路
1012‧‧‧行解碼器電路
1013‧‧‧感測電路
1014‧‧‧感測電路
1018‧‧‧高電壓解碼器電路
1019‧‧‧高電壓解碼器電路
1020‧‧‧高電壓解碼器電路
1021‧‧‧高電壓解碼器電路
1022‧‧‧位址錯誤偵測方塊
1023‧‧‧位址錯誤偵測方塊
1024‧‧‧位址錯誤偵測方塊
1025‧‧‧位址錯誤偵測方塊
1026‧‧‧陣列錯誤偵測感測電路
1027‧‧‧陣列錯誤偵測感測電路
1028‧‧‧陣列錯誤偵測感測電路
1029‧‧‧陣列錯誤偵測感測電路
1050‧‧‧類比電路
1051‧‧‧控制邏輯電路
1052‧‧‧高電壓電路
1053‧‧‧電荷泵電路
1054‧‧‧介面電路
1100‧‧‧記憶體系統
1110‧‧‧列解碼器
1120‧‧‧陣列
1130‧‧‧位址錯誤偵測陣列
1140‧‧‧高電壓解碼器
1150‧‧‧行解碼器
1160‧‧‧感測放大器
1170‧‧‧位址錯誤偵測電路
1180‧‧‧比較器
1200‧‧‧記憶體系統
1201‧‧‧反及閘
1202‧‧‧反或閘
1203‧‧‧反相器
1204‧‧‧反及閘
1210‧‧‧位址錯誤偵測電路
1300‧‧‧記憶體系統
1310‧‧‧位址錯誤偵測電路
1330‧‧‧位址錯誤偵測陣列
1331‧‧‧位址錯誤偵測陣列
1510‧‧‧位址錯誤偵測感測放大器
1600‧‧‧記憶體系統
1601‧‧‧陣列
1602‧‧‧陣列
1603‧‧‧列解碼器
1604‧‧‧高電壓解碼器
1605‧‧‧高電壓解碼器
1606‧‧‧行解碼器
1607‧‧‧行解碼器
1608‧‧‧感測放大器
1609‧‧‧感測放大器
1610‧‧‧位址錯誤偵測陣列
1611‧‧‧位址錯誤偵測電路
1612‧‧‧比較器
2100‧‧‧記憶體系統
2110‧‧‧類比比較器
2200‧‧‧記憶體系統
2210‧‧‧類比比較器
2220‧‧‧類比比較器
2300‧‧‧記憶體系統
2310‧‧‧類比比較器
2400‧‧‧記憶體系統
2500‧‧‧記憶體系統
2510‧‧‧電路
2520‧‧‧電路
2600‧‧‧記憶體系統
2610‧‧‧極性行
2620‧‧‧多列偵測MRD行
2630‧‧‧類比比較器
2700‧‧‧感測電路
2701‧‧‧電流源電晶體
2702‧‧‧偏壓電晶體
2703‧‧‧偏壓電晶體/電流源電晶體
2705‧‧‧比較器
2801‧‧‧偏壓開關
2802‧‧‧偏壓開關
2900‧‧‧感測電路
2901‧‧‧電流鏡電晶體
2902‧‧‧偏壓電晶體
2903‧‧‧電流鏡電晶體
2904‧‧‧偏壓電晶體
3000‧‧‧感測電路
3001‧‧‧電流鏡電晶體
3002‧‧‧電晶體
3003‧‧‧電晶體
3004‧‧‧偏壓電晶體
3005‧‧‧電流鏡電晶體
3006‧‧‧偏壓電晶體
3100‧‧‧快閃記憶體單元
3200‧‧‧ROM單元/ROM記憶體單元
3300‧‧‧列解碼器
3301‧‧‧NAND閘
3302‧‧‧反相器
3310‧‧‧解碼器電路
3311‧‧‧PMOS電晶體
3312‧‧‧PMOS電晶體
3313‧‧‧NMOS電晶體
3314‧‧‧PMOS電晶體
3315‧‧‧NMOS電晶體
3320‧‧‧解碼器電路
3321‧‧‧PMOS電晶體
3322‧‧‧PMOS電晶體
3323‧‧‧NMOS電晶體
3324‧‧‧PMOS電晶體
3325‧‧‧NMOS電晶體
3400‧‧‧抹除閘解碼器
3401‧‧‧NMOS電晶體
3402‧‧‧PMOS電晶體
3403‧‧‧PMOS電晶體
3500‧‧‧源極線解碼器
3501‧‧‧NMOS電晶體
3502‧‧‧NMOS電晶體
3503‧‧‧NMOS電晶體
3504‧‧‧NMOS電晶體
3600‧‧‧控制閘解碼器
3601‧‧‧NMOS電晶體
3602‧‧‧PMOS電晶體
3700‧‧‧鎖存電壓偏移器
3701‧‧‧PMOS電晶體
3702‧‧‧PMOS電晶體
3703‧‧‧NMOS電晶體
3704‧‧‧NMOS電晶體
3705‧‧‧PMOS電晶體
3706‧‧‧PMOS電晶體
3707‧‧‧NMOS電晶體
3708‧‧‧NMOS電晶體
3709‧‧‧低電壓鎖存反相器
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
CG‧‧‧耦合閘
CGAFD‧‧‧控制閘信號
EGAFD‧‧‧抹除閘信號
FG‧‧‧浮閘
SL‧‧‧源極線
SLGAFD‧‧‧源極線閘信號
T0‧‧‧多工器
T1‧‧‧多工器
V0‧‧‧多工器
V1‧‧‧多工器
V2‧‧‧多工器
V3‧‧‧多工器
WL‧‧‧字線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線
WL7‧‧‧字線
圖1係一可應用本發明之一先前技術非揮發性記憶體單元的截面圖。
圖2係一可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖3係一可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖4描繪一先前技術的記憶體系統。
圖5描繪可發生於圖4之先前技術的記憶體系統中之一類型的位址錯誤。
圖6描繪可發生於圖4之先前技術的記憶體系統中之另一類型的位址錯誤。
圖7描繪一先前技術的位址錯誤偵測系統。
圖8描繪圖7之先前技術的位址錯誤偵測系統及一類型的位址錯誤。
圖9描繪圖7之先前技術的位址錯誤偵測系統及另一類型的位址錯誤。
圖10係包含圖1至圖3中所示之類型之非揮發性記憶體單元且含有經改善的位址錯誤偵測系統之一晶粒的佈局圖。
圖11描繪一位址錯誤偵測系統的一實施例。
圖12描繪一位址錯誤偵測系統的另一實施例。
圖13A及圖13B描繪一位址錯誤偵測系統的另一實施例。
圖14描繪一位址錯誤偵測系統的另一實施例。
圖15描繪一位址錯誤偵測系統的另一實施例。
圖16描繪一位址錯誤偵測系統的另一實施例。
圖17描繪用於針對位址驗證資料之一先前技術的編碼方案。
圖18A描繪用於針對位址驗證資料之一編碼方案的一實施例。
圖18B描繪用於針對位址驗證資料之一編碼方案的另一實施例。
圖19描繪用於針對位址驗證資料之一編碼方案的另一實施例。
圖20描繪用於針對位址驗證資料之一編碼方案的另一實施例。
圖21描繪一位址錯誤偵測系統的一實施例。
圖22描繪一位址錯誤偵測系統的另一實施例。
圖23描繪一位址錯誤偵測系統的另一實施例。
圖24描繪一位址錯誤偵測系統的另一實施例。
圖25描繪一位址錯誤偵測系統的另一實施例。
圖26描繪一位址錯誤偵測系統的另一實施例。
圖27描繪用於在一位址錯誤偵測系統之實施例中之一感測電路的一實施例。
圖28描繪用在圖27之感測電路中之一比較器的一實施例。
圖29描繪用於在一位址錯誤偵測系統之實施例中之一感測電路的另一實施例。
圖30描繪用於在一位址錯誤偵測系統之實施例中之一感測電路的另一實施例。
圖31描繪用於在實施例中之一快閃記憶體單元的佈局。
圖32描繪用於在實施例中之經組態為一ROM單元之一快閃記憶體單元的佈局。
圖33描繪用於與一位址錯誤偵測系統之實施例併用之一列解碼器的一實施例。
圖34描繪用於與一位址錯誤偵測系統之實施例併用之一抹除閘解碼器的一實施例。
圖35描繪用於與一位址錯誤偵測系統之實施例併用之一源極線解碼器的一實施例。
圖36描繪用於與一位址錯誤偵測系統之實施例併用之一控制閘解碼器的一實施例。
圖37描繪與一位址錯誤偵測系統之實施例併用之一高電壓位準偏移器的一實施例。
圖10描繪包含本發明的位址錯誤偵測系統之一快閃記憶體系統的一實施例。晶粒1000包含：用於儲存資料之記憶體陣列1001、1002、1003、及1004，各記憶體陣列可選地利用如圖1中之記憶體單元10、如圖2中之記憶體單元210、如圖3中之記憶體單元310、或其他已知類型的記憶體單元；列解碼器電路1005、1006、1007、及1008，其等用以分別在記憶體陣列1001、1002、1003、及1004中存取欲讀取或欲寫入的列；行解碼器電路1009、1010、1011、及1012，其等用以分別在記憶體陣列1001、1002、1003、及1004中存取欲讀取或欲寫入的行；用以從記憶體陣列1001與1003讀取資料的感測電路1013以及用以從記憶體陣列1002與1004讀取資料的感測電路1014；類比電路1050；控制邏輯電路1051，其等用於提供如冗餘及內建自我測試之各種控制功能；高電壓電路1052，其等用以對該系統提供正電壓供應及負電壓供應；電荷泵電路1053，其等以對記 憶體陣列1001、1002、1003、及1004提供用於抹除及程式化操作之增加的電壓；及介面電路(ITFC)1054，其提供介面接腳以連接至晶片上的其他巨集；高電壓解碼器電路1018、1019、1020、及1021，其等依需要在讀取、抹除、及程式化操作期間使用。晶粒1000進一步包含位址錯誤偵測方塊1022、1023、1024、及1025以及陣列錯誤偵測感測電路1026、1027、1028、及1029，如下文更詳細討論者。
圖11描繪經改善的位址錯誤偵測系統及方法的一實施例。記憶體系統1100包含列解碼器1110、陣列1120、高電壓解碼器1140、行解碼器1150、及感測放大器1160，其等之各者對應於在圖10中具有類似描述的組件。
記憶體系統1100進一步包含位址錯誤偵測陣列1130、位址錯誤偵測電路1170、及比較器1180。位址錯誤偵測電路1130包含一ROM陣列、快閃陣列、或其他非揮發性記憶體裝置，其儲存用於可由列解碼器1110及/或行解碼器1150接收之各可能位址的經編碼值。
各種編碼方案經預想供產生用於各可能位址的驗證資料。一先前技術的編碼方案係示於圖17中。位址錯誤偵測陣列1130含有用於各可能位址的經編碼值。在此實例中，所示者係一四位元位址，該位址係可由列解碼器1110及/或行解碼器1150接收的位址。為了簡化之故，假設位址的列部分係四位元，範圍從0000至1111。此等可能位址之各者係與一字線相關聯，於此處的字線範圍將從WL0至WL15(16個不同的列位址及字線)。各字線將啟動位址錯誤偵測陣 列1130中的一列，且各列儲存等於與該字線相關聯之列位址的一值。因此，位址0000係與WL0相關聯，其將繼而啟動在位址錯誤偵測陣列1130中之儲存該值0000的一列。
再次參照圖11，在圖17的編碼方案下，位址X係由列解碼器1110接收，其將繼而啟動一字線，該字線將存取陣列1120中的一列以及位址錯誤偵測陣列1130中的一列。位址錯誤偵測電路1170將針對位址錯誤偵測陣列1130中的各行感測一值。各行中的值將係位址錯誤偵測陣列1130中之各經啟動列中的值的邏輯「或」。來自各行的值將輸入至比較器1180，該比較器將比較所接收的值與位址X(或在此實例中，位址X的列位址部分)。如先前所討論者，比較器1180的輸出將識別錯的列已經啟動之狀況下的錯誤，此係因為該比較器在該狀況中將輸出指示兩個輸入值係不同的一值。然而，在涉及兩個列由於錯誤而已經啟動之錯誤的每一狀況下，單獨此方案將不是有效的。
經改善的編碼方案係示於圖18A。所屬技術領域中具有通常知識者將理解在位址錯誤偵測陣列1130中儲存及偵測「1」值比「0」值的情況消耗更多能量。在此編碼方案中儲存一額外的位元，此處將該位元標示為「PB」(極性位元)。若PB係「0」，則經編碼位元係與相關聯位址直接匹配。若PB係「1」，則經編碼位元係相關聯位址的一反相版本。在此實施例中，每當該位址中多於一半的位元係「1」時，「1」值將用於PB。舉例而言，對位址「1111」而言，「0000」的值係儲存於位址錯誤偵測陣列1130中，且「1」係儲存於 PB位元中以供該值指示各個值係該對應位址的一反相版本。藉由遵循此方案，該記憶體系統將比使用圖17之先前技術方案中的情況消耗更少能量。
圖18B顯示類似於圖18A者之經改善的編碼方案，其具有用於多列偵測(MRD)之額外的行。MRD行在各列中含有「1」。多列偵測的詳細描述係包含於下文中。
另一經改善的編碼方案係示於圖19。此處，位址中的各個「0」在位址錯誤偵測陣列1130中係經編碼為「01」，且位址中的各個「1」在位址錯誤偵測陣列1130中係經編碼為「10」。因此，位址「0000」係經編碼為「01010101」，且位址「1111」係經編碼為「10101010」。位址中的各位元Ax係經編碼為EAx及EBx。此意指位址錯誤偵測電路1130中的經編碼值將含有如對應位址兩倍之多的位元。由於任兩個位址將總是有至少一個位元彼此不同，對應於兩個位址之任兩個經編碼值的總和在至少一個位元對(EAx及EBx)中將含有圖案「11」。因此，在位址錯誤偵測陣列1130之感測值中偵測圖案「11」將指示已經啟動的兩個位址，其係一錯誤狀態。此係圖17之先前技術的解決方案在至少一些時候無法偵測之一類型的錯誤狀態。
圖12描繪用於實施圖19之編碼方案之一位址錯誤偵測系統及方法的一實施例。記憶體系統1200包含與記憶體系統1100相同的組件，除了位址錯誤偵測電路1210遵循與位址錯誤偵測電路1170不同的設計。此處，位址錯誤偵測電路1210接收來自位址錯誤 偵測陣列1130中之各行的一輸出，其中任何給定行中的值係邏輯地「經或(OR'd)」以建立用於該行的輸出。
圖12進一步描繪位址錯誤偵測電路1210的一實施例。回應於含有位元EAx及EBx(其中x=於位址錯誤偵測電路1210之各列中經編碼之位址位元的數目)之一列的啟動，各位元對(EAx及EBx)係輸入至位址錯誤偵測電路1210中。位址錯誤偵測電路1210包含反及(NAND)閘1201及1204、反或(NOR)閘1202、及反相器1203，組態如所示。若輸入係「01」或「10」，則位址錯誤偵測電路1210的輸出將係「0」，否則將係「1」。「1」指示一錯誤狀態(因為圖案「11」或「00」不應在正常操作期間發生)，且將指示兩列而非一列已經啟動(其係將致使EAx及EBx係「11」的唯一狀況)，或者指示所接收的位址已經變更(其係將致使EAx及EBx係「00」的唯一狀況)。因此，位址錯誤偵測電路1210能夠偵測兩列已經不正確地啟動的一錯誤狀況，其係先前技術系統中所缺少的一特徵。
圖13A描繪經改善的位址錯誤偵測系統的另一實施例。記憶體系統1300包括如先前所述的實施例之列解碼器1110、陣列1120、及行解碼器1150。記憶體系統1300進一步包括位址錯誤偵測陣列1330、位址錯誤偵測陣列1331、及位址錯誤偵測電路1310。行解碼器1150係一組多工器，且常將包含層式多工器。參照圖13B，其顯示例示性行解碼器1150的一部分。陣列1120中的各行係耦接至一位元線。此處，所示者係四個位元線，且經標示為BL0至BL3。第一層多工器選擇一對相鄰的位元線來啟動。兩個此多工器係顯示：T0及 T1。第二層多工器在一對相鄰的位元線中選擇一位元線。此處，各位元線具有其自身的多工器，經標示為V0至V3。因此，若意欲選擇BL0，則將W0及V0被啟動。
再次參照圖13A，可以理解的是行解碼器1150如列解碼器1110般易受錯誤影響。在此實例中，位址X係輸入至行解碼器1150。此處，位址X包含一列位址部分及一行位址部分。位址X含有指示欲啟動多工器之何者的位元(其繼而將確立一位元線)。各位元線係耦接至位址錯誤偵測陣列1310中的一列。當確立一位元線時，將確立位址錯誤偵測陣列1330中的一列，且將確立位址錯誤偵測陣列1331中的一列，並將輸出一值。該值可與位址X的行部分進行比較。若該值係不同的，則一錯誤已發生且錯的位元線已經確立。
用於在圖13A之實施例中的一例示性編碼方案係示於圖20中。此處，所用的係兩層多工器。第一層包含由值T[0]至T[3]所控制的多工器，且第二層包含由值V[0]至V[7]所控制的多工器。應瞭解，額外的層係可行的。此處，第一層中的各多工器係與三位元值(例如V[0]=000)相關聯，且第二層中的各多工器係與二位元值(例如T[0]=00)相關聯。位址錯誤偵測陣列1330及1331含有用於各多工器值的經編碼值。如圖19中，位址之行組分中的各個「0」係經編碼為「01」，且位址中的各個「1」係經編碼為「10」。
再次參照圖13A，可使用圖20的編碼方案。位址錯誤偵測電路1310遵循與位址錯誤偵測電路1210相同的設計，且若在儲存於位址錯誤偵測陣列1310中之經編碼值的位元對中偵測到圖案「11」 或「00」，則其將輸出「0」。因此，記憶體系統1300能夠偵測位址之行組分中的錯誤。
圖14及圖15顯示已描述之實施例的差異。如可見到的，實施例的功能方塊可以不同組態來配置。在圖14中，高電壓解碼器1140係耦合在陣列1120與位址錯誤偵測陣列1130之間。否則該系統如先前實施例相同地操作。在圖15中，列解碼器1110係耦合在陣列1120與位址錯誤偵測陣列1130之間。位址錯誤偵測感測放大器1510係耦合在陣列位址錯誤偵測1130與位址錯誤偵測電路1310之間。否則該系統如先前實施例相同地操作。
圖16描繪記憶體系統1600。此處，列解碼器1603以兩個陣列(陣列1601及陣列1602)來操作。陣列1601係耦接至高電壓解碼器1604、行解碼器1606、及感測放大器1608。陣列1602係耦接至高電壓解碼器1605、行解碼器1607、及感測放大器1609。所用的係單一位址錯誤偵測陣列1610。位址錯誤偵測陣列1610係耦接至位址錯誤偵測電路1611及比較器1612，並可如先前所述之實施例般進行操作。
圖21描繪記憶體系統2100。記憶體系統2100包含陣列1120、位址錯誤偵測陣列1130、及類比比較器2110。在此實例中，位址錯誤偵測陣列1130包含各儲存「1」值的單一行快閃記憶體或ROM單元。當一字線經確立時，該列中的對應單元將輸出「1」，其產生電流Ir。用於Ir的一般值係20μA。若多於一個字線被確立(其將在一錯誤致使預期字線及一非預期字線被確立時發生)，則位址錯 誤偵測陣列1130中之多於一個單元將輸出「1」，其中總輸出電流係n*Ir，其中n係所啟動的字線數目。該輸出經輸入至類比比較器2110中。參考電流亦將經輸入至類比比較器中。例示性參考電流係1.3Ir。若來自位址錯誤偵測陣列1130的輸入超過1.3Ir，則類比比較器2110的輸出將係「1」，其表示多於一個的字線被啟動，其指示一錯誤狀態。若來自位址錯誤偵測陣列1130的輸入小於1.3Ir，則輸出將係「0」，其表示一或零個字線被啟動，其指示一非錯誤狀態。(零字線狀況可能係一錯誤；此實施例將不會偵測該狀態。)可理解的是，可選擇除了1.3以外的其他倍數。
在位址錯誤偵測陣列1130包含快閃記憶體單元的一些實施例中，一單元中的「1」狀態係一經抹除狀態(具有Ir的單元電流)，且一單元中的「0」狀態係一經程式化狀態(具有約0μA的單元電流)。在位址錯誤偵測陣列1130包含快閃記憶體單元的其他實施例中，一單元中的「1」係一經抹除狀態，且該單元中的「0」狀態係該單元與該陣列行之間沒有位元線接觸的一狀態。
圖22描繪記憶體系統2200。記憶體系統2200類似於圖21之記憶體系統2100，除了其在位址錯誤偵測陣列1130中具有兩行單元。記憶體系統2200包含陣列1120、位址錯誤偵測陣列1130、及類比比較器2210及2220。在此實例中，位址錯誤偵測陣列1130包含各儲存「1」值的兩行快閃記憶體或ROM單元。當確立一字線時，該列中的對應單元各將輸出「1」，其對應於電流Ir。用於Ir的一般值係20μA。若多於一個字線被確立(其係一類型的錯誤狀態)，則 位址錯誤偵測陣列1130中之多於一對的單元將輸出「1」，且各行中的總輸出電流係n*Ir，其中n係經啟動的字線數目。該輸出經輸入至類比比較器2210及2220中。參考電流(諸如0.5Ir及1.1Ir)亦係分別至類比比較器2210及2220中的輸入。若來自位址錯誤偵測陣列1130的輸入超過1.1Ir，則比較器2220的輸出將係「1」，其表示多於一個的字線被啟動，其指示一錯誤狀態。若來自位址錯誤偵測陣列1130的輸入超過0.5Ir(但小於1.1Ir)，則比較器2210的輸出將係「1」且比較器2220的輸出將係「0」，其表示確切地一個字線被啟動，其指示一非錯誤狀態。若來自位址錯誤偵測陣列1130的輸入小於0.5Ir，則比較器2210的輸出將係「0」，其表示無字線被啟動，其指示一錯誤狀態。可理解的是，可選擇除了1.1以外的其他倍數，以判定某一數目(如3)的字線是否處於錯誤。
圖23描繪記憶體系統2300。記憶體系統2300包含陣列1120、位址錯誤偵測陣列1130、及類比比較器2310。記憶體系統2300與圖21中之記憶體系統2100相同，除了位址錯誤偵測陣列1130係由其自身的控制閘信號(CGAFD)、抹除閘信號(EGAFD)、及源極線閘信號(SLGAFD)所控制。如圖21中，陣列1120及位址錯誤偵測陣列1130共用字線。因此，在此實施例中，陣列1120及位址錯誤偵測陣列1130共用字線，但使用分開的高電壓控制線。
圖24描繪記憶體系統2400。記憶體系統2400包含陣列1120及位址錯誤偵測陣列1130。位址錯誤偵測陣列1130包含一或多行快閃記憶體單元。由於陣列1120及位址錯誤偵測陣列1130共用 字線及高電壓控制線(控制閘、抹除閘、及源極線閘信號)，位址錯誤偵測陣列1130之一特定列中的單元將在該相同列中的單元於陣列1120中經抹除時被抹除。因此，將需要藉由一控制器或其他遵循抹除操作的裝置來將適當的值程式化至位址錯誤偵測陣列1130中的各經抹除之列中。使用圖17至圖20的編碼方案或另一編碼方案，位址錯誤偵測陣列1130中的某些行含有用於各可能位址之列部分及/或行之經編碼的驗證位元。
圖25描繪記憶體系統2500。記憶體系統2500包含陣列1120及位址錯誤偵測陣列1130。位址錯誤偵測陣列1130包含一或多行快閃記憶體單元。記憶體系統2500與記憶體系統2400相同，除了記憶體系統2500包含電路2510及2520，該等電路在斷電操作期間將一或多個位元線拉降至接地。應瞭解，記憶體系統2500可包含用於位址錯誤偵測陣列1130中之各行的在此類電路上或較少的量。使用圖17至圖20的編碼方案或另一編碼方案，位址錯誤偵測陣列1130中的某些行含有用於各可能位址之列部分及/或行之經編碼的驗證位元。
圖26描繪記憶體系統2600。記憶體系統2600包含陣列1120、位址錯誤偵測陣列1130、及類比比較器2630。位址錯誤偵測陣列1130包含一或多行快閃記憶體單元。記憶體系統2600與記憶體系統2500相同，除了記憶體系統2600包含極性行2610及多列偵測MRD行2620。極性行2610含有用於各列的單一位元，以執行圖18中之PB位元的功能。多列偵測行2620含有用於儲存「1」之各列的單一單元。此行實施如先前對圖21所述之功能性。使用圖17至圖 20的編碼方案或另一編碼方案，位址錯誤偵測陣列1130中的其他行含有用於各可能位址之列部分及/或行之經編碼的驗證位元。
在本文所述的所有實施例中，當指示一錯誤時，該記憶體系統可採取適當步驟。例如，該記憶體系統可忽略由該錯誤影響之任何讀取操作的結果，並可重複該讀取操作。該記憶體系統亦可重複由錯誤影響的任何寫入操作。在陣列1120包含快閃記憶體單元的狀況下，記憶體系統在重複寫入(程式化)操作之前可首先抹除該陣列的相關部分。
圖27描繪一感測電路之一實施例。感測電路2700包含偏壓電晶體2702及2703、電流源電晶體2701及2703、及比較器2705。偏壓電晶體2702連接至位址錯誤偵測陣列1130中的一位元線(行)。偏壓電晶體2703連接至一虛置位元線或一參考電流產生器。
可藉由選擇對於電流源電晶體2701及2703適合的電晶體來選擇不同的組態。在一組態中，比較器2705的輸出將指示一字線是否經確立。電流源電晶體2701及2703係經選擇以產生等於0.5*IR的一電流，其中IR係在該字線經確立時由單一單元所汲取的電流。在此組態中，來自比較器2705的一「0」輸出指示無字線經確立，且一「1」輸出指示一個字線經確立。
在另一組態中，比較器2705的輸出將指示是否多於一個字線經確立。電流源電晶體2701及2703係經選擇以產生等於1.1*IR的一電流，其中IR係在該字線經確立時由單一單元所汲取的電 流。在此組態中，來自比較器2705的一「0」輸出指示一個或更少的字線經確立，指示多於一個字線經確立。
圖28繪示感測電路2700的額外細節。亦描繪偏壓開關2801及2802。
圖29描繪一感測電路之另一實施例。感測電路2900包含偏壓電晶體2902及2904以及電流鏡電晶體2901及2903。偏壓電晶體2902連接至位址錯誤偵測陣列1130中的一位元線(行)。偏壓電晶體2904連接至接地。該輸出將指示「1」或「0」是否自位址錯誤偵測陣列1130輸出在該位元線上。
圖30描繪一感測電路之另一實施例。感測電路3000包含偏壓電晶體3004及3006、電流鏡電晶體3001及3005、及電晶體3002及3003。偏壓電晶體3004連接至位址錯誤偵測陣列1130中的一位元線(行)。偏壓電晶體3006連接至接地。該輸出將指示「1」或「0」是否自位址錯誤偵測陣列1130輸出在該位元線上。
圖31描繪用於快閃記憶體單元3100的佈局，該快閃記憶體單元可用在位址錯誤偵測陣列1130中。快閃記憶體單元3100遵循圖1的記憶體單元10的架構。
圖32描繪用於ROM單元3200的佈局，該ROM單元可用在位址錯誤偵測陣列1130中。ROM記憶體單元3200遵循圖1的記憶體單元10的架構，但經修改以如一ROM單元操作。
圖33描繪一記憶體陣列(例如記憶體陣列1001、1002、1003與1004)內的一磁區中8條字線的列解碼器3300。列解碼器 3300可用於上述實施例中之列解碼器1110。列解碼器3300包含接收預解碼之位址信號之NAND閘3301，該等位址信號在此處顯示為線XPA、XPB、XPC與XPD，其等選擇在一記憶體陣列內之一磁區。當XPA、XPB、XPC與XPD皆為「高」時，NAND閘3301之輸出將為「低」，而且此特定磁區將被選擇。
列解碼器3300進一步包含反相器3302、產生字線WL0之解碼器電路3310、產生WL7之解碼器電路3320，以及產生字線WL1、WL2、WL3、WL4、WL5與WL6之其他解碼器電路(未顯示)。
解碼器電路3310包含PMOS電晶體3311、3312與3314，以及NMOS電晶體3313與3315，配置如圖所示。解碼器電路3310接收NAND閘3301之輸出、反相器3302之輸出，以及經預解碼之位址信號XPZB0。當選擇此特定磁區且XPZB0為「低」時，則將確立(assert)WL0。當XPZB0為「高」時，則將不確立WL0。
同樣地，解碼器電路3320包含PMOS電晶體3321、3322與3324，以及NMOS電晶體3323與3325，配置如圖所示。解碼器電路3320接收NAND閘3301之輸出、反相器3302之輸出，以及經預解碼之位址信號XPZB7。當選擇此特定磁區且XPZB7為「低」時，則將確立WL7。當XPZB7為「高」時，則將不確立WL7。
應瞭解，WL1、WL2以及WL3、WL4、WL5與WL6的解碼器電路(未顯示)將採用和解碼器電路3310與3320相同的設 計，差別在於其等將分別接收輸入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5與XPZB6，而非接收XPZB0或XPZB7。
當選擇此磁區，且希望確立WL0時，NAND閘3301之輸出將為「低」，而反相器之輸出將為「高」。PMOS電晶體3311將為接通，而PMOS電晶體3312與NMOS電晶體3313之間的節點將接收XPZB0的值，該值在欲確立字線WL0時將為「低」。此將接通PMOS電晶體3314，進而將WL0拉「高」至ZVDD，此表示一已確立狀態。就此例而言，XPZB7為「高」表示WL7應為非確立的，此將PMOS電晶體3322與NMOS電晶體3323間的節點拉至XPZB7的值(其為「高」)，於是接通NMOS電晶體3325並導致WL為「低」，此表示一非確立的狀態。以此方式，當選擇此磁區時，可選擇字線WL0...WL7中之一者。
圖34顯示作為高電壓解碼器1018至1021之部分的抹除閘解碼器3400。抹除閘解碼器3400包含NMOS電晶體3401以及PMOS電晶體3402與3403，配置如圖所示。PMOS電晶體3403為限流器，其電流鏡偏壓位準為EGHV_BIAS。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低(例如0V或1.2V或2.5V)，此將接通PMOS電晶體3402並斷開NMOS電晶體3401，進而導致抹除閘(EG)為高(亦即=VEGSUP，例如11.5V)。當欲不確立此抹除閘信號(EG)時，EN_HV_N將為高，此將斷開PMOS電晶體3402並接通NMOS電晶體3401，進而導致抹除閘(EG)為低(亦即=VEGSUP_LOW位準，例如0v或1.2V或2.5V)。
圖35顯示作為高電壓解碼器1018至1021之部分的源極線解碼器3500。源極線解碼器3500包含NMOS電晶體3501、3502、3503、及3504，配置如圖所示。在讀取操作期間，NMOS電晶體3501回應於SLRD_EN信號而將源極線(SL)拉低。在程式化操作期間，NMOS電晶體3502回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體3503透過輸出VSLMON執行監測功能。NMOS電晶體3504回應於EN_HV信號而供應一電壓至源極線(SL)。
圖36描繪作為高電壓解碼器1018至1021之部分的控制閘解碼器3600。控制閘解碼器3600包含NMOS電晶體3601與PMOS電晶體3602。回應於信號EN_HV_N，NMOS電晶體3601下拉控制閘信號(CG)。回應於信號EN_HV_N，PMOS電晶體3602上拉控制閘信號(CG)。
圖37描繪作為高電壓解碼器1018至1021之部分的鎖存電壓偏移器3700。在所示組態中，鎖存電壓偏移器3700包含低電壓鎖存反相器3709、NMOS電晶體3703、3704、3707、與3708、以及PMOS電晶體3701、3702、3705、與3706。鎖存電壓偏移器1800接收EN_SEC作為一輸入並輸出EN_HV和EN_HV_N，該等輸出具有大於EN_SEC與接地之電壓擺動。

Claims (75)

  1. 一種快閃記憶體系統，其包含：一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一列解碼器，其用於接收作為一輸入之一列位址，該列解碼器經耦接至複數個字線，其中各字線經耦接至該記憶體陣列中之快閃記憶體單元之一列；一位址錯誤偵測陣列，其包含以列與行配置的記憶體單元，其中該複數個字線之各者經耦接至該位址錯誤偵測陣列中的一列；及一比較器，其用於比較由該列解碼器所接收的一列位址與回應於該列解碼器對一字線的一確立(assertion)而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，則該比較器係用於指示一錯誤。
  2. 如請求項1之系統，其中對一列位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「01」值，且對一列位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「10」值。
  3. 如請求項1之系統，其中對一列位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「10」值，且對一列位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「01」值。
  4. 如請求項1之系統，其中該位址錯誤偵測陣列包含一或多個源極線電晶體，該一或多個源極線電晶體在一斷電操作期間將該位址錯誤偵測陣列中的一或多個行拉至接地。
  5. 如請求項1之系統，其中該位址錯誤偵測陣列包含單元之一行，其中一單元中的一第一值指示含有該單元之一列中的位元係以一反相方式儲存，且該單元中的一第二值指示含有該單元之該列中的位元係以一非反相方式儲存。
  6. 如請求項1之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  7. 如請求項1之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一分離閘快閃記憶體單元。
  8. 如請求項1之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
  9. 如請求項1之系統，其中該記憶體陣列中之各快閃記憶體單元係透過一源極側熱電子程式化機制來程式化。
  10. 如請求項1之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元透過一源極側熱電子程式化機制來程式化。
  11. 如請求項1之系統，其中該記憶體陣列中之各快閃記憶體單元包含一浮閘及一抹除閘，其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  12. 如請求項1之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元包含一浮閘及一抹除閘，其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  13. 如請求項1之系統，其中對該記憶體陣列中之各快閃記憶體單元而言，一快閃記憶體單元中的一經抹除狀態代表一「1」值，且一快閃記憶體單元中之一經程式化狀態代表一「0」值。
  14. 如請求項1之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，且該等快閃記憶體單元中的一經抹除狀態代表一「1」值，且該等快閃記憶體單元中之一經程式化狀態代表一「0」值。
  15. 如請求項1之系統，其中該記憶體陣列及該位址錯誤偵測陣列係耦接至不同的控制閘線、抹除閘線、及源極線。
  16. 如請求項1之系統，其進一步包含一感測電路，該感測電路用於讀取該位址錯誤偵測陣列中的資料。
  17. 如請求項16之系統，其中該感測電路係一差動式感測電路。
  18. 如請求項16之系統，其中該感測電路係一單端感測電路。
  19. 一種快閃記憶體系統，其包含：一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一列解碼器，其用於接收作為一輸入之一列位址，該列解碼器經耦接至複數個字線，其中各字線經耦接至該記憶體陣列中之快閃記憶體單元之一列；一位址錯誤偵測陣列，其包含記憶體單元之一行，其中該複數個字線之各者經耦接至該行中之一記憶體單元；及 一類比比較器，其用於比較由該行所汲取的一電流與一參考電流，且若由該行所汲取的該電流超過該參考電流，則該類比比較器用於指示一錯誤。
  20. 如請求項19之系統，其中該位址錯誤偵測陣列包含一或多個源極線電晶體，該一或多個源極線電晶體在一斷電操作期間將該位址錯誤偵測陣列中的一或多個行拉至接地。
  21. 如請求項19之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  22. 如請求項19之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一分離閘快閃記憶體單元。
  23. 如請求項19之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
  24. 如請求項19之系統，其中該記憶體陣列中之各快閃記憶體單元係透過一源極側熱電子程式化機制來程式化。
  25. 如請求項19之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元透過一源極側熱電子程式化機制來程式化。
  26. 如請求項19之系統，其中該記憶體陣列中之各快閃記憶體單元包含一浮閘及一抹除閘，其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  27. 如請求項19之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元包含一浮閘及一抹除閘， 其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  28. 如請求項19之系統，其中對該記憶體陣列中之各快閃記憶體單元而言，一快閃記憶體單元中的一經抹除狀態代表一「1」值，且一快閃記憶體單元中之一經程式化狀態代表一「0」值。
  29. 如請求項19之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，且該等快閃記憶體單元中的一經抹除狀態代表一「1」值，且該等快閃記憶體單元中之一經程式化狀態代表一「0」值。
  30. 如請求項19之系統，其中該記憶體陣列及該位址錯誤偵測陣列係耦接至不同的控制閘線、抹除閘線、及源極線。
  31. 如請求項19之系統，其中若未有列經選擇，則該類比比較器指示一錯誤。
  32. 如請求項19之系統，其中若有一列且僅一列經選擇，則該類比比較器指示無錯誤。
  33. 如請求項19之系統，其中若有二或更多列經選擇，則該類比比較器指示一錯誤。
  34. 如請求項19之系統，其進一步包含一感測電路，該感測電路用於讀取該位址錯誤偵測陣列中的資料。
  35. 如請求項34之系統，其中該感測電路係一差動式感測電路。
  36. 如請求項34之系統，其中該感測電路係一單端感測電路。
  37. 一種快閃記憶體系統，其包含： 一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一列解碼器，其用於接收作為一輸入之一列位址，該列解碼器經耦接至複數個字線，其中各字線經耦接至該記憶體陣列中之快閃記憶體單元之一列；一位址錯誤偵測陣列，其包含以列與行配置的記憶體單元，該等行包含一指示行，其中該複數個字線之各者經耦接至該位址錯誤偵測陣列中的一列，且一指示行中的各記憶體單元儲存相同值；一第一比較器，其用於比較由該列解碼器所接收的一列位址與回應於該列解碼器對一字線的一確立而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，則該第一比較器係用於指示一錯誤；及一第二比較器，其用於比較由該指示行所汲取的一電流與一參考電流，且若由該指示行所汲取的該電流超過該參考電流，該第二比較器用於指示一錯誤。
  38. 如請求項37之系統，其中對一列位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「01」值，且對一列位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「10」值。
  39. 如請求項37之系統，其中該位址錯誤偵測陣列包含單元之一行，其中一單元中的一第一值指示含有該單元之一列中的位元係以一反相方式儲存，且該單元中的一第二值指示含有該單元之該列中的位元係以一非反相方式儲存。
  40. 如請求項37之系統，其中該位址錯誤偵測陣列包含單元之一行，各單元儲存一「1」值。
  41. 如請求項37之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  42. 如請求項37之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
  43. 一種快閃記憶體系統，其包含：一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一行解碼器，其用於接收作為一輸入之一行位址，該行解碼器經耦接至複數個位元線，其中各位元線經耦接至該記憶體陣列中之快閃記憶體單元之一行；一位址錯誤偵測陣列，其包含以列與行配置的記憶體單元，其中該複數個位元線之各者經耦接至該位址錯誤偵測陣列中的一列；一比較器，其用於比較由該行解碼器所接收的一行位址與回應於由該行解碼器對一位元線的一確立而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，則該比較器係用於指示一錯誤。
  44. 如請求項43之系統，其中對一行位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「01」值，且對一行位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「10」值。
  45. 如請求項43之系統，其中該位址錯誤偵測陣列包含單元之一行，其中一單元中的一第一值指示含有該單元之一列中的位元係以一反 相方式儲存，且該單元中的一第二值指示含有該單元之該列中的位元係以一非反相方式儲存。
  46. 如請求項43之系統，其中該位址錯誤偵測陣列包含單元之一行，各單元儲存一「1」值。
  47. 如請求項43之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  48. 如請求項43之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
  49. 一種快閃記憶體系統，其包含：一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一列解碼器，其用於接收作為一輸入之一列位址，該列解碼器經耦接至複數個字線，其中各字線經耦接至該記憶體陣列中之快閃記憶體單元之一列；一行解碼器，其用於接收作為一輸入之一行位址，該行解碼器經耦接至複數個位元線，其中各位元線經耦接至該記憶體陣列中之快閃記憶體單元之一行；一位址錯誤偵測陣列，其包含以列與行配置的記憶體單元，其中該複數個字線之各者及該複數個位元線之各者經耦接至該位址錯誤偵測陣列中的一列；一第一比較器，其用於比較由該列解碼器所接收的一列位址與回應於由該列解碼器對一字線的該確立而自該位址錯誤偵測陣列輸 出的一值，且若經比較之該等值不同，該第一比較器係用於指示一錯誤；及一第二比較器，其用於比較由該行解碼器所接收的一行位址與回應於由該行解碼器對一位元線的該確立而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，該第二比較器係用於指示一錯誤。
  50. 如請求項49之系統，其中對一列或行位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「01」值，且對一列或行位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「10」值。
  51. 如請求項49之系統，其中對一列或行位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「10」值，且對一列或行位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「01」值。
  52. 如請求項49之系統，其中該位址錯誤偵測陣列包含一或多個源極線電晶體，該一或多個源極線電晶體在一斷電操作期間將該位址錯誤偵測陣列中的一或多個行拉至接地。
  53. 如請求項49之系統，其中該位址錯誤偵測陣列包含單元之一行，其中一單元中的一第一值指示含有該單元之一列中的位元係以一反相方式儲存，且該單元中的一第二值指示含有該單元之該列中的位元係以一非反相方式儲存。
  54. 如請求項49之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  55. 如請求項49之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一分離閘快閃記憶體單元。
  56. 如請求項49之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
  57. 如請求項49之系統，其中該記憶體陣列中之各快閃記憶體單元係透過一源極側熱電子程式化機制來程式化。
  58. 如請求項49之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元透過一源極側熱電子程式化機制來程式化。
  59. 如請求項49之系統，其中該記憶體陣列中之各快閃記憶體單元包含一浮閘及一抹除閘，其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  60. 如請求項49之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，該快閃記憶體單元包含一浮閘及一抹除閘，其中該浮閘之一頂隅角朝向該抹除閘之一內側隅角突出以增強抹除效率。
  61. 如請求項49之系統，其中對該記憶體陣列中之各快閃記憶體單元而言，一快閃記憶體單元中的一經抹除狀態代表一「1」值，且一快閃記憶體單元中之一經程式化狀態代表一「0」值。
  62. 如請求項49之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一快閃記憶體單元，且該等快閃記憶體單元中的一經抹除狀態代 表一「1」值，且該等快閃記憶體單元中之一經程式化狀態代表一「0」值。
  63. 如請求項49之系統，其中該記憶體陣列及該位址錯誤偵測陣列係耦接至不同的控制閘線、抹除閘線、及源極線。
  64. 如請求項49之系統，其進一步包含一類比比較器，若未有列經選擇，則該類比比較器指示一錯誤。
  65. 如請求項49之系統，其進一步包含一類比比較器，若有一列且僅一列經選擇，則該類比比較器指示無錯誤。
  66. 如請求項49之系統，其進一步包含一類比比較器，若有二或更多列經選擇，則該類比比較器指示一錯誤。
  67. 如請求項49之系統，其進一步包含一感測電路，該感測電路用於讀取該位址錯誤偵測陣列中的資料。
  68. 如請求項67之系統，其中該感測電路係一差動式感測電路。
  69. 如請求項67之系統，其中該感測電路係一單端感測電路。
  70. 一種快閃記憶體系統，其包含：一記憶體陣列，其包含以列與行配置之快閃記憶體單元；一列解碼器，其用於接收作為一輸入之一列位址，該列解碼器經耦接至複數個字線，其中各字線經耦接至該記憶體陣列中之快閃記憶體單元之一列；一行解碼器，其用於接收作為一輸入之一行位址，該行解碼器經耦接至複數個位元線，其中各位元線經耦接至該記憶體陣列中之快閃記憶體單元之一行； 一位址錯誤偵測陣列，其包含以列與行配置的記憶體單元，該等行包含一指示行，其中該複數個字線之各者及該複數個位元線之各者經耦接至該位址錯誤偵測陣列中的一列，且該指示行中的各記憶體單元儲存相同值；一第一比較器，其用於比較由該列解碼器所接收的一列位址與回應於由該列解碼器對一字線的該確立而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，該第一比較器係用於指示一錯誤；一第二比較器，其用於比較由該行解碼器所接收的一行位址與回應於由該行解碼器對一位元線的該確立而自該位址錯誤偵測陣列輸出的一值，且若經比較之該等值不同，該第二比較器係用於指示一錯誤；及一第三比較器，其用於比較由該指示行所汲取的一電流與一參考電流，且若由該指示行所汲取的該電流超過該參考電流，則該第三比較器用於指示一錯誤。
  71. 如請求項70之系統，其中對一列或行位址中的各「0」位元而言，該位址錯誤偵測陣列儲存一「01」值，且對一列或行位址中的各「1」位元而言，該位址錯誤偵測陣列儲存一「10」值。
  72. 如請求項70之系統，其中該位址錯誤偵測陣列包含單元之一行，其中一單元中的一第一值指示含有該單元之一列中的位元係以一反相方式儲存，且該單元中的一第二值指示含有該單元之該列中的位元係以一非反相方式儲存。
  73. 如請求項70之系統，其中該位址錯誤偵測陣列包含單元之一行，各單元儲存一「1」值。
  74. 如請求項70之系統，其中該記憶體陣列中之各快閃記憶體單元係一分離閘快閃記憶體單元。
  75. 如請求項70之系統，其中該位址錯誤偵測陣列中之各記憶體單元係一ROM單元。
TW107110122A 2017-03-23 2018-03-23 快閃記憶體系統中之位址錯誤偵測 TWI666642B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/467,174 2017-03-23
US15/467,174 US10431265B2 (en) 2017-03-23 2017-03-23 Address fault detection in a flash memory system
PCT/US2018/016497 WO2018175001A1 (en) 2017-03-23 2018-02-01 Address fault detection in a flash memory system
??PCT/US18/16497 2018-02-01

Publications (2)

Publication Number Publication Date
TW201835932A true TW201835932A (zh) 2018-10-01
TWI666642B TWI666642B (zh) 2019-07-21

Family

ID=63583557

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107110122A TWI666642B (zh) 2017-03-23 2018-03-23 快閃記憶體系統中之位址錯誤偵測

Country Status (7)

Country Link
US (2) US10431265B2 (zh)
EP (1) EP3602562A4 (zh)
JP (1) JP6817461B2 (zh)
KR (1) KR102314292B1 (zh)
CN (2) CN116825172A (zh)
TW (1) TWI666642B (zh)
WO (1) WO2018175001A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534554B2 (en) 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11132147B2 (en) 2018-10-16 2021-09-28 Micron Technology, Inc. Memory command verification
US11521697B2 (en) * 2019-01-30 2022-12-06 STMicroelectronics International, N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11393532B2 (en) * 2019-04-24 2022-07-19 Stmicroelectronics International N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11289164B2 (en) 2020-06-03 2022-03-29 Silicon Storage Technology, Inc. Word line and control gate line tandem decoder for analog neural memory in deep learning artificial neural network
WO2023091172A1 (en) * 2021-11-22 2023-05-25 Silicon Storage Technology, Inc. Address fault detection in a memory system

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302495A (ja) * 1987-04-03 1988-12-09 Toshiba Corp 半導体メモリ装置
JPH06201792A (ja) * 1993-01-06 1994-07-22 Nec Corp テスト回路
JPH06267283A (ja) * 1993-03-16 1994-09-22 Mitsubishi Electric Corp データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法
TW332342B (en) * 1996-11-11 1998-05-21 Mos Electronics Taiwan Inc Structure and fabrication method of split-gate flash memory
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US6111001A (en) * 1998-11-24 2000-08-29 Ppg Industries Ohio, Inc. Compositions containing rheology modifiers with functional group-containing polymers
US6111801A (en) 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US6208557B1 (en) 1999-05-21 2001-03-27 National Semiconductor Corporation EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming
US6590818B1 (en) * 2002-06-17 2003-07-08 Motorola, Inc. Method and apparatus for soft defect detection in a memory
DE60208376T2 (de) * 2002-10-07 2006-08-03 Infineon Technologies Ag Verfahren zum Speichern von Fehlern einer Speichervorrichtung in einem Diagnosefeld mit minimaler Speicherkapazität
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7257038B2 (en) 2006-01-03 2007-08-14 Infineon Technologies Ag Test mode for IPP current measurement for wordline defect detection
KR100781984B1 (ko) * 2006-11-03 2007-12-06 삼성전자주식회사 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
ATE515774T1 (de) * 2006-12-07 2011-07-15 Continental Teves Ag & Co Ohg Verfahren und halbleiterspeicher mit einer einrichtung zur erkennung von adressierungsfehlern
US20090037782A1 (en) * 2007-08-01 2009-02-05 Arm Limited Detection of address decoder faults
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8775865B2 (en) * 2009-06-24 2014-07-08 Headway Technologies, Inc. Method and apparatus for scrubbing accumulated disturb data errors in an array of SMT MRAM memory cells including rewriting reference bits
US8560899B2 (en) 2010-07-30 2013-10-15 Infineon Technologies Ag Safe memory storage by internal operation verification
TWI422017B (zh) 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8379468B2 (en) * 2011-06-27 2013-02-19 Freescale Semiconductor, Inc. Word line fault detection
US8625365B2 (en) 2011-08-18 2014-01-07 Freescale Semiconductor, Inc. Memory device and method using encode values for access error condition detection
JP2013191255A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 内容参照メモリシステム
KR20140013695A (ko) 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
US9490031B2 (en) 2014-02-26 2016-11-08 Freescale Semiconductor, Inc. High-speed address fault detection using split address ROM
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices
CN103916275A (zh) * 2014-03-31 2014-07-09 杭州华三通信技术有限公司 一种bfd检测装置和方法
US9472257B2 (en) 2014-05-15 2016-10-18 Qualcomm Incorporated Hybrid magnetoresistive read only memory (MRAM) cache mixing single-ended and differential sensing
US9263152B1 (en) * 2014-07-23 2016-02-16 Freescale Semiconductor, Inc. Address fault detection circuit
JP6430194B2 (ja) * 2014-09-29 2018-11-28 ルネサスエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
US20180277174A1 (en) 2018-09-27
CN110431634B (zh) 2023-07-25
JP2020511731A (ja) 2020-04-16
US10431265B2 (en) 2019-10-01
US10692548B2 (en) 2020-06-23
CN116825172A (zh) 2023-09-29
EP3602562A1 (en) 2020-02-05
CN110431634A (zh) 2019-11-08
KR20190123771A (ko) 2019-11-01
EP3602562A4 (en) 2021-01-13
WO2018175001A1 (en) 2018-09-27
JP6817461B2 (ja) 2021-01-20
TWI666642B (zh) 2019-07-21
KR102314292B1 (ko) 2021-10-20
US20190378548A1 (en) 2019-12-12

Similar Documents

Publication Publication Date Title
TWI666642B (zh) 快閃記憶體系統中之位址錯誤偵測
TWI640991B (zh) 改良式快閃記憶體單元與相關解碼器
JP2001057088A (ja) Ｎａｎｄ型不揮発性メモリ
KR100377307B1 (ko) 블럭 단위로 소거를 행하는 반도체 기억 장치
JP2022511134A (ja) フラッシュメモリセルにアクセスするためのアレイの列及び行を構成する方法及び装置
CN108701483B (zh) 具有泄漏补偿的存储器电路
US9761316B2 (en) Reconfigurable sense amplifier for a memory device
JP3346850B2 (ja) 不揮発性半導体メモリ
KR20240060673A (ko) 메모리 시스템에서의 어드레스 결함 검출
WO2023091172A1 (en) Address fault detection in a memory system
JP6384232B2 (ja) 半導体装置及びその制御方法
JP2007149186A (ja) 不揮発性半導体記憶装置