CN116825172A - 闪存存储器系统中的地址故障检测 - Google Patents

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Abstract

公开了一种用于在闪存存储器系统中执行地址故障检测的系统和方法。地址故障检测阵列用于确认激活的字线或位线为实际上旨在基于接收的地址来激活的字线或位线，这将识别其中错误的字线或位线被激活的故障类型。地址故障检测阵列还用于指示是否激活了多于一个字线或位线，这将识别其中两个或更多个字线或位线被激活的故障类型。

Description

闪存存储器系统中的地址故障检测
本发明专利申请是国际申请号为PCT/US2018/016497，国际申请日为2018年2月1日，进入中国国家阶段的申请号为201880019156.0，名称为“闪存存储器系统中的地址故障检测”的发明专利申请的分案申请。
相关专利申请
本申请要求于2017年3月23日提交的美国专利申请15/467,174的权益。
技术领域
公开了一种用于在闪存存储器系统中执行地址故障检测的系统和方法。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并且与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并且与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并且与其绝缘。擦除栅EG 28在第一区14上方并且与浮栅24和耦合栅26相邻，并且与该浮栅和该耦合栅绝缘。浮栅24的顶角可指向T形擦除栅28的内角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅28上施加高电压而使其他端子等于零伏特来擦除存储器单元10。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而导通处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。
通过源极侧热电子编程机制，借助在耦合栅26上施加高电压、在源极线14上施加高电压、在擦除栅28上施加中等电压以及在位线20上施加编程电流，来对存储器单元10编程。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关断处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
以如下方式在电流感测模式中读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地，并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。
作为另外一种选择，可以如下方式在电压感测模式中读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地>0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。
在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作
响应于读取、擦除或编程命令，逻辑电路270(图2中)使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。
表1：使用正电压进行读取、擦除和编程的闪存存储器单元10的操作
在申请人的一项最新申请(于2015年1月21日提交的以引用方式并入的美国专利申请14/602,262)中，申请人公开了一种发明，由此可在读取、编程和/或擦除操作期间，将负电压施加到字线22和/或耦合栅26。在该实施方案中，施加到选择的和未选择的存储器单元10的电压和电流如下。
表2：使用负电压进行读取和/或编程的闪存存储器单元10的操作
在美国专利申请14/602,262的另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，并且可在擦除操作期间将负电压施加到耦合栅26，使得以下电压被施加：
表3：使用负电压进行擦除的闪存存储器单元10的操作
上述CGINH信号为抑制信号，该抑制信号被施加到未选择的单元的耦合栅26，该未选择的单元与选择的单元共享擦除栅28。
图2示出了另一个现有技术闪存存储器单元210的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元210包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、字线22、浮栅24和擦除栅28。与现有技术闪存存储器单元10不同，闪存存储器单元210不包含耦合栅或控制栅，而是仅包含四个端子：位线20、字线22、擦除栅28和源极线14。这显著降低了操作闪存存储器单元阵列所需的电路(诸如解码器电路)的复杂性。
擦除操作(通过擦除栅进行擦除)和读取操作与图1的操作类似，不同的是不存在控制栅偏置。编程操作也在无控制栅偏置的情况下完成，因此源极线上的编程电压更高以对缺少控制栅偏置进行补偿。
表4示出了可应用到四个端子以执行读取、擦除和编程操作的典型电压范围：
表4：闪存存储器单元210的操作
WL WL-未选 BL BL-未选 EG EG-未选 SL SL-未选
读取 0.7-2.2V -0.5V/0V 0.6-2V 0V/FLT 0-2.6V 0-2.6V 0V 0V/FLT/VB
擦除 -0.5V/0V -0.5V/0V 0V 0V 11.5V 0-2.6V 0V 0V
编程 1-1.5V -0.5V/0V 1-3μA Vinh(约1.8V) 4.5V 0-2.6V 7-9V 0-1V/FLT
图3示出了另一个现有技术闪存存储器单元310的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元310包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、以及浮栅24、以及擦除栅28。与现有技术闪存存储器单元10不同，闪存存储器单元310不包含耦合栅或控制栅或擦除栅。另外，字线322替换字线22并且具有与字线22不同的物理形状，如图所示。
现有技术非易失性存储器单元310的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元310进行擦除，方法是在字线322上施加高电压，并且位线和源极线的电压为零伏。电子从浮栅24隧穿到字线322中，使得浮栅24带正电，从而在读取条件下导通单元310。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元310进行编程，方法是在源极线14上施加高电压，在字线322上施加低电压，以及在位线320上施加编程电流。流过字线322与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元310。所得的单元编程状态被称为‘0’状态。
可用于存储器单元310中的读取、编程、擦除和待机操作的示例性电压在下表5中示出：
表5：闪存存储器单元310的操作
现有技术中还已知用于在存储器系统中执行地址故障检测的各种技术。有时会由于材料的缺陷或由于辐射(诸如太阳耀斑)而发生地址故障，这可能导致“1”位在地址内翻转为“0”位，反之亦然。地址故障的结果是解码器可能接收到预期操作地址，但由于发生故障，解码器中的位将被更改，并且解码器可能激活对应于不同地址的字线，这将导致存储器阵列中的错误的行被访问。另一个可能的结果是，故障将导致解码器激活对应于预期地址的字线和对应于不同于预期地址的另一地址的字线。如果未检测到或未校正，则地址故障将导致发生错误的读取或写入/编程操作。
图4示出了现有技术存储器系统400。现有技术存储器系统400包括行解码器410和阵列420。行解码器410接收地址X，该地址在此是与阵列420中的所选择的行对应的地址或地址的一部分。行解码器410对地址X进行解码并且选择对应于该所选择的行的字线。在该简化示例中，示出了四个字线：WL0(对应于地址0000)、WL1(对应于地址0001)、WL2(对应于地址0010)和WL3(对应于地址0011)。所选择的字线将激活阵列420内的存储器单元行。因此，例如，如果接收到地址0010，则行解码器410将激活WL2(对应于地址0010)。
图5示出了如图4所示的现有技术存储系统400。然而，在这种情况下，发生了地址故障。行解码器410接收地址0010，但这次，代替激活WL2(对应于地址0010)，由于在行解码器410中发生故障，行解码器410反而激活WL3(对应于地址0011)。如果未检测到或未校正该故障，则会发生错误的读取或编程操作。
图6示出了如图4和图5所示的现有技术存储系统400。然而，在这种情况下，发生了与图4中不同类型的地址故障。行解码器410接收地址0010，但这次，代替仅激活WL2(对应于地址0010)，由于在行解码器410中发生故障，行解码器410反而激活WL2和WL3(对应于地址0011)。如果未检测到或未校正该故障，则会发生错误的读取或编程操作。
图7示出了现有技术存储器系统700。存储器系统700包括行解码器410和阵列420，与在先前附图的存储器系统中一样。然而，诸如WL0、WL1、WL2和WL3的字线也耦合到ROM(只读存储器)710。ROM 710执行验证功能。每个字线耦合到ROM 710中的单元行。当特定字线被激活时，激活ROM 710中的对应的单元行。通过设计，每个字线对应于ROM 710中的一行，并且ROM 710中的每一行在其单元中存储不同的值。在该示例中，ROM 710中的每一行存储与对应于绑定到该行的字线的地址相同的值。因此，WL0对应于地址0000，并且存储在附接到WL0的ROM 710中的行中的值也为0000。
在图8中，再次示出了存储器系统700。行解码器410接收地址0010，但由于故障状况，WL3(对应于地址0011)而不是WL2(对应于地址0010)被选择。这将导致在阵列420中选择了错误的存储器单元行。由于WL3被激活，因此ROM 710中对应于WL3的行也被激活，并且ROM710输出存储在该行中的值0011。比较器450将行解码器410所接收的地址(即，0010)与ROM710的输出(即，0011)进行比较，并且确定值不匹配。然后，比较器450可以输出某个值(诸如“0”)，该值被理解为表示未发现匹配，这指示已发生地址故障。
尽管现有技术存储器系统700能够检测到其中错误的字线被激活的地址故障，但现有技术存储器系统700不能在其中多个行而不是仅一行被选择的至少一些情况下检测到故障。在图9中，再次示出了存储器系统700。在该示例中，发生地址故障，其中用于预期行的字线(即，用于地址0010的WL2)被激活，并且另一字线(即，用于地址0011的WL3)被激活。WL2和WL3两者将都被激活，并且将输出ROM 710中这两行的内容。逻辑上，ROM 710被设计成使得当两行被激活时，输出将为这两行的“或”。因此，存储的值0010和0011将使输出为0011。比较器450将行解码器410所接收的地址(即，0010)与ROM 710的输出(即，0011)进行比较。在这种情况下，将检测到故障。然而，如果相反，预期地址为0011，并且故障使得对应于0010和0011的字线再次被激活，则ROM 710的输出将为0011(其与行解码器410所接收的地址相同)，并且比较器不会检测到故障。因此，可以理解，存储器系统700并不总是有效地识别其中两行而不是一行被选择的这种类型的地址故障。
需要改进的地址故障检测系统，其可识别存储器系统中的两种类型的地址故障，即，其中错误的字线被断言的第一种情况以及其中正确的字线被断言但第二线也被断言的第二种情况。
发明内容
公开了用于在闪存存储器系统中执行地址故障检测的系统和方法。地址故障检测阵列用于确认激活的字线或位线为实际上旨在基于接收的地址来激活的字线或位线，这将识别其中错误的字线或位线被激活的故障类型。地址故障检测阵列还用于指示是否激活了多于一个字线或位线，这将识别其中两个或更多个字线或位线被激活的故障类型。
附图说明
图1是本发明可应用到的现有技术非易失性存储器单元的横截面视图。
图2是本发明可应用到的另一个现有技术非易失性存储器单元的横截面视图。
图3是本发明可应用到的另一个现有技术非易失性存储器单元的横截面视图。
图4示出了现有技术存储器系统。
图5示出了可在图4的现有技术存储器系统中发生的一种类型的地址故障。
图6示出了可在图4的现有技术存储器系统中发生的另一种类型的地址故障。
图7示出了现有技术地址故障检测系统。
图8示出了图7的现有技术地址故障检测系统和一种类型的地址故障。
图9示出了图7的现有技术地址故障检测系统和另一种类型的地址故障。
图10是包括图1至图3中所示类型的非易失性存储器单元并且包含改进的地址故障检测系统的管芯的布局图。
图11示出了地址故障检测系统的实施方案。
图12示出了地址故障检测系统的另一个实施方案。
图13A和图13B示出了地址故障检测系统的另一个实施方案。
图14示出了地址故障检测系统的另一个实施方案。
图15示出了地址故障检测系统的另一个实施方案。
图16示出了地址故障检测系统的另一个实施方案。
图17示出了用于地址的验证数据的现有技术编码方案。
图18A示出了用于地址的验证数据的编码方案的实施方案。
图18B示出了用于地址的验证数据的编码方案的另一个实施方案。
图19示出了用于地址的验证数据的编码方案的另一个实施方案。
图20示出了用于地址的验证数据的编码方案的另一个实施方案。
图21示出了地址故障检测系统的实施方案。
图22示出了地址故障检测系统的另一个实施方案。
图23示出了地址故障检测系统的另一个实施方案。
图24示出了地址故障检测系统的另一个实施方案。
图25示出了地址故障检测系统的另一个实施方案。
图26示出了地址故障检测系统的另一个实施方案。
图27示出了在地址故障检测系统的实施方案中使用的感测电路的实施方案。
图28示出了在图27的感测电路中使用的比较器的实施方案。
图29示出了在地址故障检测系统的实施方案中使用的感测电路的另一个实施方案。
图30示出了在地址故障检测系统的实施方案中使用的感测电路的另一个实施方案。
图31示出了在实施方案中使用的闪存存储器单元的布局。
图32示出了在实施方案中使用的配置为ROM单元的闪存存储器单元的布局。
图33示出了与地址故障检测系统的实施方案一起使用的行解码器的实施方案。
图34示出了与地址故障检测系统的实施方案一起使用的擦除栅解码器的实施方案。
图35示出了与地址故障检测系统的实施方案一起使用的源极线解码器的实施方案。
图36示出了与地址故障检测系统的实施方案一起使用的控制栅解码器的实施方案。
图37示出了与地址故障检测系统的实施方案一起使用的高电压电平移位器的实施方案。
具体实施方式
图10示出了本发明的包括地址故障检测系统的闪存存储器系统的实施方案。管芯1000包括：存储器阵列1001、1002、1003和1004，其用于存储数据，每个存储器阵列任选地利用如图1所示的存储器单元10、如图2所示的存储器单元210、如图3所示的存储器单元310、或其他已知类型的存储器单元；行解码器电路1005、1006、1007和1008，用于分别访问存储器阵列1001、1002、1003和1004中的行以从行中读取或写入行；列解码器电路1009、1010、1011和1012，用于分别访问存储器阵列1001、1002、1003和1004中的列以从列中读取或写入列；感测电路1013，用于从存储器阵列1001和1003读取数据，以及感测电路1014，用于从存储器阵列1002和1004读取数据；模拟电路1050；控制逻辑电路1051，用于提供诸如冗余和内建自测试的各种控制功能；高电压电路1052，用于为系统提供正负电压源；电荷泵电路1053，用于为存储器阵列1001、1002、1003和1004的擦除和编程操作提供增加的电压；以及接口电路(ITFC)1054，用于提供接口引脚以连接到芯片上的其他宏；高电压解码器电路1018、1019、1020和1021，根据需要在读取、擦除和编程操作期间使用。管芯1000还包括地址故障检测块1022、1023、1024和1025以及阵列故障检测感测电路1026、1027、1028和1029，下面将更详细地讨论。
图11示出了改进的地址故障检测系统和方法的实施方案。存储器系统1100包括行解码器1110、阵列1120、高电压解码器1140、列解码器1150和感测放大器1160，其中的每一个对应于与图10具有类似描述的部件。
存储器系统1100还包括地址故障检测阵列1130、地址故障检测电路1170和比较器1180。地址故障检测电路1130包括ROM阵列、闪存阵列或存储可由行解码器1110和/或列解码器1150接收的每个可能地址的编码值的其他非易失性存储器设备。
为针对每个可能地址生成验证数据，可以设想各种编码方案。在图17中示出现有技术编码方案。地址故障检测阵列1130包含每个可能地址的编码值。在该示例中，示出了四位地址，其是行解码器1110和/或列解码器1150可以接收的地址。为简单起见，可以假设的是，地址的行部分为四位，其范围为0000到1111。这些可能地址中的每一个与字线相关联，这里的字线范围从WL0到WL15(16个不同的行地址和字线)。每个字线将激活地址故障检测阵列1130中的行，并且每一行存储等于与该字线相关联的行地址的值。因此，地址0000与WL0相关联，WL0继而将激活将值0000存储在地址故障检测阵列1130中的行。
再次参考图11，在图17的编码方案下，行解码器1110接收地址X，该行解码器继而将激活字线，该字线将访问阵列1120中的行和地址故障检测阵列1130中的行。地址故障检测电路1170将感测地址故障检测阵列1130中的每一列的值。每一列中的值将是地址故障检测阵列1130中的每个激活行中的值的逻辑“或”。将来自每一列的值将输入到比较器1180，该比较器将所接收的值与地址X(或者，在该示例中，地址X的行地址部分)进行比较。如前所述，比较器1180的输出将在其中错误的行被激活的情况下识别故障，因为在那种情况下，比较器将输出指示这两个输入值不同的值。然而，仅该方案在涉及其中两行由于故障而被激活的故障的每种情况下都不会有效。
在图18A中示出改进的编码方案。本领域的普通技术人员将理解，在地址故障检测阵列1130中存储和检测“1”值比“0”值的情况消耗更多的能量。在该编码方案中，存储附加位，这里标记为“PB”(极性位)。如果PB为“0”，则编码位与相关联的地址直接匹配。如果PB为“1”，则编码位为相关联的地址的反相版本。在该实施方案中，只要地址中的一半以上的位为“1”，就将“1”值用于PB。例如，对于地址“1111”，值“0000”存储在地址故障检测阵列1130中，并且“1”存储在该值的PB位中以指示每个值为对应地址的反相版本。通过遵循该方案，存储器系统将消耗比使用图17的现有技术方案的情况更少的能量。
图18B示出了与图18A中所示类似的改进的编码方案，具有用于多行检测(MRD)的附加列。MRD列在每行中包含‘1’。下面包含多行检测的详细描述。
在图19中示出另一个改进的编码方案。这里，地址中的每个“0”在地址故障检测阵列1130中被编码为“01”，并且地址中的每个“1”在地址故障检测阵列1130中被编码为“10”。因此，地址“0000”被编码为“01010101”，并且地址“1111”被编码为“10101010”。地址中的每个位Ax被编码为EAx和EBx。这意味着地址故障检测电路1130中的编码值将包含两倍于对应地址的位。由于任两个地址始终彼此相差至少一位，因此对应于两个地址的任两个编码值的总和将在至少一个位对(EAx和EBx)中包含“11”模式。因此，检测地址故障检测阵列1130的感测值中的“11”模式将指示两个地址已被激活，这是故障状况。这是图17的现有技术解决方案至少在某些时间不能检测到的一种类型的故障状况。
图12示出了用于实现图19的编码方案的地址故障检测系统和方法的实施方案。存储器系统1200包括与存储器系统1100相同的部件，不同的是地址故障检测电路1210遵循与地址故障检测电路1170不同的设计。这里，地址故障检测电路1210接收来自地址故障检测阵列1130中的每一列的输出，其中对任何给定列中的值进行逻辑“或”以创建该列的输出。
图12还示出了地址故障检测电路1210的实施方案。响应于包含位EAx和EBx的行的激活(其中x＝在地址故障检测电路1210的每一行中编码的地址位的数量)，将每个位对(EAx和EBx)输入到地址故障检测电路1210中。地址故障检测电路1210包括与非门1201和1204、或非门1202和反相器1203，如图所示配置。如果输入为“01”或“10”，则地址故障检测电路1210的输出将为“0”，否则为“1”。“1”指示故障状况(因为在正常操作期间不应出现“11”或“00”模式)，并且将指示两行而不是一行已经被激活，这是唯一会导致EAx和EBx为“11”的情况，或者指示所接收的地址已被更改，这是唯一会导致EAx和EBx为“00”的情况。因此，地址故障检测电路1210能够检测到两行已被不正确地激活的故障情况，这是现有技术系统中缺乏的特征。
图13A示出了改进的地址故障检测系统的另一个实施方案。存储器系统1300包括行解码器1110、阵列1120和列解码器1150，如先前描述的实施方案中那样。存储器系统1300还包括地址故障检测阵列1330、地址故障检测阵列1331和地址故障检测电路1310。列解码器1150是一组多路复用器，并且通常包括层列式多路复用器。参考图13B，示出了示例性列解码器1150的一部分。阵列1120中的每一列耦合到位线。这里，示出了四个位线并且标记为BL0到BL3。多路复用器的第一层级选择一对相邻位线来激活。示出了两个这样的多路复用器：T0和T1。多路复用器的第二层级选择一对相邻位线中的位线。这里，每个位线具有其自己的多路复用器，标记为V0到V3。因此，如果BL0预期被选择，则W0和V0将被激活。
再次参考图13A，可以理解，列解码器1150像行解码器1110一样容易发生故障。在该示例中，将地址X输入到列解码器1150。这里，地址X包括行地址部分和列地址部分。地址X包含指示哪些多路复用器将被激活的位(这继而将断言位线)。每个位线耦合到地址故障检测阵列1310中的行。当位线被断言时，地址故障检测阵列1330中的行将被断言并且地址故障检测阵列1331中的行将被断言，并且将输出某个值。可以将该值与地址X的列部分进行比较。如果值不同，则已经发生故障并且错误的位线已经被断言。
图20中示出了在图13A的实施方案中使用的示例性编码方案。这里，使用多路复用器的两个层级。第一层级包括由值T[0]到T[3]控制的多路复用器，并且第二层级包括由值V[0]到V[7]控制的多路复用器。应该理解，附加层级是可能的。这里，第一层级中的每个多路复用器与三位值(例如，V[0]＝000)相关联，并且第二层级中的每个多路复用器与两位值相关联(例如，T[0]＝00)。地址故障检测阵列1330和1331包含每个多路复用器值的编码值。如图19所示，地址的列分量中的每个“0”被编码为“01”，并且地址中的每个“1”被编码为“10”。
再次参考图13A，可以使用图20的编码方案。地址故障检测电路1310遵循与地址故障检测电路1210相同的设计，并且如果在存储在地址故障检测阵列1310中的编码值的位对中检测到“11”或“00”模式，则将输出“0”。因此，存储器系统1300能够检测地址的列分量中的故障。
图14和图15示出了已经描述的实施方案的变型。可以看出，实施方案的功能块可以布置成不同的配置。在图14中，高电压解码器1140耦合在阵列1120和地址故障检测阵列1130之间。该系统以与先前实施方案中相同的方式操作。在图15中，行解码器1110耦合在阵列1120和地址故障检测阵列1130之间。地址故障检测感测放大器1510耦合在阵列地址故障检测1130和地址故障检测电路1310之间。该系统以与先前实施方案中相同的方式操作。
图16示出了存储器系统1600。这里，行解码器1603以两个阵列(阵列1601和阵列1602)进行操作。阵列1601耦合到高电压解码器1604、列解码器1606和感测放大器1608。阵列1602耦合到高电压解码器1605、列解码器1607和感测放大器1609。使用单个地址故障检测阵列1610。地址故障检测阵列1610耦合到地址故障检测电路1611和比较器1612，并且可以如先前描述的实施方案那样操作。
图21示出了存储器系统2100。存储器系统2100包括阵列1120、地址故障检测阵列1130和模拟比较器2110。在该示例中，地址故障检测阵列1130包括单个闪存存储器或ROM单元列，该单元各自存储“1”值。当字线被断言时，该行中的对应单元将输出“1”，其生成电流Ir。Ir的典型值为20μA。如果多于一个字线被断言(这将在故障导致预期字线和非预期字线被断言时发生)，则地址故障检测阵列1130中的多于一个单元将输出“1”，其中总输出电流为n*Ir，其中n为激活的字线数。将输出输入到模拟比较器2110中。也将基准电流输入到模拟比较器中。示例性基准电流为1.3Ir。如果来自地址故障检测阵列1130的输入超过1.3Ir，则模拟比较器2110的输出将为“1”，这表示多于一个字线被激活，这指示故障状况。如果来自地址故障检测阵列1130的输入小于1.3Ir，则输出将为“0”，这表示一个或零个字线被激活，这指示非故障状况。(零字线情况可能是故障；该实施方案将不会检测到该状况。)可以理解，可以选择除1.3之外的其他倍数。
在其中地址故障检测阵列1130包括闪存存储器单元的一些实施方案中，单元中的“1”状态为擦除状态(单元电流为Ir)并且单元中的“0”状态为编程状态(单元电流为约0μA)。在其中地址故障检测阵列1130包括闪存存储器单元的其他实施方案中，单元中的“1”为擦除状态并且单元中的“0”状态为其中在单元和阵列列之间无位线接触的状态。
图22示出了存储器系统2200。存储器系统2200与图21的存储器系统2100类似，不同的是它在地址故障检测阵列1130中具有两个单元列。存储器系统2200包括阵列1120、地址故障检测阵列1130以及模拟比较器2210和2220。在该示例中，地址故障检测阵列1130包括两个闪存存储器或ROM单元列，该单元各自存储“1”值。当字线被断言时，该行中的对应单元每个将输出“1”，其对应于电流Ir。Ir的典型值为20μA。如果多于一个字线被断言(其为一种类型的故障状况)，则地址故障检测阵列1130中的多于一个单元对将输出“1”，每一列中的总输出电流为n*Ir，其中n是激活的字线数。将输出输入到模拟比较器2210和2220中。也将诸如0.5Ir和1.1Ir的基准电流分别输入到模拟比较器2210和2220中。如果来自地址故障检测阵列1130的输入超过1.1Ir，则比较器2220输出将为“1”，这表示多于一个字线被激活，这指示故障状况。如果来自地址故障检测阵列1130的输入超过0.5Ir但小于1.1Ir，则比较器2210输出将为“1”并且比较器2220输出将为“0”，这表示恰好一个字线被激活，这指示非故障状况。如果来自地址故障检测阵列1130的输入小于0.5Ir，则比较器2210输出将为“0”，这表示无字线被激活，这指示故障状况。可以理解，可以选择除1.1之外的其他倍数，以便确定一定数量的字线(例如，3)是否有故障。
图23示出了存储器系统2300。存储器系统2300包括阵列1120、地址故障检测阵列1130和模拟比较器2310。存储器系统2300与图21中的存储器系统2100相同，不同的是地址故障检测阵列1130由其自己的控制栅信号(CGAFD)、擦除栅信号(EGAFD)和源极线栅信号(SLGAFD)控制。如图21所示，阵列1120和地址故障检测阵列1130共享字线。因此，在该实施方案中，阵列1120和地址故障检测阵列1130共享字线但使用单独的高电压控制线。
图24示出了存储器系统2400。存储器系统2400包括阵列1120和地址故障检测阵列1130。地址故障检测阵列1130包括一个或多个闪存存储器单元列。由于阵列1120和地址故障检测阵列1130共享字线和高电压控制线(控制栅、擦除栅和源极线栅信号)，因此当在阵列1120中擦除同一行中的单元时，将擦除特定地址故障检测阵列1130行中的单元。因此，在擦除操作之后，控制器或其他设备需要将适当的值编程到地址故障检测阵列1130中的每个擦除行中。地址故障检测阵列1130中的某些列包含使用图17至图20的编码方案或另一编码方案的每个可能地址的行部分和/或列的编码验证位。
图25示出了存储器系统2500。存储器系统2500包括阵列1120和地址故障检测阵列1130。地址故障检测阵列1130包括一个或多个闪存存储器单元列。存储器系统2500与存储器系统2400相同，不同的是存储器系统2500包括电路2510和2520，这些电路在断电操作期间将一个或多个位线下拉到接地。应当理解，存储器系统2500可以在地址故障检测阵列1130中每列包括一个这样的电路或更少的量。地址故障检测阵列1130中的某些列包含使用图17至图20的编码方案或另一编码方案的每个可能地址的行部分和/或列的编码验证位。
图26示出了存储器系统2600。存储器系统2600包括阵列1120、地址故障检测阵列1130和模拟比较器2630。地址故障检测阵列1130包括一个或多个闪存存储器单元列。存储器系统2600与存储器系统2500相同，不同的是存储器系统2600包括极性列2610和多行检测MRD列2620。极性列2610每行包含单个位以执行图18中的PB位的功能。多行检测列2620每行包含存储“1”的单个单元。该列实现了如先前关于图21所描述的功能。地址故障检测阵列1130中的其他列包含使用图17至图20的编码方案或另一编码方案的每个可能地址的行部分和/或列的编码验证位。
在本文描述的所有实施方案中，当故障被指示时，存储器系统可以采取适当的步骤。例如，存储器系统可以忽略受故障影响的任何读取操作的结果，并且可以重复读取操作。存储器系统可还重复受故障影响的任何写入操作。在其中阵列1120包括闪存存储器单元的情况下，存储器系统可以在重复写入(编程)操作之前首先擦除阵列的相关部分。
图27示出了感测电路的实施方案。感测电路2700包括偏置晶体管2702和2703、电流源晶体管2701和2703、以及比较器2705。偏置晶体管2702连接到地址故障检测阵列1130中的位线(列)。偏置晶体管2703连接到虚位线或基准电流发生器。
通过为电流源晶体管2701和2703选择适当的晶体管，可以选择不同的配置。在一种配置中，比较器2705的输出将指示一个字线是否被断言。选择电流源晶体管2701和2703以生成等于0.5*IR的电流，其中IR为当该字线被断言时由单个单元所汲取的电流。在这种配置中，来自比较器2705的输出“0”指示无字线被断言，并且输出“1”指示一个字线被断言。
在另一种配置中，比较器2705的输出将指示多于一个字线是否被断言。选择电流源晶体管2701和2703以生成等于1.1*IR的电流，其中IR是当该字线被断言时由单个单元所汲取的电流。在这种配置中，来自比较器2705的输出“0”指示一个字线或更少字线被断言，这指示多于一个字线被断言。
图28示出了感测电路2700的附加细节。还示出了偏置开关2801和2802。
图29示出了感测电路的另一个实施方案。感测电路2900包括偏置晶体管2902和2904以及电流镜晶体管2901和2903。偏置晶体管2902连接到地址故障检测阵列1130中的位线(列)。偏置晶体管2904连接到接地。输出将指示在地址故障检测阵列1130的该位线上是否输出“1”或“0”。
图30示出了感测电路的另一个实施方案。感测电路3000包括偏置晶体管3004和3006、电流镜晶体管3001和3005、以及晶体管3002和3003。偏置晶体管3004连接到地址故障检测阵列1130中的位线(列)。偏置晶体管3006连接到接地。输出将指示在地址故障检测阵列1130的该位线上是否输出“1”或“0”。
图31示出了可以在地址故障检测阵列1130中使用的闪存存储器单元3100的布局。闪存存储器单元3100遵循图1中的存储器单元10的架构。
图32示出了可以在地址故障检测阵列1130中使用的ROM单元3200的布局。ROM存储器单元3200遵循图1中的存储器单元10的架构，但被修改为作为ROM单元操作。
图33示出了用于存储器阵列(诸如存储器阵列1001、1002、1003和1004)内的扇区中的8个字线的行解码器3300。行解码器3300可以用于上述实施方案中的行解码器1110。行解码器3300包括与非门3301，该与非门接收预解码的地址信号(在这里示为线XPA、XPB、XPC和XPD)，这些地址信号选择存储器阵列内的扇区。当XPA、XPB、XPC和XPD都为“高”时，与非门3301的输出将为“低”，并且该特定扇区将被选择。
行解码器3300还包括反相器3302、用于生成字线WL0的解码器电路3310、用于生成WL7的解码器电路3320、以及用于生成字线WL1、WL2、WL3、WL4、WL5和WL6的附加解码器电路(未示出)。
解码器电路3310包括PMOS晶体管3311、3312和3314以及NMOS晶体管3313和3315，如图所示配置。解码器电路3310接收与非门3301的输出、反相器3302的输出和预解码的地址信号XPZB0。当该特定扇区被选择并且XPZB0为“低”时，则WL0将被断言。当XPZB0为“高”时，则WL0不会被断言。
类似地，解码器电路3320包括PMOS晶体管3321、3322和3324以及NMOS晶体管3323和3325，如图所示配置。解码器电路3320接收与非门3301的输出、反相器3302的输出和预解码的地址信号XPZB7。当该特定扇区被选择并且XPZB7为“低”时，则WL7将被断言。当XPZB7为“高”时，则WL7不会被断言。
应当理解，WL1、WL2和WL3、WL4、WL5和WL6的解码器电路(现在示出)将遵循与解码器电路3310和3320相同的设计，不同的是它们将分别接收输入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5和XPZB6而不是XPZB0或XPZB7。
在其中该扇区被选择并且希望WL0被断言的情况下，与非门3301的输出将为“低”，并且反相器的输出将为“高”。PMOS晶体管3311将被导通，并且PMOS晶体管3312和NMOS晶体管3313之间的节点将接收XPZB0的值，当字线WL0将被断言时，该值将为“低”。这将导通PMOS晶体管3314，其将WL0拉“高”至ZVDD，这指示断言状态。在这种情况下，XPZB7为“高”，表示WL7不会被断言，这将把PMOS晶体管3322和NMOS晶体管3323之间的节点拉到XPZB7的值(其为“高”)，这将导通NMOS晶体管3325并且使WL为“低”，这指示非断言状态。以这种方式，当该扇区被选择时，可以选择字线WL0…WL7中的一个。
图34示出了作为高电压解码器1018-1021的一部分的擦除栅解码器3400。擦除栅解码器3400包括NMOS晶体管3401和PMOS晶体管3402和3403，如图所示配置。PMOS晶体管3403为电流限制器，其中EGHV_BIAS作为电流镜偏置电平。当该擦除栅信号(EG)将被断言时，EN_HV_N将为低(例如，0V或1.2V或2.5V)，这将导通PMOS晶体管3402并且关断NMOS晶体管3401，这将导致擦除栅(EG)为高(即，＝VEGSUP，例如，11.5V)。当该擦除栅信号(EG)不会被断言时，EN_HV_N将为高，这将关断PMOS晶体管3402并且导通NMOS晶体管3401，这将导致擦除栅(EG)为低(即，＝VEGSUP_LOW电平，例如0v或1.2V或2.5V)。
图35示出了作为高电压解码器1018-1021的一部分的源极线解码器3500。源极线解码器3500包括NMOS晶体管3501、3502、3503和3504，如图所示配置。NMOS晶体管3501响应于SLRD_EN信号而在读取操作期间将源极线(SL)拉低。NMOS晶体管3502响应于SLP_EN信号而在编程操作期间将源极线(SL)拉低。NMOS晶体管3503通过输出VSLMON执行监测功能。NMOS晶体管3504响应于EN_HV信号而向源极线(SL)提供电压。
图36示出了作为高电压解码器1018-1021的一部分的控制栅解码器3600。控制栅解码器3600包括NMOS晶体管3601和PMOS晶体管3602。NMOS晶体管3601将响应于信号EN_HV_N而下拉控制栅信号(CG)。PMOS晶体管3602将响应于信号EN_HV_N而上拉控制栅信号(CG)。
图37示出了作为高电压解码器1018-1021的一部分的锁存器电压移位器3700。在所示配置中，锁存器电压移位器3700包括低电压锁存器反相器3709、NMOS晶体管3703、3704、3707和3708，以及PMOS晶体管3701、3702、3705和3706。锁存器电压移位器1800接收EN_SEC作为输入并且输出EN_HV和EN_HV_N，EN_HV和EN_HV_N具有比EN_SEC和接地更大的电压摆动。

Claims (57)

1.一种闪存存储器系统，包括：
存储器阵列，所述存储器阵列包括按行和列布置的闪存存储器单元；
行解码器，所述行解码器用于接收行地址作为输入，所述行解码器耦合到多个字线，其中每个字线耦合到所述存储器阵列中的闪存存储器单元行；
地址故障检测阵列，所述地址故障检测阵列包括存储器单元列，其中所述多个字线中的每一个耦合到所述列中的存储器单元；和
模拟比较器，所述模拟比较器用于将所述列所汲取的电流与基准电流进行比较并且用于在所述列所汲取的所述电流超过所述基准电流时指示故障。
2.根据权利要求1所述的系统，其中所述地址故障检测阵列包括一个或多个源极线晶体管，所述源极线晶体管在断电操作期间将所述地址故障检测阵列中的一个或多个列拉到接地。
3.根据权利要求1所述的系统，其中所述存储器阵列中的每个闪存存储器单元为分裂栅闪存存储器单元。
4.根据权利要求1所述的系统，其中所述地址故障检测阵列中的每个存储器单元为分裂栅闪存存储器单元。
5.根据权利要求1所述的系统，其中所述地址故障检测阵列中的每个存储器单元为ROM单元。
6.根据权利要求1所述的系统，其中所述存储器阵列中的每个闪存存储器单元通过源极侧热电子编程机制进行编程。
7.根据权利要求1所述的系统，其中所述地址故障检测阵列中的每个存储器单元为通过源极侧热电子编程机制进行编程的闪存存储器单元。
8.根据权利要求1所述的系统，其中所述存储器阵列中的每个闪存存储器单元包括浮栅和擦除栅，其中所述浮栅的顶角朝向所述擦除栅的内角突出以增强擦除效率。
9.根据权利要求1所述的系统，其中所述地址故障检测阵列中的每个存储器单元为包括浮栅和擦除栅的闪存存储器单元，其中所述浮栅的顶角朝向所述擦除栅的内角突出以增强擦除效率。
10.根据权利要求1所述的系统，其中对于所述存储器阵列中的每个闪存存储器单元，闪存存储器单元中的擦除状态表示“1”值，并且闪存存储器单元中的编程状态表示“0”值。
11.根据权利要求1所述的系统，其中所述地址故障检测阵列中的每个存储器单元为闪存存储器单元，并且所述闪存存储器单元中的擦除状态表示“1”值，并且所述闪存存储器单元中的编程状态表示“0”值。
12.根据权利要求1所述的系统，其中所述存储器阵列和所述地址故障检测阵列耦合到不同的控制栅线、擦除栅线和源极线。
13.根据权利要求1所述的系统，其中如果没有行被选择，则所述模拟比较器指示故障。
14.根据权利要求1所述的系统，其中如果一行且仅一行被选择，则所述模拟比较器指示无故障。
15.根据权利要求1所述的系统，其中如果两个或更多个行被选择，则所述模拟比较器指示故障。
16.根据权利要求1所述的系统，还包括用于读取所述地址故障检测阵列中的数据的感测电路。
17.根据权利要求16所述的系统，其中所述感测电路为差动感测电路。
18.根据权利要求16所述的系统，其中所述感测电路为单端感测电路。
19.一种闪存存储器系统，包括：
存储器阵列，所述存储器阵列包括按行和列布置的闪存存储器单元；
行解码器，所述行解码器用于接收行地址作为输入，所述行解码器耦合到多个字线，其中每个字线耦合到所述存储器阵列中的闪存存储器单元行；
地址故障检测阵列，所述地址故障检测阵列包括按行和列布置的存储器单元，所述列包括指示器列，其中所述多个字线中的每一个耦合到所述地址故障检测阵列中的行，并且指示器列中的每个存储器单元存储相同值；
第一比较器，所述第一比较器用于响应于所述行解码器对字线的断言来将所述行解码器所接收的行地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障；和
第二比较器，所述第二比较器用于将所述指示器列所汲取的电流与基准电流进行比较并且用于在所述指示器列所汲取的所述电流超过所述基准电流时指示故障。
20.根据权利要求19所述的系统，其中对于行地址中的每个“0”位，所述地址故障检测阵列存储值“01”，并且对于行地址中的每个“1”位，所述地址故障检测阵列存储值“10”。
21.根据权利要求19所述的系统，其中所述地址故障检测阵列包括单元列，其中单元中的第一值指示包含所述单元的行中的位以反转方式存储，并且所述单元中的第二值指示包含所述单元的所述行中的位以非反转方式存储。
22.根据权利要求19所述的系统，其中所述地址故障检测阵列包括单元列，每个单元存储“1”值。
23.根据权利要求19所述的系统，其中所述存储器阵列中的每个闪存存储器单元为分裂栅闪存存储器单元。
24.根据权利要求19所述的系统，其中所述地址故障检测阵列中的每个存储器单元为ROM单元。
25.一种闪存存储器系统，包括：
存储器阵列，所述存储器阵列包括按行和列布置的闪存存储器单元；
列解码器，所述列解码器用于接收列地址作为输入，所述列解码器耦合到多个位线，其中每个位线耦合到所述存储器阵列中的闪存存储器单元列；
地址故障检测阵列，所述地址故障检测阵列包括按行和列布置的存储器单元，其中所述多个位线中的每一个耦合到所述地址故障检测阵列中的行；
比较器，所述比较器用于响应于所述列解码器对位线的断言来将所述列解码器所接收的列地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障。
26.根据权利要求25所述的系统，其中对于列地址中的每个“0”位，所述地址故障检测阵列存储值“01”，并且对于列地址中的每个“1”位，所述地址故障检测阵列存储值“10”。
27.根据权利要求25所述的系统，其中所述地址故障检测阵列包括单元列，其中单元中的第一值指示包含所述单元的行中的位以反转方式存储，并且所述单元中的第二值指示包含所述单元的所述行中的位以非反转方式存储。
28.根据权利要求25所述的系统，其中所述地址故障检测阵列包括单元列，每个单元存储‘1’值。
29.根据权利要求25所述的系统，其中所述存储器阵列中的每个闪存存储器单元为分裂栅闪存存储器单元。
30.根据权利要求25所述的系统，其中所述地址故障检测阵列中的每个存储器单元为ROM单元。
31.一种闪存存储器系统，包括：
存储器阵列，所述存储器阵列包括按行和列布置的闪存存储器单元；
行解码器，所述行解码器用于接收行地址作为输入，所述行解码器耦合到多个字线，其中每个字线耦合到所述存储器阵列中的闪存存储器单元行；
列解码器，所述列解码器用于接收列地址作为输入，所述列解码器耦合到多个位线，其中每个位线耦合到所述存储器阵列中的闪存存储器单元列；
地址故障检测阵列，所述地址故障检测阵列包括按行和列布置的存储器单元，其中所述多个字线中的每一个和所述多个位线中的每一个耦合到所述地址故障检测阵列中的行；
第一比较器，所述第一比较器用于响应于所述行解码器对字线的所述断言来将所述行解码器所接收的行地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障；和
第二比较器，所述第二比较器用于响应于所述列解码器对位线的所述断言来将所述列解码器所接收的列地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障。
32.根据权利要求31所述的系统，其中对于行地址或列地址中的每个“0”位，所述地址故障检测阵列存储值“01”，并且对于行地址或列地址中的每个“1”位，所述地址故障检测阵列存储值“10”。
33.根据权利要求31所述的系统，其中对于行地址或列地址中的每个“0”位，所述地址故障检测阵列存储值“10”，并且对于行地址或列地址中的每个“1”位，所述地址故障检测阵列存储值“01”。
34.根据权利要求31所述的系统，其中所述地址故障检测阵列包括一个或多个源极线晶体管，所述源极线晶体管在断电操作期间将所述地址故障检测阵列中的一个或多个列拉到接地。
35.根据权利要求31所述的系统，其中所述地址故障检测阵列包括单元列，其中单元中的第一值指示包含所述单元的行中的位以反转方式存储，并且所述单元中的第二值指示包含所述单元的所述行中的位以非反转方式存储。
36.根据权利要求31所述的系统，其中所述存储器阵列中的每个闪存存储器单元为分裂栅闪存存储器单元。
37.根据权利要求31所述的系统，其中所述地址故障检测阵列中的每个存储器单元为分裂栅闪存存储器单元。
38.根据权利要求31所述的系统，其中所述地址故障检测阵列中的每个存储器单元为ROM单元。
39.根据权利要求31所述的系统，其中所述存储器阵列中的每个闪存存储器单元通过源极侧热电子编程机制进行编程。
40.根据权利要求31所述的系统，其中所述地址故障检测阵列中的每个存储器单元为通过源极侧热电子编程机制进行编程的闪存存储器单元。
41.根据权利要求31所述的系统，其中所述存储器阵列中的每个闪存存储器单元包括浮栅和擦除栅，其中所述浮栅的顶角朝向所述擦除栅的内角突出以增强擦除效率。
42.根据权利要求31所述的系统，其中所述地址故障检测阵列中的每个存储器单元为包括浮栅和擦除栅的闪存存储器单元，其中所述浮栅的顶角朝向所述擦除栅的内角突出以增强擦除效率。
43.根据权利要求31所述的系统，其中对于所述存储器阵列中的每个闪存存储器单元，闪存存储器单元中的擦除状态表示“1”值，并且闪存存储器单元中的编程状态表示“0”值。
44.根据权利要求31所述的系统，其中所述地址故障检测阵列中的每个存储器单元为闪存存储器单元，并且所述闪存存储器单元中的擦除状态表示“1”值，并且所述闪存存储器单元中的编程状态表示“0”值。
45.根据权利要求31所述的系统，其中所述存储器阵列和所述地址故障检测阵列耦合到不同的控制栅线、擦除栅线和源极线。
46.根据权利要求31所述的系统，还包括模拟比较器，如果没有行被选择，则所述模拟比较器指示故障。
47.根据权利要求31所述的系统，还包括模拟比较器，如果一行且仅一行被选择，则所述模拟比较器指示无故障。
48.根据权利要求31所述的系统，还包括模拟比较器，如果两个或更多个行被选择，则所述模拟比较器指示故障。
49.根据权利要求31所述的系统，还包括用于读取所述地址故障检测阵列中的数据的感测电路。
50.根据权利要求49所述的系统，其中所述感测电路为差动感测电路。
51.根据权利要求49所述的系统，其中所述感测电路为单端感测电路。
52.一种闪存存储器系统，包括：
存储器阵列，所述存储器阵列包括按行和列布置的闪存存储器单元；
行解码器，所述行解码器用于接收行地址作为输入，所述行解码器耦合到多个字线，其中每个字线耦合到所述存储器阵列中的闪存存储器单元行；
列解码器，所述列解码器用于接收列地址作为输入，所述列解码器耦合到多个位线，其中每个位线耦合到所述存储器阵列中的闪存存储器单元列；
地址故障检测阵列，所述地址故障检测阵列包括按行和列布置的存储器单元，所述列包括指示器列，其中所述多个字线中的每一个和所述多个位线中的每一个耦合到所述地址故障检测阵列中的行，并且所述指示器列中的每个存储器单元存储相同值；
第一比较器，所述第一比较器用于响应于所述行解码器对字线的所述断言来将所述行解码器所接收的行地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障；
第二比较器，所述第二比较器用于响应于所述列解码器对位线的所述断言来将所述列解码器所接收的列地址与从所述地址故障检测阵列输出的值进行比较，并且如果所述比较的值不同则用于指示故障；和
第三比较器，所述第三比较器用于将所述指示器列所汲取的电流与基准电流进行比较并且用于在所述指示器列所汲取的所述电流超过所述基准电流时指示故障。
53.根据权利要求52所述的系统，其中对于行地址或列地址中的每个“0”位，所述地址故障检测阵列存储值“01”，并且对于行地址或列地址中的每个“1”位，所述地址故障检测阵列存储值“10”。
54.根据权利要求52所述的系统，其中所述地址故障检测阵列包括单元列，其中单元中的第一值指示包含所述单元的行中的位以反转方式存储，并且所述单元中的第二值指示包含所述单元的所述行中的位以非反转方式存储。
55.根据权利要求52所述的系统，其中所述地址故障检测阵列包括单元列，每个单元存储‘1’值。
56.根据权利要求52所述的系统，其中所述存储器阵列中的每个闪存存储器单元为分裂栅闪存存储器单元。
57.根据权利要求52所述的系统，其中所述地址故障检测阵列中的每个存储器单元为ROM单元。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10534554B2 (en) 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US11132147B2 (en) * 2018-10-16 2021-09-28 Micron Technology, Inc. Memory command verification
US11521697B2 (en) * 2019-01-30 2022-12-06 STMicroelectronics International, N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11393532B2 (en) * 2019-04-24 2022-07-19 Stmicroelectronics International N.V. Circuit and method for at speed detection of a word line fault condition in a memory circuit
US11289164B2 (en) 2020-06-03 2022-03-29 Silicon Storage Technology, Inc. Word line and control gate line tandem decoder for analog neural memory in deep learning artificial neural network
US20230162794A1 (en) * 2021-11-22 2023-05-25 Silicon Storage Technology, Inc. Address fault detection in a memory system
WO2023091172A1 (en) * 2021-11-22 2023-05-25 Silicon Storage Technology, Inc. Address fault detection in a memory system
CN116072207B (zh) * 2023-04-06 2023-08-08 长鑫存储技术有限公司 故障寻址电路及存储器

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302495A (ja) * 1987-04-03 1988-12-09 Toshiba Corp 半導体メモリ装置
JPH06201792A (ja) * 1993-01-06 1994-07-22 Nec Corp テスト回路
JPH06267283A (ja) * 1993-03-16 1994-09-22 Mitsubishi Electric Corp データ書き込み可能な読み出し専用メモリ及びそのデータ書き込み／読み出し方法
TW332342B (en) * 1996-11-11 1998-05-21 Mos Electronics Taiwan Inc Structure and fabrication method of split-gate flash memory
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5896327A (en) * 1997-10-27 1999-04-20 Macronix International Co., Ltd. Memory redundancy circuit for high density memory with extra row and column for failed address storage
US6111001A (en) * 1998-11-24 2000-08-29 Ppg Industries Ohio, Inc. Compositions containing rheology modifiers with functional group-containing polymers
US6111801A (en) 1999-04-30 2000-08-29 Stmicroelectronics, Inc. Technique for testing wordline and related circuitry of a memory array
US6208557B1 (en) 1999-05-21 2001-03-27 National Semiconductor Corporation EPROM and flash memory cells with source-side injection and a gate dielectric that traps hot electrons during programming
US6590818B1 (en) * 2002-06-17 2003-07-08 Motorola, Inc. Method and apparatus for soft defect detection in a memory
DE60208376T2 (de) * 2002-10-07 2006-08-03 Infineon Technologies Ag Verfahren zum Speichern von Fehlern einer Speichervorrichtung in einem Diagnosefeld mit minimaler Speicherkapazität
US7247907B2 (en) * 2005-05-20 2007-07-24 Silicon Storage Technology, Inc. Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US7257038B2 (en) 2006-01-03 2007-08-14 Infineon Technologies Ag Test mode for IPP current measurement for wordline defect detection
KR100781984B1 (ko) * 2006-11-03 2007-12-06 삼성전자주식회사 셀프 레퍼런스를 갖는 센스앰프 회로 및 그에 의한 센싱방법
EP2100308B1 (de) * 2006-12-07 2011-07-06 Continental Teves AG & Co. oHG Verfahren und halbleiterspeicher mit einer einrichtung zur erkennung von adressierungsfehlern
US20090037782A1 (en) * 2007-08-01 2009-02-05 Arm Limited Detection of address decoder faults
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8775865B2 (en) * 2009-06-24 2014-07-08 Headway Technologies, Inc. Method and apparatus for scrubbing accumulated disturb data errors in an array of SMT MRAM memory cells including rewriting reference bits
US8560899B2 (en) * 2010-07-30 2013-10-15 Infineon Technologies Ag Safe memory storage by internal operation verification
TWI422017B (zh) 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8379468B2 (en) * 2011-06-27 2013-02-19 Freescale Semiconductor, Inc. Word line fault detection
US8625365B2 (en) 2011-08-18 2014-01-07 Freescale Semiconductor, Inc. Memory device and method using encode values for access error condition detection
JP2013191255A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 内容参照メモリシステム
KR20140013695A (ko) * 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
US9490031B2 (en) 2014-02-26 2016-11-08 Freescale Semiconductor, Inc. High-speed address fault detection using split address ROM
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices
CN103916275A (zh) * 2014-03-31 2014-07-09 杭州华三通信技术有限公司 一种bfd检测装置和方法
US9472257B2 (en) 2014-05-15 2016-10-18 Qualcomm Incorporated Hybrid magnetoresistive read only memory (MRAM) cache mixing single-ended and differential sensing
US9263152B1 (en) * 2014-07-23 2016-02-16 Freescale Semiconductor, Inc. Address fault detection circuit
JP6430194B2 (ja) * 2014-09-29 2018-11-28 ルネサスエレクトロニクス株式会社 半導体記憶装置

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Publication number Publication date
US20190378548A1 (en) 2019-12-12
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