JPS6055859B2

JPS6055859B2 - チャネル・バッファ制御方式

Info

Publication number: JPS6055859B2
Application number: JP56091698A
Authority: JP
Inventors: 隆千葉; 智古賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-06-15
Filing date: 1981-06-15
Publication date: 1985-12-06
Also published as: JPS57205885A

Description

【発明の詳細な説明】本発明は、記憶制御装置内にチャネル・バッファを有す
る計算機システムにおいて、所定の種類のデータに関し
てフエツチ要求があつた場合には当該フエツチ要求アド
レスを含むデータ・ブロックを主記憶装置から読出して
上記チャネル・バッファに登録することは行わず、また
、所定のデータに関してストア要求があつた場合にはチ
ャネル・バッファへの書込みは行わず、直接に主記憶装
置に書込むようにしたチャネル・バッファ制御方式に関
するものである。

第１図は本発明が適用される従来の計算機システムの概
要を示すものであつて、１−０ないし１一３は主記憶装
置、２は記憶制御装置、３はチヤ）ネル●バッファ、４
はサービス●プロセッサ、５はシステム電源制御装置、
６−０と６−１は中央処理装置、７はキャッシュ・メモ
リ、８−０と８一１はチャネル・プロセッサ、９はチャ
ネル制御装置、１０はチャネルをそれぞれ示している。

記憶制御装置２は、主記憶装置と中央処理装置やチャネ
ル・プロセッサとの間のデータ転送を制御するものであ
る。記憶制御装置２にはチャネル・バッファ３が設置さ
れており、このチャネル●バッファ３は通常のキャッシ
ュ●メモリと同様にタグ部とデータ部とを有している。
サービス●プロセッサ４は、ハードウェア◆コンソール
の機能やオペレータ・コンソールとしての機能、保守診
断機能などを有している。システム電源制御装置５は、
システム全体の電源投入／切断制御や電源のアラーム監
視を行う。中央処理装置６一０，６−１のそれぞれは、
キャッシュ・メモリ７を有している。チャネル◆プロセ
ッサ８−０，８−１のそれぞれは、チャネル制御装置９
と１６台のチャネル１０を有している。記憶制御装置２
とチャネル・プロセッサ８−０，８−１のデータ・バス
の幅は例えば８バイトであり、また、記憶制御装置２と
主記憶装置のデータ・バスの幅も８バイトである。

チャネル・プロセッサがフエツチ要求を記憶制御装置２
に対して発信すると、チャネル・バッファ３のタグ部が
サーチされ、該当するアドレスがタグ部に存在しないと
きには、該当するアドレスを含む例えば６４バイトのデ
ータが主記憶装置１−０ないし１−３から読出され、チ
ャネル・バッファ３のデータ部に書込まれる。該当する
フエツチ要求アドレスがチャネル●バッファ３のタグ部
に存在するときには、データ部の該当する８バイトのデ
ータが要求元のチャネル・プロセッサ８−０又は８−１
に転送される。チャネル・プロセッサ８−０又は８一１
がストア要求を記憶制御装置２に発信すると、ストア・
データはチャネル●バッファ３に格納され、例えば６セ
くイトのストア・データがチャネル●バッファに溜ると
、この６氾くイトのストア●データが主記憶装置１−０
ないし１−３に書込まれる。このようなチャネル・バッ
ファ３を設けることにより、中央処理装置の主記憶アク
セス要求とチャネル・プロセッサの主記憶アクセス要求
とが競合する確率を小さくすることが出来、チャネルの
スループットを向上させることが出来る。チャネルから
主記憶装置へのアクセスには、ＣＣＷ（チャネル●コマ
ンド●ワード）で指定されるデータの他に、例えばＣＡ
Ｗ（チャネル●アドレス・ワード）、ＣＣＷ．．ＤＴＡ
テーブル（ダイナミック・アドレス変換テーブル）のフ
エツチやＣＳＷ（チャネル●ステータス●ワード）のス
トアなどがある。記憶制御装置にチャネル・バッファを
内蔵している計算機システムにおいて、全ての種類のデ
ータを同等に取り扱うことは、チャネル●バッファの効
率的使用およびチャネル０ＶＥＲ−ＲＵＮ対策上の問題
を生する。（イ）チャネル●バッファの効率性の低下に
ついて、ＣＡＷ．ＣＣＷ．ＣＳＷは８バイトで構成され
、ＤＡＴテーブルは４バイト（セグメント●テーブル）
もしくは２バイト（ページ・テーブル）で構成されてい
るので、アクセス要求時にチャネル●バッファに６ルく
イトのデータ◆ラインを用意しても、残りバイトは捨て
られてしまう。

さらに、主記憶装置をアクセスする際に、必要のないイ
ンタリーブをもビジーにしてしまい、中央処理装置の主
記憶アクセスに対して悪い影響を与えることになる。（
ロ）チャネル０ＶＥＲＲＵＮを起こし易いことについて
、チャネル０ＶＥＲＲＵＮの中て最も起こり易いのはＣ
ＯＭＭＡＮＤＯ■ＥＲＲＵＮであり、例えばＴＲＡＮＳ
ＦＥＲＩＮＣＨＡＮＮＥＬのオペレーションでは、２回
のＣＣＷのフエツチ、３回のＤＡＴテーブルのフエツチ
、本来のデータのアクセスという一連のアクセスが一定
の時間内で終了しなければならない。

ところが、これらのデータの間には連続性がなく、チャ
ネル・バッファの効果を発揮できないアクセスであり、
チャネル・バッファを介しても大部分が主記憶装置への
アクセスになつてしまい、また、ブロック・ロードとな
るので逆に遅くなつてしまう。さらに、チャネル●バッ
ファを介すると、ブロック●ロードを行う前にムーブ・
アウトが必要となる場合もあるので、逆効果が大きくな
る。本発明は、上記の考察に基づくものであつて、記憶
制御装置内にチャネル・バッファを有する計算機システ
ムにおいて、データの種類に応じてチャネル・バッファ
の制御を変更し、これにより常にチャネル●バッファの
効果を最大限に発揮できると同時にチャネル０ＶＥＲＲ
ＵＮが発生しないようにしたチャネル・バッファ制御方
式を提供することを目的としている。

そしてそのため、本発明のチャネル・バッファのアクセ
ス制御方式は、主記憶装置、中央処理装置、チャネル処
理手段、該チャネル処理手段に接続された複数のチャネ
ル、上記主記憶装置と主記憶アクセス要求元との間のデ
ータ転送を制御する記憶制御装置、並びに上記記憶制御
装置内に設けられ且つチャネルから上記主記憶装置に送
るべきデータおよび主記憶装置からチャネルへ送るべき
データが一時的に格納されるチャネル・バッファを備え
、且つ上記チャネル処理手段がチャネルからの主記憶ア
クセス要求を上記記憶制御装置に送るように構成された
計算機システムにおけるチャネル・バッファ制御方式で
あつて、上記チャネル処理手段は、上記記憶制御装置に
対し主記憶アクセスを要求する際に当該アクセスｌの種
類を示すデータ・フラグを付加すると共に、特定種類の
データをアクセスするための主記憶アクセス要求を発行
する場合には上記データ・フラグの値を所定値とするよ
うに構成され、上記チャネル・バッファは、タグ部とデ
ータ部７とを有し、上記データ部はＭｘｎバイトの大き
さの複数のデータ・ブロック域に分割され、上記タグ部
は複数のタグ・ブロック域に分割され、タグ・ブロック
域には対応するデータ・ブロック域のデータを管理する
ためのアドレス情報及び制御情報が格納されると共に、
上記各チャネルに対してそれぞれ複数のデータ・ブロッ
ク域が固定的に割当てられ、上記記憶制御装置は、上記
チャネル処理手段からの主記憶アクセス要求を受取つた
時、データ・フラグの値を調べ、該データ・フラグの値
が所定値であり、アクセス要求がフエツチであり且つ要
求アドレスが当該チャネルに割当てられたタグ・ブロッ
ク域に有効に存在しない場合には、高優先順位のフラグ
を付して上記主記憶装置に対して要求データをフエツチ
するためのｍバイトのフエツチ・アクセスを起動し、主
記憶装置からのフエツチ●データを当該チャネルに割当
てられたデータ・ブロック域に登録することなく要求元
のチャネル処理手段に送り、該データ・フラグの値が所
定値であり、アクセス要求がストアであり且つ要求アド
レスが当該チャネルに割当てられたタグ・ブロック域に
有効に存在しない場合には、ストア・データを当該チャ
ネルに対して割当てられたデータ・ブロック域に書き込
むことなく、高優先順位のフラグを付して上記主記憶装
置に対して当該ストア・データを書き込むためのｍバイ
トのストア・アクセスを起動し、該データ・フラグの値
が所定値でなく、アクセス要求がフエツチであり、且つ
要求アドレスが当該チャネルに割当てられたタグ・ブロ
ック域に有効に存在しない場合には、要求データを含む
ｍ×ｎバイトのデータのフエツチを上記主記憶装置に要
求し、当該チャネルに割当てられた複数のデータ・ブロ
ック域の１個を選択し、主記憶装置から送られて来たＭ
ｘｎバイトのデータを上記選択されたデータ・ブ罎ンク
域に格納すると共に要求データを要求元のチャネル処理
手段に送り、該データ・フラグの値が所定値でなく、ア
クセ！ス要求がフエツチであり、且つ要求アドレスが当
該チャネルに割当てられたタグ・ブロック域に有効に存
在する場合には、要求アドレスの存在したタグ・ブロッ
ク域に対応するデータ・ブロック域から要求データを取
り出して要求元のチャネル処こ理手段に送り、この際に
、要求データのデータ・ブロック域内の取出位置が所定
位置である場合には、当該データ・ブロック域内に格納
されているＭｘｎバイトのデータに主記憶アドレス上で
連続する次のＭｘｎバイトのデータを主記憶装置から４
読み出して当該チャネルに対して割当てられている他の
データ・ブロック域にロードするための処理を行い、該
データ・フラグの値が所定値でなく、アクセ）ス要求が
ストアであり、且つ要求アドレスが当該チャネルに割当
てられたタグ・ブロック域に有効に存在しない場合には
、当該チャネルに割当てられている複数のデータ●ブロ
ック域の１個を選択し、当該選択されたデータ・ブロッ
ク域にストア・データを書き込み、この際に、当該チャ
ネルに割当てられた他のデータ●ブロック域にデータが
既に有効に書き込まれている場合には、当該他のデータ
・ブロック域内のデータを上記主記憶装置にムーブ・ア
ウトする処理を開始し、該データ・フラグの値が所定値
でなく、アクセス要求がストアであり、且つ要求アドレ
スが当該チャネルに割当てられたタグ・ブロック域に有
効に存在する場合には、要求アドレスが存在したタグ・
ブロック域に対応するデータ・ブロック域にストア・デ
ータを書き込むように構成されていることを特徴とする
ものである。

以下、本発明を図面を参照しつつ説明する。第２図は本
発明によるチャネル●バッファに対するアクセス制御部
分の１実施例を示すブロック図、第３図はデータ・フラ
グに関連する部分のブロック図、第４図は主記憶装置に
対するアクセス制御部分の１実施例のブロック図、第５
図はチャネル●バッファのタグ部の構成を示している。

第２図において、１１はＣＨＰアドレス・レジスタ、１
１ａはデータ・フラグ用ラッチ、１２はチャネル識別レ
ジスタ、１３ａはチャネル識別レジスタの上位部、１３
ｂはチャネル識別レジスタの下位部、１４は＋１回路、
１５−０と１５−１はチャネル・バッファのタグ部を構
成するタグ・ブロック、１６−０と１６−１は比較回路
、１７は主記憶アクセス要求レジスタ、１８はチャネル
・バッファのデータ部、１９はＣＨＢアドレス●レジス
タ、２０と２１はＣＨＢアドレス●レジスタを構成する
部分レジスタ、２２はライン内アドレス●レジスタ、２
３はＣＨＢデータ●レジスタ、２４はＣＨＰストア●デ
ータ●レジスタ、２５と２６はＣＨＰフエツチ●データ
●レジスタ、２７はデコーダをそれぞれ示している。Ｃ
ＨＰアドレス・レジスタ１１には、チャネル・プロセッ
サ８−０，８−１の送出した主記憶アクセス●アドレス
がセットされる。データ・フラグ１１ａはアクセスの種
類を指定するものてある。チャネル識別レジスタ１２は
、チャネルを特定するものであつて、その上位部１３ａ
にはチャネル・プロセッサの識別番号がセットされ、下
位部１３ｂにはチャネル識別番号がセットされる。＋１
回路１４は、チャネル・バッファのタグ部１５−０，１
５−１およびデータ部１８を初期化するために使用され
る。タグ・ブロック１５−０と１５−１をもつタグ部は
第５図に示すように３２個のセットで管理され、タグ・
ブロック１５−０と１５−１のそれぞれは３２個のタグ
・ラインを有しており、各タグ・ラインは制御情報域Ｃ
ＴＲＬとアドレス情報域ＡＤＤＲに分割されている。制
御情報域ＣＴＲＬには、有効フラグ■、先入れ先出しフ
ラグＦ１チェンジ・フラグＣ１フラグＶとＦ＜５Ｃに対
するパリテイ・ビットＰＶｌバイト・マークＢＭＯない
し７、およびバイト・マークに対するパリテイ・ビット
ＰＢが書込まれる。アドレス情報域ＡＤＤＲには、主記
憶アドレスのビット１ないし２５およびそのパリテイ・
ビットＰ。ないしＰ３が書込まれる。比較回路１６−０
はタグ・ブロック１５−０から読出されたアドレス情報
とＣＨＰアドレス●レジスタ１１のアドレス情報とを比
較し、比較回路１６−１はタグ・ブロック１５−１から
読出されたアドレス情報とＣＨＰアドレス●レジスタ１
１のアドレス情報を比較する。ＭＣＨＯとＭＣＨｌは、
それぞれ比較回路１６−０，１６−１の出力信号を示し
ている。主記憶アクセス要求レジスタ１７には、主記憶
をアクセスする際のアドレス情報および制御情報がセッ
トされる。チャネル・バッファのデータ部１８は、６４
個のデータ●ライン域を有しており、各データ・ライン
域には６４バイトのデータが格納される。ＣＨＢアドレ
ス●レジスタ１９は、アクセスすべきデータ部のデータ
・ラインを指定するものである。ライン内アドレス・レ
ジスタ２２は３ビット構成であり、データ●ライン域内
におけるアクセスすべき８バイト領域を指定する。ＣＨ
Ｂデータ・レジスタ２３には、チャネル・プロセッサ８
−０もしくは８−１からのストア・データ又は主記憶装
置からのフエツチ●データがセットされる。ＣＨＰスト
ア・データ・レジスタ２４には、チャネル・プロセッサ
８−０又は８−１から主記憶装置へ転送すべきストア●
データがセットされる。ＣＨＰフエツチ・データ・レジ
スタ２５は、主記憶装置からチャネル●プロセッサ８−
０に転送すべきフエツチ・データがセットされる。ＣＨ
Ｐフエツチ・データ・レジスタ２６は、チャネル●プロ
セッサ８−１に対するものである。タグ・ブロック１５
−０の第１番目のタグ・ラインはデータ部１８の第１番
目のデータ・ライン域に対応しており、タグ・ブロック
１５−１の第ｉ番目のタグ●ラインはデータ部１８の第
（３２＋１）番目のデータ・ライン域に対応している。

１個のチャネルに対しては２個のデータ・ライン域が固
定的に割当てられている。

例えば、チャネル・プロセッサ８−０の第０番目のチャ
ネルに対しては、データ部１８における第０番目のデー
タ●ライン域と第３旙目のデータ・ライン域が固定的に
割当てられる。タグ・ラインの有効フラグ■は、対応す
るデータ・ライン域のデータが有効であるか否かを示す
ものであり、論理「１」であれば有効、論理「０」であ
れば無効を示している。タグ・ラインの先入れ先出しフ
ラグＦは、１個のチャネルに割当てられた２個のデータ
・ライン域のそれぞれに登録されたデータの内のいずれ
が新しいかを示すものである。例えば、タグ・ブロック
１５−０における第０番目のタグ・ラインの先入れ先出
しフラグＦが論理「１未タグ・ブロック１５−１におけ
る第０番目のタグ・ラインの先入れ先出しフラグＦが論
理「０」であると仮定すると、データ部１８における第
０番のデータ・ライン域のデータの方が第３旙のデータ
●ライン域のデータに比べ、より最近に登録されたこと
を示している。タグ・ラインの先入れ先出しフ・ラグＦ
が論理「１」から論理「０」に切換えられた時点で、対
応するデータ・ライン域のデータをムーブ・アウト●キ
ューにつなぐこともできる。タグ・ラインのチェンジ・
フラグＣは、対応するデータ●ライン域にチャネル●プ
ロセッサからの門ストア・データが書込まれているか否
かを示しており、論理「１」のチェンジ・フラグＣはチ
ャネル・プロセッサからのストア・データが書込まれて
いることを示している。タグ●ラインにおける８ビット
のバイト・マークの各ビットは、６４／＜イ）トのデー
タ●ライン域を構成する８個の８バイト域のそれぞれに
対応しており、バイト・マークのビットｉが論理「１」
であるとすると、これは対応する８バイト域にチャネル
・プロセッサからのストア・データが書込まれているこ
とを示している。チェンジ・ビットＣは、バイト・マー
ク０ないし７の０Ｒ信号である。第３図はデータ・フラ
グ１１ａに関連する回路部分のブロック図である。

２８は０Ｒ回路、２９と３０はＡＮＤ回路、３１ないし
３４もＡＮＤ回路をそれぞれ示している。

チャネル・プロセッサ８−０，８−１は、アクセス要求
を発行する際、そのアクセス要求にアクセスの種類を指
定するデータ・フラグ（１ビット）を付加する。記憶制
御装置がチャネル・プロセッサ８−０のアクセス要求を
選択した場合には、チャネル・プロセッサ８一０から送
られて来たデータ・フラグがデータ・フラグ用ラッチ１
１ａに書込まれ、チャネル・プロセッサ８−１を選択し
た場合にはチャネル・プロセッサ８−１からのデータ●
フラグがデータ◆フラグ用ラッチ１１ａに書込まれる。
データ・フラグは、純データをアクセスする場合には論
理「１」とされ、また、例えばＣＡＷ，．ＣＣＷｌＤＡ
ＴテーブルのフエツチおよびＣＳＷのストアの場合には
論理「０」とされる。ラッチ１１ａの否定出力ＤＡＴＡ
が「１」である場合には、下記のような制御が行われる
。チャネル・プロセッサ８−０，８−１からのアクセス
要求が受付けられると、そのアクセス要求はＣＨＰアド
レス●レジスタ１１にセットされ、また、チャネル・プ
ロセッサ識別番号およびチャネル識別番号がチャネル識
別レジスタ１２にセットされ、そして先ずタグ・ブロッ
ク１５−０，１５−１のサーチが行われる。

タグ・ブロック１５一０から読出されたアドレス情報は
比較回路１６−０によつてＣＨＰアドレス●レジスタ１
１のアトレス情報と比較され、両者が一致し且つ有効フ
ラグｖが論理「１」のとき、信号ＭＣＨＯが論理「１」
となる。タグ・ブロック１５−１から読出されたアドレ
ス情報は比較回路１６−１によつて．ＣＨＰアドレス●
レジスタ１１のアドレス情報と比較され、両者が一致し
且つ有効フラグ■が論理「１」のとき、信号ＭＣＨｌが
論理「１」とする。信号ＭＣＨＯ，ＭＣＨｌのいずれか
が論理「１」のときはアドレスー致（ＴＡＧＭＣＨ）を
示し、その７他の場合はアドレス不一致（ＴＡＧＭＣＨ
）を示す。第３図において、ＤＡＴＡが論理「１」であ
り、アクセス要求がフエツチであり且つ信号ＴＡＧＭＣ
Ｈが「１」である場合には主記憶装置に対する８バイト
・フエツチが行われる。

具体的にはＣＨＰアドレス・レジスタ１１のアドレス情
報が主記憶アクセス要求レジスタ１７に移され、主記憶
アクセス要求レジスタ１７内に８バイト・フエツチであ
ることを示す制御情報及び高優先順位であることを示す
フラグが書込まれる。主記憶装置からフエツチ・データ
が送られて来た時に、このフエツチ●データをチャネル
・バッファに登）録することはせず、直ちに要求元のチ
ャネル・プロセッサに送る。ＤＡＴＡが論理「１］てあ
り、アクセス要求がストアであり且つＴＡＧＭＣＨが「
１」である場合には主記憶装置に対する８バイト・スト
アが行・われる。

具体的には、ＣＨＰアドレス・レジスタ１１のアクセス
・アドレス情報が主記憶アクセス要求レジスタ１７にセ
ットされ、さらに主記憶アクセス要求レジスタ１７に８
バイト・ストアであることを示す制御情報および高優先
順位であるこ”とを示すフラグが書込まれる。ストア・
データはＣＦ［Ｐストア●データ・レジスタ２４にセッ
トされる。この際、チャネル●バッファに対するストア
・データの書込みは行われない。ＤＡＴＡが論理「１」
であり、アクセス要求がストアであり、ＴＡＧＭＣＨて
あり且つタグ・マッチを示したタグ情報のチェンジ・フ
ラグＣが「０」の場合には、先すそのタグ情報の有効フ
ラグＶが「０」にされ、しかる後に主記憶装置に対する
ストアが行われる。

このチェンジ・フラグＣのタグ情報の有効フラグＶを「
０」にするためには、同一のチャネル・プロセッサ識別
番号およびチャネル識別番号をチャネル識別レジスタ１
２にセットし、上記のタグ情報が格納されているタグ・
ブロック１５−０又は１５−１に有効フラグｖを「０」
にしたタグ情報を書込む。この有効フラグＶを「０」に
する処理を行つた後、主記憶装置に対する８バイト●ス
トアを行う。この場合にも、高優先順位であることを示
すフラグがストア要求に付加される。ＤＡＴＡが論理「
１」であり、アクセス要求がストアであり、ＴＡＧＭＣ
Ｈであり且つタグ・マッチを示したタグ情報のチェンジ
・フラグＣが「１」の場合には、先ずムーブ・アウトさ
れ、次にタグ●マッチを示したタグ情報の有効フラグＶ
を「０」にし、しかる後に主記憶装置に対する８バイト
●ストアが行われる。

ムーブ●アウトを行う場合には、ＭＯＶＥ−０ＵＴＩＤ
バス上に要求元のチャネル・プロセッサ識別番号および
チャネル識別番号が供給されてタグ・マッチ１５−０又
は１５−１のリードが行われ、先にＴＡＧＭＣＨを示し
た方のタグ・ブロック１５−０又は１５−１から読出さ
れたタグ情報を選択し、選択された方のタグ情報の中の
アドレス情報を主記憶アクセス要求レジスタ１７にセッ
トする。これと同時に、選択されたタグ情報が格納され
ていたタグ・ブロックを示す「０」又は「１」を部分レ
ジスタ２０にセットすると共にチャネル識別レジスタ１
２の内容をＣＨＢアドレス・レジスタ１９に移し、デー
タ部１８の読出しを行い、読出データをＣＨＰストア●
データ●レジスタ２４にセットする。ムーブ・アウトが
行われた後、一致を示したタグ情報の有効フラグＶを「
０」にし、しかる後に主記憶装置に対する８バイト・ス
トアを行う。ＤＡＴＡが「Ｏ］の場合には、チャネル●
プロセッサからのフエツチ・アクセス要求は次のように
して処理される。

アドレス不一致の場合には、チャネル●プロセッサの要
求した８バイトのデータを含む６４１＜イトのデータを
主記憶装置から読出し、これをデータ部１８の選択され
たデータ・ライン域に書込むと共に、対応するタグ・ラ
インに所定の制御情報およびアドレス情報を書込む。

これと同時にチャネル●プロセッサの要求した８バイト
のデータをチャネル・プロセッサに送る。データ・ライ
ン域の選択は、下記の表１に従つて行われる。上記表１
に示すように、タグ・ブロック１５−０，１５−１から
の読された有効フラグｖが共に論理「０」の場合には、
ブロック０側、即ちデータ部１８の上半部の該当するデ
ータ・ライン域に主記憶装置から読出された６セくイト
のデータを書込み、これと同時にタグ・ブロック１５−
０の該当するタグ・ラインに所定の制御情報およびアド
レス情報を書込む。

タグ・ブロック１５−０から読出された有効フラグ■が
論理［０上タグ・ブロック１５−１から読出された有効
フラグｖが論理「１」の場合には、ブロック０側のデー
タ・ライン域に主記憶装置から読出された６ｔ＜イトの
データを書込み、タグ・ブロック１５−０の該当するタ
グ●ラインに論理「１」のフラグＦを含む所定の制御情
報およびアドレス情報を書込む。

また、タグ・ブロック１５−１の同一セット番号のタグ
・ラインのフラグＦを論理「０」にする。タグ・ブロッ
ク１５−０から読出された有効フラグ■が論理「１上タ
グ・ブロック１５−１から読出された有効フラグＶが論
理「０」の場合には、ブロック１のデータ・ライン域に
主記憶装置から読出された６４１くイトのデータを書込
み、タグ・ブロック１５−１の該当するタグ・ラインに
論理「１」のフラグＦを含む所定の制御情報を書込む。

また、タグ・ブ咄ンク１５−０の同一セット番号のタグ
・ラインのフラグＦを論理「０」にする。タグ・ブロッ
ク１５−０から読出された有効フラグｖが論理「１上タ
グ・ブロック１５−１から読出された有効フラグｖが論
理「１」の場合には、フラグＦが論理「０」のブロック
の方のデータ・ライン域に主記憶装置から読出した６４
／＜イトＬのデータを書込み、このデータ●ライン域に
対応する一方のタグ・ブロックの対応するタグ・ライン
に論理「１」のフラグＦを含む所定の制御情報およびア
ドレス情報を書込む。また、他方のタグ●ブロックの同
Ｌセット番号のタグ・ラインのフラグＦを論理「０」に
する。この際、フラグＦが「０」である読出しタグ情報
のフラグＣが論理「１」のときには、対応するデータ・
ライン域のデータを主記憶装置にムーブ・アウトし、し
かる後にチャネル●プロセッサの要求したデータを含む
６セくイトのデータを主記憶装置から読出し、この６４
バイトのデータをそのデータ・ライン域に書込む。アド
レスー致を示し且つアドレスー致を示したタグ・ブロッ
クから読出されたチェンジ・フラグＣが論理「０」の場
合には、一致を示したタグ・ブロックを特定する値を部
分レジスタ２０に、チャネル識別レジスタ１２の内容を
部分レジスタ２１に、ＣＨＰアドレス◆レジスタ１１の
ライン内アドレスをライン内アドレス・レジスタ２２に
それぞれセットし、データ部１８をリードする。

そして、読出された８バイト・データを要求元のチャネ
ル・プロセッサに送る。アドレスが６セくイトのデータ
・ライン域の中間を越えたならば、主記憶装置上の連続
する６４バイトのデータを同一チャネルに割当てられて
いる他方のデータ・ライン域にロードするため、プリフ
エツチを起動する。アドレスー致を示し且つアドレスー
致を示したタグ・ブロックから読出されたチェンジ・フ
ラグＣが論理「１」の場合には、アドレスー致を示した
タグ・ブロックから読出されたタグ情報に対応するデー
タ・ライン域のデータをデータ部１８から読出し、この
データを主記憶装置にムーブ・アウトする。しかる後に
、チャネル●プロセッサの要求した８バイト・データを
含む６４／くイトのデータを主記憶装置から読出し、こ
の読出しデータをそのデータ・ライン域に書込む。この
ようなケースが多いと性能上及びオーバーランが起こり
やすいという問題が生じるが、実際には殆んど有りえな
いケースである。ＤＡＴＡが「０」である場合にはチャ
ネル・プロセッサからのストア・アクセス要求は、下記
のようにして処理される。

フエツチ・アクセス要求の場合と同様に、チャネル識別
レジスタ１２にチャネル・プロセッサ識別番号およびチ
ャネル識別番号がセットされ、このチャネル識別レジス
タ１２の内容によつてタグ・ブロック１５−０，１５−
１が参照される。そして、参照結果に基づいて、ストア
・データを書込むデータ・ライン域が決定される。アド
レスが不一致の場合には、表１に従つて、ストア・デー
タを書込むデータ・ライン域を決定し、対応するタグ・
ブロック１５−０又は１５−１のタグ●ラインにアドレ
ス情報および所定の制御情報（バイト・マークを含めて
）を書込む。

したがつて、チャネル◆バッファにストア・データが登
録されても、チェンジ・フラグＣが論理「１」のタグ・
ラインに対応するデータ・ラインノ域の６ｔ＼イトのデ
ータの全てが主記憶装置の内容と一致しないことになる
。ストア・データがデータ・ライン域に登録された時点
で、そのデータ・ライン域に対応する一方のタグ◆ブロ
ックのタグ・ラインに所定の制御情報およびアドレス情
報・が書込まれるが、他方のタグ・ブロックの同一セッ
ト番号のタグ・ラインの有効フラグＶが「１．ｋチェン
ジ・フラグＣが「１」の場合には、このタグ●ラインに
対応するデータ●ライン域のデータを主記憶装置にムー
ブ・アウトし、しかる”後にこのタグ・ラインの有効フ
ラグＶを「０」にする。

このことは、同一チャネルが次の６４バイトヘストア・
アクセスを要求する時点では、このチャネルに割当てら
れている２個のタグ・ラインのいずれか１方の有効フラ
グＶが論理「０」になつている。このことは、ストア要
求が待たされることなく実行されることを意味している
。アドレスー致の場合には、アドレスー致を示したタグ
・ブロックから読出されたタグ情報に対応するデータ●
ライン域にストア・データを書込み、対応する一方のタ
グ・ブロックのタグ・ラインにおける対応するバイト・
マークのビットを「１」にする。

このとき、チェンジ●フラグＣが「０」であれば、これ
を［１」にする。第４図は主記憶装置に対するアクセス
制御部分の１実施例を示すブロック図である。

同図において３５−０は中央処理装置６−０に対して割
当てられたアクセス・ボート、３５−１は中央処理装置
６−１に対して割当てられたアクセス・ボート、３６は
チャネル・プロセッサに割当てられたアクセス・ボート
、３７はプライオリテイ回路、３８は制御バイブライン
、３９はフローティング・メモリ・アドレス・チェック
回路、４０は主記憶アドレス・レジスタ、４１はＥＣＣ
回路、４２はストア●データ・レジスタ、４３はマージ
回路、４４はフエツチ・データ・レジスタ、４５はフェ
ーリング●ストレージ●アドレス●レジスタ、４６はバ
ッファ無効化アドレス●レジスタ、４７はジエネラル●
パーバス●バス●レジスタをそれぞれ示している。チャ
ネル●プロセッサに割当てられたアクセス・ボート３６
は、第２図の主記憶アクセス要求レジスタ１７およびＣ
ＨＰストア・データ●レジスタ２４から構成されている
。

プライオリテイ回路３７は、主記憶アクセス要求が競合
した場合、１各アクセス要求のプライオリテイに従つて
１個のアクセス要求を選択するものである。フエツチ要
求が選択された場合、そのアドレス情報はＦＭＡチェッ
ク回路３９および主記憶アドレス・レジスタ４０を介し
て主記憶装置１に与えノられ、主記憶装置１がリードさ
れる。

主記憶装置１から読出されたリード・データはフエツチ
・データ・レジスタ４４およびマージ回路４３を介して
ＥＣＣ回路４１に入力され、ＥＣＣチェックされた後に
要求元に送られる。このとき、ＥＣＣエラｌ一が検出さ
れると、アドレス情報がＦＳＡレジスタ４５およびＧＰ
Ｂレジスタ４７を介して中央処理装置６−０又は６−１
に送られる。ストア要求が選択された場合にはアドレス
情報がＦＩＶＡチェック回路３９および主記憶アドレー
ス・レジスタ４０を介して主記憶装置１に与えられ、ス
トア・データがＥＣＣ回路４１に入力され、ＥＣＣコー
ドが作成され、ＥＣＣコードとストア●データがストア
・データ●レジスタ４２にセットされ、そして主記憶装
置１がライトされる。

部分ストア要求が選択された場合にはアドレス情報がＦ
ＭＡチェック回路３９および主記憶アドレス・レジスタ
４０を介して主記憶装置１に与えられ、主記憶装置１が
リードされる。主記憶装置ｌからの読出データとストア
●データはマージ回路４３によつてマージされ、マージ
結果がＥＣＣ回路４１に送られ、マージ・データに対す
るＥＣＣコードが作成される。マージ・データとそのＥ
ＣＣコードはストア●データ●レジスタ４２にセットさ
れ、アドレス情報はループ・バック回路、プライオリテ
イ回路３７、ＦＭＡチェック回路３９を介して主記憶ア
ドレス・レジスタ４０にセットされ、そして主記憶装置
１に対してライトが起動される。以上の説明から明らか
なように、本発明によれば、以下の効果が得られる。

（イ）チャネル・バッファの使用効率を向上する。

チャネル・バッファは連続するデータを処理する場合
にその効果を発揮するものである。従つて、その効果を
発揮できる場合だけ、チャネル●バッファを選択的に使
用することにより使用効率を高める。（口）０■ＥＲＲ
ＵＮを起りにくくする。

連続性のないデータをアクセスするのにチャネル・バ
ッファを介すると、逆に遅くなつてしまう。

また、主記憶装置へのアクセスでは、他の処理装置（例
えばＣＰＵ）との間に競合があるが、上記の特定のデー
タ・アクセスでは、ダイナミックにその優先度を高くす
ることにより、そのアクセス要求が長時間待たされるこ
とはなくなる。優先度を高くすると、他の処理装置に悪
影響を与えることも考えられるが、その影響は無視でき
る程、少ないものである。

【図面の簡単な説明】

第１図は本発明が適用される従来の計算機システムの概
要を示す図、第２図は本発明によるチャネル●バッファ
に対するアクセス制御部分の１実施例のブロック図、第
３図はデータ・フラグに関連する回路部分の１実施例の
ブロック図、第４図は本発明による主記憶装置に対する
アクセス制御部分の１実施例のブロック図、第５図はチ
ャネル●バッファのタグ部の構成を示す図である。１−０ないし１−３・・・・・・主記憶装置、２・・・
・・・記憶制御装置、３・・・・・・チャネル・バッフ
ァ、４・・・・・・サービス●プロセッサ、５・・・・
・・システム電源制御装置、６−０と６−１・・・・・
・中央処理装置、７・・・・・・キャッシュ・メモリ、
８−０と８−１・・・・・・チャネル・プロセッサ、９
・・・・・・チャネル制御装置、１０、・・・・・・チ
ャネル、１１・・・・・・ＣＨＰアドレス●レジスタ、
１２・・・・・・チャネル識別レジスタ、１３ａ・・・
・・・チャネル識別レジスタの上位部、１３ｂ・・・・
・・チャネル別レジスタ下位部、１４・・・・・・＋１
回路、１５−０と１５−１・・・・・・チャネル・バッ
ファのタグ部）を構成するタグ・ブロック、１６−０と
１６−１・・・・・・比較回路、１７・・・・・・主記
憶アクセス要求レジスタ、１８・・・・・・チャネル●
バッファのデータ部、１９・・・・・・ＣＨＢアドレス
●レジスタ、２０と２１・・・・・・ＣＨＢアドレス・
レジスタを構成する部分レジスタ、２２・・・・・・ラ
イン内アドレス●レジスタ、２３・・・・・・ＣＨＢデ
ータ●レジスタ、２４・・・・・・ＣＨＰストア●デー
タ●レジスタ、２５と２６・・・・・・ＣＨＰフエツチ
●データ●レジスタ、２７・・・・・・デコーダ。

Claims

【特許請求の範囲】

１主記憶装置、中央処理装置、チャネル処理手段、該
チャネル処理手段に接続された複数のチャネル、上記主
記憶装置と主記憶アクセス要求元との間のデータ転送を
制御する記憶制御装置、並びに上記記憶制御装置内に設
けられ且つチャネルから上記主記憶装置に送るべきデー
タおよび主記憶装置からチヤネルへ送るべきデータが一
時的に格納されるチャネル・バッファを備え、且つ上記
チャネル処理手段がチャネルからの主記憶アクセス要求
を上記記憶制御装置に送るように構成された計算機シス
テムにおけるチャネル・バッファ制御方式であつて、上
記チャネル処理手段は、上記記憶制御装置に対し主記憶
アクセスを要求する際に当該アクセスの種類を示すデー
タ・フラグを付加すると共に、特定種類のデータをアク
セスするための主記憶アクセス要求を発行する場合には
上記データ・フラグの値を所定値とするように構成され
、上記チャネル・バッファは、タグ部とデータ部とを有
し、上記データ部はｍ×ｎバイトの大きさの複数のデー
タ・ブロック域に分割され、上記タグ部は複数のタグ・
ブロック域に分割され、タグ・ブロック域には対応する
データ・ブロック域のデータを管理するためのアドレス
情報及び制御情報が格納されると共に、上記各チャネル
に対してそれぞれ複数のデータ・ブロック域が固定的に
割当てられ、上記記憶制御装置は、上記チャネル処理手
段からの主記憶アクセス要求を受取つた時、データ・フ
ラグの値を調べ、該データ・フラグの値が所定値であり
、アクセス要求がフエツチであり且つ要求アドレスが当
該チャネルに割当てられたタグ・ブロック域に有効に存
在しない場合には、高優先順位のフラグを付して上記主
記憶装置に対して要求データをフエツチするためのｍバ
イトのフエツチ・アクセスを起動し、主記憶装置からの
フエッチ・データを当該チャネルに割当てられたデータ
・ブロック域に登録することなく要求元のチャネル処理
手段に送り、該データ・フラグの値が所定値であり、ア
クセス要求がストアであり且つ要求アドレスが当該チャ
ネルに割当てられたタグ・ブロック域に有効に存在しな
い場合には、ストア・データを当該チャネルに対して割
当てられたデータ・ブロック域に書き込むことなく、高
優先順位のフラグを付して上記主記憶装置に対して当該
ストア・データを書き込むためのｍバイトのストア・ア
クセスを起動し、該データ・フラグの値が所定値でなく
、アクセス要求がフエツチであり、且つ要求アドレスが
当該チャネルに割当てられたタグ・ブロック域に有効に
存在しない場合には、要求データを含むｍ×ｎバイトの
データのフエツチを上記主記憶装置に要求し、当該チャ
ネルに割当てられた複数のデータ・ブロック域の１個を
選択し、主記憶装置から送られて来たｍ×ｎバイトのデ
ータを上記選択されたデータ・ブロック域に格納すると
共に要求データを要求元のチャネル処理手段に送り、該
データ・フラグの値が所定値でなく、アクセス要求がフ
エツチであり、且つ要求アドレスが当該チャネルに割当
てられたタグ・ブロック域に有効に存在する場合には、
要求アドレスの存在したタグ・ブロック域に対応するデ
ータ・ブロック域から要求データを取り出して要求元の
チャネル処理手段に送り、この際に、要求データのデー
タ・ブロック域内の取出位置が所定位置である場合には
、当該データ・ブロック域内に格納されているｍ×ｎバ
イトのデータに主記憶アドレス上で連続する次のｍ×ｎ
バイトのデータを主記憶装置から読み出して当該チャネ
ルに対して割当てられている他のデータ・ブロック域に
ロードするための処理を行い、該データ・フラグの値が
所定値でなく、アクセス要求がストアであり、且つ要求
アドレスが当該チャネルに割当てられたタグ・ブロック
域に有効に存在しない場合には、当該チャネルに割当て
られている複数のデータ・ブロック域の１個を選択し、
当該選択されたデータ・ブロック域にストア・データを
書き込み、この際に、当該チャネルに割当てられた他の
データ・ブロック域にデータが既に有効に書き込まれて
いる場合には、当該他のデータ・ブロック域内のデータ
を上記主記憶装置にムーブ・アウトする処理を開始し、
該データ・フラグの値が所定値でなく、アクセス要求が
ストアであり、且つ要求アドレスが当該チャネルに割当
てられたタグ・ブロック域に有効に存在する場合には、
要求アドレスが存在したタグ・ブロック域に対応するデ
ータ・ブロック域にストア・データを書き込むように構
成されていることを特徴とするチャネル・バッファ制御
方式。