JPH10187530A - プログラム可能なメモリ・アクセス - Google Patents

Abstract

(57)【要約】 【課題】 メモリ・インターフェース回路の複雑さを低
減しつつ、多様なメモリへの柔軟でプログラム可能なア
クセスを提供する。 【解決手段】 計算装置（１０）は、メモリ・インター
フェース（２８）に接続されたプロセッサ（１４）を含
む。メモリ・インターフェース（２８）は少なくとも２
つのデータ長を使用して多様なメモリ（１２）へのアク
セスをサポートする。メモリ・インターフェース（２
８）は、アドレス情報を受信してメモリ（１２）にアク
セスするためのアドレス・レジスタ（５０、５２）を含
む。アドレス・レジスタ（５０、５２）のモード・ビッ
ト（８０）と高／低ビット（８２）とはメモリ・インタ
ーフェース（２８）の異なった動作モードを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に計算装置
に関し、より詳細には、計算装置用プログラム可能なメ
モリ・アクセスに関する。

【０００２】

【従来の技術、及び発明が解決しようとする課題】計算
装置は、命令を実行するためのプロセッサと、命令およ
び関連データを保存するためのメモリとを含む。プロセ
ッサによってアクセスされるメモリは装置に統合され、
特定の予想される方法で動作することが多い。しかし、
計算装置の中には計算装置のコア処理機能の外部にある
メモリにアクセスするものもある。柔軟性と費用効果を
維持するために、こうした計算装置は多様な異なったメ
モリにアクセスできなければならない。

【０００３】現存の計算装置は、多様なビット幅のダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に
アクセスできる外部メモリ・インターフェースを組み込
んでいることがある。同様に、このインターフェースに
はスタティックＲＡＭ、読み出し専用メモリ（ＲＯＭ）
素子、フラッシュ・メモリなどの多様なビット幅の標準
メモリをサポートするものもある。しかし、こうした現
存の計算装置は固定ビット幅ベースでメモリ・アクセス
（読み出しと書き込み）を行っている。例えば、４ビッ
ト幅ＤＲＡＭの各読み出しは、実際にはＤＲＡＭの４つ
の連続する４ビット読み出しである。メモリ・インター
フェース回路は自動的に４つの連続する読み出しを行
い、データ・レジスタに１６ビット語を作成し、その語
をプロセッサ・データ・ラインに配置する。こうした周
知の技術はプロセッサ・データ・ラインのそれぞれを占
めるデータを処理するが、新しいメモリ素子によっては
ある不利益や支障を示すことがある。

【０００４】本発明によれば、計算装置のメモリ・アク
セスに関連する不利益や問題が実質上低減または除去さ
れる。詳細には、本発明は、メモリ・インターフェース
回路の複雑さを低減しつつ、多様なメモリへの柔軟でプ
ログラム可能なアクセスを提供する。

【０００５】

【課題を解決するための手段】本発明の１つの実施形態
によれば、計算装置は複数のプロセッサ・データ・ライ
ンを有するプロセッサとメモリとを含む。メモリ・イン
ターフェースは、プロセッサ・データ・ラインを使用す
るプロセッサとメモリに接続される。第１モードでは、
メモリ・インターフェースはメモリと、プロセッサ・デ
ータ・ラインのそれぞれを占めるプロセッサ第１データ
との間で通信する。第２モードでは、メモリ・インター
フェースはメモリと、プロセッサ・データ・ラインの一
部を占めるプロセッサ第２データとの間で通信する。

【０００６】本発明の重要な技術的利点には、多様な異
なったメモリへの柔軟でプログラム可能なアクセスをサ
ポートするメモリ・インターフェースを有する計算装置
が含まれる。特定のインプリメンテーション（ｉｍｐｌ
ｅｍｅｎｔａｔｉｏｎ）では、モード・ビットと高／低
ビットとの数値がメモリ・インターフェースの動作を決
定する。例えば、１６本のプロセッサ・データ・ライン
を使用して、モード・ビットの数値は１６ビット（語）
かまたは８ビット（バイト）のメモリ・アクセスを指定
する。バイト・アクセス・モードでは、メモリ・インタ
ーフェースはプロセッサ・データ・ラインの、下半分と
いった一部にメモリからのデータ読み出しを配置する。
ＤＲＡＭアクセスの場合、モード・ビットはまた制御装
置／カウンタが適当なビット・カウントとニブル・カウ
ントを生成し、プロセッサ・データ・ラインの一部にメ
モリから検索されたビットまたはニブルを配置するよう
にする。高／低ビットは非ＤＲＡＭまたは標準メモリに
ついてアクセスされる高または低バイトを指定し、ＤＲ
ＡＭアクセス用制御装置／カウンタによって指定される
ビットまたはニブルの範囲を決定する。

【０００７】本発明の他の技術的利点には、プロセッサ
がアクセスするメモリの種類を保存するレジスタ、モー
ド・ビットと高／低ビットとを実現する論理モジュール
および増分または非増分ベースでメモリ・アクセスを行
う増分回路が含まれる。

【０００８】本発明をもっとよく理解するために、添付
の図面を参照して、本発明の他の特徴や利点について以
下説明する。

【０００９】

【発明の実施の形態】図１は多様な外部メモリ１２に接
続された計算装置１０を示す。メモリ１２は、ダイナミ
ック・ランダムアクセス・メモリ（ＤＲＡＭ）、スタテ
ィックＲＡＭ（ＳＲＡＭ）、プログラム可能な読み出し
専用メモリ（ＰＲＯＭ）、フラッシュ・メモリ、メモリ
・マップ周辺装置などのメモリ素子を含む。便宜のため
に、メモリ１２は、ＤＲＡＭと、一般に標準メモリと呼
ばれる、ＤＲＡＭでない他のすべてのメモリとの２つの
種類に分類される。動作の際、計算装置１０は、異なっ
た長さのデータと異なった動作モードとを使用してメモ
リ１２にアクセス（読み出しおよび書き込み）する。

【００１０】計算装置１０は、ホスト・マイクロプロセ
ッサ制御ユニット・インターフェース１６に接続された
プロセッサ１４、クロックと電源１８、アナログ−ディ
ジタル変換器（ＡＤＣ）２０および内部メモリ２２を含
む。プロセッサ１４はまた、入出力インターフェース２
４とシリアル・インターフェース２６に接続する。特定
の実施形態では、計算装置１０は、信号処理機能、制御
機能またはその両方を行うディジタル信号プロセッサ
（ＤＳＰ）を含む。

【００１１】外部メモリ・インターフェース２８は、プ
ロセッサ・アドレス・ライン３２とプロセッサ・データ
・ライン３４とを有するプロセッサ・バス３０を使用し
てプロセッサ１４に接続される。メモリ・インターフェ
ース２８も、メモリ・アドレス・ライン３８、メモリ制
御ライン４０およびメモリ・データ・ライン４２を有す
るメモリ・バス３６を使用してメモリ１２に接続され
る。一般に、メモリ・インターフェース２８は、ＤＲＡ
Ｍ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュ・メモリおよびメモリ・マップ周辺装置をサポ
ートし、外部グルー論理が少ないか、全くなくとも広範
なシステム構成が可能である。多様なアクセスの過程で
多様なメモリ１２の柔軟かつ費用効果の高い使用を可能
にする大きな技術的利点を提供する。

【００１２】動作の際、メモリ・インターフェース２８
は、第１メモリ・アクセス・モードと第２メモリ・アク
セス・モードとを使用してプロセッサ１４とメモリ１２
との間でデータを通信する。第１モードでは、メモリ・
インターフェース２８はプロセッサ１４とメモリ１２と
の間で第１データを通信するが、その際第１データは各
プロセッサ・データ・ライン３４を占める。第２モード
では、メモリ・インターフェース２８はプロセッサ１４
とメモリ１２との間で第２データを通信するが、その際
第２データはプロセッサ・データ・ライン３４の一部を
占める。

【００１３】特定の例では、プロセッサ・データ・ライ
ン３４はプロセッサ１４がアクセスする１６ビット・デ
ータ・バスを含む。第１モードでは、メモリ・インター
フェース２８はメモリ１２へのメモリ・アクセス（読み
出しまたは書き込み）について慣用１６ビット語動作を
サポートする。標準メモリ・アクセスの場合、これはメ
モリ１２の低バイトと高バイトへの連続アクセスを必要
とする。ＤＲＡＭアクセスの場合、これは４ビット・ニ
ブルへの４つの連続アクセスか、または個別ビットへの
１６の連続アクセスを必要とする。どちらの場合でも、
メモリ・インターフェース２８は、第１モードでの動作
中、プロセッサ・データ・ライン３４のそれぞれへの表
示のために１６ビット語を構成する。

【００１４】第２モードでは、メモリ・インターフェー
ス２８はプロセッサ・データ・ライン３４の一部を使用
してメモリ１２への８ビット・バイト・アクセスをサポ
ートする。標準メモリ・アクセスの場合、メモリ・イン
ターフェース２８はメモリ１２から単一バイト（低また
は高、偶数または奇数）にアクセスする。ＤＲＡＭアク
セスの場合、メモリ・インターフェース２８はメモリ１
２の２つの連続するニブルかまたは８つの連続する個別
ビットにアクセスする。どちらの場合でも、メモリ・イ
ンターフェース２８は、第２モードでの動作中、プロセ
ッサ・データ・ライン３４の一部、例えば下半分に表示
するために８ビット・バイトを構成する。

【００１５】図２は、メモリ・インターフェース２８を
より詳細に示す。低アドレス・レジスタ５０と高アドレ
ス・レジスタ５２がプロセッサ・アドレス・ライン３２
に接続される。論理モジュール５４がレジスタ５０およ
び５２からの選択された出力をメモリ・アドレス・ライ
ン３８に接続する。メモリ・インターフェース２８が単
一アドレス・レジスタまたは多重アドレス・レジスタを
使用して実現されることを理解されたい。

【００１６】プロセッサ・データ・ライン３４はセレク
タ６０に接続され、それがさらにメモリ・データ・ライ
ン４２に接続されるラインを有するデータ・レジスタ６
２に接続される。セレクタ６０はまた増分モジュール６
４にも接続され、それがさらにアドレス・レジスタ５０
および５２に接続される。制御装置／カウンタ５６はメ
モリ制御ライン４０と共に、論理モジュール５４、デー
タ・レジスタ６２および高アドレス・レジスタ５２から
の選択された出力に接続される。制御装置／カウンタ５
６は（一般に参照番号５７で示される）ビット数、ニブ
ル数、バイト数などの情報を提供し、プロセッサ１４に
よるアクセスのためにデータ・レジスタ６２にデータを
構成する。メモリ・タイプ・レジスタ６６は制御装置／
カウンタ５６によるアクセスのためにメモリ１２に関す
る情報を保存する。

【００１７】プロセッサ１４は、レジスタに関連する特
定アドレスの入出力マッピングによってレジスタ５０、
５２および６２にアクセスする。例えば、プロセッサ１
４はそのアドレスを指定しプロセッサ・アドレス・ライ
ン３２にアドレスを供給することによって低アドレス・
レジスタ５０にアドレス情報を書き込むことができる。
同様に、プロセッサ１４は、そのアドレスを指定し、プ
ロセッサ・データ・ライン３４のデータを収集すること
によってデータ・レジスタ６２からデータを読み取るこ
とができる。データ・レジスタ６２は、増分アドレス７
０および非増分アドレス７２として図式的に示される２
つの異なったアドレスにマップされる。この特定の実施
形態では、セレクタ６０と増分モジュール６４の動作
は、以下説明するように、プロセッサ１４が増分アドレ
ス７０と非増分アドレス７２のどちらを使用してデータ
・レジスタ６２にアクセスするかに依存する。

【００１８】一般に、メモリ・インターフェース２８は
プロセッサ・アドレス・ライン３２を使用してプロセッ
サ１４からアドレス情報を受信する。この情報はアドレ
ス・レジスタ５０および５２に保存され、論理モジュー
ル５４を通じてメモリ・アドレス・ライン３８に提供さ
れる。メモリ１２の特定アドレスと望ましい特定アクセ
ス・モードを指定する際、プロセッサ１４はメモリ１２
からデータを読み出すか、またはそこにデータを書き込
む。データを読み出すために、制御装置／カウンタ５６
はメモリ制御ライン４０の適切な制御信号を表明し、メ
モリ・データ・ライン４２を使用してデータ・レジスタ
６２のデータを受信する。その後プロセッサ１４は、増
分アドレス７０かまたは非増分アドレス７２かを選択す
ることによって、プロセッサ・データ・ライン３４を使
用してこのデータにアクセスする。増分アドレス７０を
選択することによって、増分モジュール６４は自動的
に、低アドレス・レジスタ５０と高アドレス・レジスタ
５２とが、メモリ・インターフェース２８によるアクセ
スのためにメモリ１２に次のアドレスを保存するように
する。非増分アドレス７２を選択することによって、増
分モジュール６４は自動的にアドレスを増加せず、プロ
セッサ１４は、次のメモリ・アクセスのために新しいア
ドレス情報をアドレス・レジスタ５０および５２に供給
する。

【００１９】データを書き込むために、プロセッサ１４
は、増分アドレス７０かまたは非増分アドレス７２かを
使用してデータをデータ・レジスタ６２に提供する。プ
ロセッサ１４はまた、プロセッサ・アドレス・ライン３
２を使用してアドレス情報をアドレス・レジスタ５０お
よび５２に提供する。制御装置／カウンタ５６は、制御
ライン４０の適当な制御信号を提供し、メモリ・データ
・ライン４２上の指定されたデータをメモリ・アドレス
・ライン３８上の指定されたアドレスに書き込む。増分
アドレス７０を使用してデータを書き込むことによっ
て、増分モジュール６４がアドレス・レジスタ５０およ
び５２にロードするために次のアドレスを供給するよう
になる。増分モジュール６４は、プロセッサ１４が非増
分アドレス７２を使用してデータをメモリ１２に書き込
む場合、次のアドレスを指定しない。

【００２０】メモリ・インターフェース２８は、高アド
レス・レジスタ５２に保存された、少なくとも部分的
に、メモリ・インターフェース２８の動作モードを指定
する２ビットを含む。詳細には、これらのアドレス制御
ビットは、プロセッサ・データ・ライン３４を占める縮
小された長さのデータを使用してメモリ動作をサポート
する。モード・ビット８０は高アドレス・レジスタ５２
の最上位ビットとして保存され、メモリ・インターフェ
ース２８が、第１モードにあって、プロセッサ・データ
・ライン３４のそれぞれを占める第１データ上で動作す
るのか、それともプロセッサ・データ・ライン３４の一
部を占める第２データ上で動作するために第２モードに
あるかを指定する。高／低ビット８２は第２最上位ビッ
トとして高アドレス・レジスタ５２に保存され、論理モ
ジュール５４を使用してデータの適切なアドレスを指定
するか、または制御装置／カウンタ５６の適切な動作を
指定する。

【００２１】図３は、メモリ・インターフェース２８で
使用するための論理モジュール５４を示す。モード・ビ
ット８０が第１モードを指定する第１状態にあるとき、
高／低ビット８２は開始スイッチ１００によって無視さ
れる。このモードでは、スイッチ１０２は開でスイッチ
１０４は閉であり、アドレス・レジスタ５０および５２
からメモリ・アドレス・ライン３８への直接マッピング
を達成する。

【００２２】モード・ビット８０が第２モードを指定す
る第２状態にあるとき、スイッチ１００は閉じているの
で、高／低ビット８２はメモリ・アドレス・ライン３８
の最下位ビット（Ａ０）を指定する。また、スイッチ１
０２は閉でスイッチ１０４は開であり、メモリ・アドレ
ス・ライン３８の１ビット位置により、アドレス・レジ
スタ５０および５２から提供される残りのアドレス・ビ
ットをシフトする。この方法で、論理モジュール５４
は、例えば、標準メモリ１２に保存された単一バイトの
データにアクセスするための適当なアドレスを指定す
る。

【００２３】図４は、メモリ・タイプ・レジスタ６６の
数値と共に、モード・ビット８０の数値と、メモリ・イ
ンターフェース２８のさまざまな動作モードに関する高
／低ビット８２とを指定する表２００である。メモリ・
インターフェース２８のさまざまな動作モードに関する
この議論は、第１モードが１６ビット（語）アクセスに
対応し、第２モードが８ビット（バイト）アクセスに対
応する特定のインプリメンテーションに関する。しか
し、本発明の内容は、２つの異なったデータ長を使用す
るメモリ・アクセスを可能にするあらゆる特定のアーキ
テクチャ、ビット数、ニブル数、アドレスまたはデータ
・ラインの数などの変化を考慮することを理解された
い。

【００２４】表２００には、標準／ＤＲＡＭの指定２０
２と狭／広帯域の指定２０４を含むメモリ・タイプ・パ
ラメータが含まれる。さらに、表２００には、上記で議
論したモード・ビット８０および高／低ビット８２とい
ったアドレス制御パラメータが含まれる。

【００２５】表２００の最初の４つの項目は第１列の
「Ｓ」によって指定された標準メモリ・アクセスに関す
る。項目２１０は１６ビット幅標準メモリを使用する語
アクセスを表す。この場合、バイト・アクセスが可能で
ないため、メモリ・インターフェース２８はモード・ビ
ット８０と高／低ビット８２との両方を無視する。項目
２１２は、限定されたメモリ１２を使用する慣用語アク
セスを表すが、ここでは１６ビット語が、メモリ１２へ
の２つの連続する８ビット・アクセスを使用して構成さ
れる。項目２１０および２１２は、標準メモリを使用す
るメモリ・インターフェース２８の第１モード動作を表
す。項目２１４および２１６は、表明されたモード・ビ
ット８０によって示される、バイト・レベルの標準メモ
リ・アクセスを表す。高／低ビット８２はアクセスされ
る高または低のバイトを指定する。項目２１４および２
１６は、標準メモリを使用するメモリ・インターフェー
ス２８の第２モード動作を表す。

【００２６】項目２１８はＤＲＡＭ語アクセスを表す。
この特定の実施形態では、データは、例えば、４つのニ
ブルまたは１６ビットの構造を含む。項目２１８はＤＲ
ＡＭを使用するメモリ・インターフェース２８の第１モ
ードを表す。項目２２０および２２２は１ビット幅ＤＲ
ＡＭを使用するバイト・アクセスを表すが、その場合高
／低ビット８２は１ビット幅メモリ１２を指定し、制御
装置／カウンタ５６が、データ・レジスタ６２のバイト
を適切に構成するための適当なビット数を指定するよう
にさせる。同様に、項目２２４および２２６は４ビット
幅ＤＲＡＭを使用するバイト・アクセスを表す。この場
合、高／低ビット８２は４ビット幅メモリ１２を指定
し、制御装置／カウンタ５６が、データ・レジスタ６２
のバイトを適切に構成するための適当なニブル数を指定
するようにさせる。

【００２７】図５〜図７は多様な異なったメモリ１２に
関するメモリ・インターフェース２８の動作を示すタイ
ミング・ダイヤグラムである。ここでも、便宜のため
に、タイミング・ダイヤグラムは、メモリ１２への１６
ビット（語）および８ビット（バイト）アクセスの両方
をサポートするメモリ・インターフェース２８の特定の
インプリメンテーションを参照して論じられる。本発明
は、少なくとも２つの異なったデータ長を使用して多様
なメモリ１２へのアクセスをサポートするあらゆる環境
とメモリ・インターフェース２８の動作を考慮すること
を理解されたい。読み出し操作とメモリ１２への書き込
み操作を示す図５〜図７は同様の形で進行する。

【００２８】図５は、図４に示される表２００の項目２
１４および２１６，詳細にはＳＲＡＭ、ＲＯＭまたはフ
ラッシュ・メモリといった標準メモリ１２へのバイト・
アクセスに対応するメモリ・インターフェース２８の動
作を示す。図５は、時間に関するモード・ビット８０、
高／低ビット８２、メモリ・アドレス・ライン３８およ
びメモリ・データ・ライン４２の数値を示す。この特定
の実施形態では、１６のメモリ・アドレス・ライン３８
［１５：０］と１６のメモリ・データ・ライン４２［１
５：０］がある。

【００２９】動作の際、プロセッサ１４は、レジスタ５
０および５２にアドレス情報とアドレス制御ビット（モ
ード・ビット８０と高／低ビット８２）をロードするこ
とによって読み出し操作を開始する。この特定の実施形
態では、モード・ビット８０が表明されるが、高／低ビ
ット８２は表明されず、メモリ・インターフェース２８
がメモリ１２のデータの単一低バイトにアクセスする第
２モード動作を示す。レジスタ５０にロードされたアド
レスは論理モジュール５４を通じてメモリ・アドレス・
ライン３８に伝えられる。論理モジュール５４によって
例示されるように、高／低ビット８２はメモリ・アドレ
ス・ライン３８の最下位ビット（Ａ０）を占め、４ニブ
ルの情報（００００）を含むアドレスを供給する。その
後制御装置／カウンタ５６は指定されたバイトをメモリ
１２から読み出すための適当な制御ライン４０を表明す
る。メモリ・インターフェース２８は低い２つのニブル
（１１）によって表される情報を受信し、その情報をデ
ータ・レジスタ６２に保存する。特定の実施形態では、
データ・レジスタ６２の最上位８ビットはゼロに設定さ
れ、プロセッサ１４が第２モード動作の間データ・レジ
スタ６２に保存された高バイト情報を無視すべきことを
示す。

【００３０】メモリ１２の高バイト情報を読み出すため
に、プロセッサ１４は情報をレジスタ５２にロードして
高／低ビット８２を表明する。論理モジュール５４によ
って例示されるように、高／低ビット８２のゼロから１
への変化によって、メモリ・アドレス・ライン上で指定
されるアドレスが増加（０００１）し、メモリ１２の高
バイト情報を指定する。メモリ・インターフェース２８
は低い２つのニブル（２２）によって表されるこの高バ
イト情報を受信し、プロセッサ・データ・ライン３４を
使用するプロセッサ１４によるアクセスのために、デー
タ・レジスタ６２にこの情報を保存する。特定の実施形
態では、データ・レジスタ６２の最上位８ビットはゼロ
に設定され、プロセッサ１４が第２モード動作の間デー
タ・レジスタ６２の高バイト情報を無視すべきことを示
す。

【００３１】図６は、図４の表２００の項目２２０およ
び２２２に対応する１ビット幅ＤＲＡＭへのバイト・ア
クセスを示すタイミング・ダイヤグラムである。各バイ
ト・アクセスについて、メモリ・インターフェース２８
は、メモリ・アドレス・ライン３８の各ビットについて
アドレスを指定することによって、メモリ１２から８つ
の連続するビット読み出しを行う。各ビットの読み出し
について、メモリ・インターフェースは最小メモリ・デ
ータ・ライン４２のビットを受信し、制御装置／カウン
タ５６から受信されたビット数５７によって指定される
ようにデータ・レジスタ６２の適当なビット位置にその
ビットを保存する。例えば、メモリ・インターフェース
２８はビットを受信し、それらをビット数７からビット
数０までの順に保存して、１ビット幅ＤＲＡＭから検索
された低バイト情報を構成する。データ・レジスタ６２
が検索されたバイトを８つの最下位ビットに構成する
際、プロセッサ・データ・ライン３４は構成された低バ
イトの数値を反映する。最下位ビットをデータ・レジス
タ６２にロードした後、プロセッサ１４は、プロセッサ
・データ・ライン３４の一部を使用して、低バイト（９
Ｂ）の最終値にアクセスする。

【００３２】同様の方法で、メモリ・インターフェース
２８は、初め高アドレス・レジスタ５２に保存された高
／低ビット８２を表明し、次にメモリ１２から検索する
ために８ビット情報をアドレスを指定して高バイトを構
成することによって、メモリ１２の高バイト情報にアク
セスする。メモリ・インターフェース２８はビットを受
信し、それらをビット数５７によって指定されるよう
に、ビット数７からビット数０までの順に保存して、デ
ータ・レジスタ６２に高バイトを構成する。メモリ・イ
ンターフェース２８は第２モードで真のバイト・アクセ
スを実現するので、ビット数５７はメモリ１２から検索
された高バイトをデータ・レジスタ６２の最下位ビット
に配置するビット位置を指定する。ここでも、メモリ・
インターフェース２８がメモリ１２から検索されたデー
タをデータ・レジスタ６２に配置する際、プロセッサ・
データ・ライン３４は構成中の高バイトの実行値を示
す。プロセッサ１４は、プロセッサ・データ・ライン３
４の一部を使用して、高バイトの最終値（３Ａ）にアク
セスする。

【００３３】図７は、表２００の項目２２４および２２
６に対応する４ビット幅ＤＲＡＭへのバイト・アクセス
を示すタイミング・ダイヤグラムである。４ビット幅Ｄ
ＲＡＭを使用するバイト・アクセスは、１ビット幅ＤＲ
ＡＭを使用するバイト・アクセスと同様の方法で進行す
るが、メモリ・インターフェース２８はアドレスを指定
し、ニブル・ベースでデータを受信する。各バイトにつ
いて、メモリ・インターフェース２８はメモリ１２の情
報の２つのニブルに対応するメモリ・アドレス・ライン
３８の２つのアドレスを指定する。メモリ・インターフ
ェース２８はデータを、メモリ・データ・ライン４２の
最上位ニブル（ＭＳＮ）および最下位ニブル（ＬＳＮ）
として受信し、それらのニブルを、制御装置／カウンタ
５６によって生成されるニブル数５７によって指定され
るように、データ・レジスタ６２の適当な位置に配置す
る。最下位ニブルを受信して保存する際、プロセッサ１
４はプロセッサ・データ・ライン３４の一部を使用して
バイトの最終値にアクセスする。

【００３４】本発明はいくつかの実施形態と共に説明さ
れたが、当業技術分野に熟練した者には無数の変化、変
種、変更、変形および修正が示唆されるものであり、本
発明は、こうした変化、変種、変更、変形および修正
を、添付の請求項の精神と範囲の中にあるものとして包
含することが意図される。以上の説明に関してさらに以
下の項を開示する。

【００３５】（１） 計算装置であって、複数のプロセ
ッサ・データ・ラインを有するプロセッサと、メモリ
と、プロセッサ・データ・ラインを使用してプロセッサ
に接続され、かつメモリに接続されたメモリ・インター
フェースとを備え、該メモリ・インターフェースが、前
記メモリと、前記プロセッサ・データ・ラインのそれぞ
れを占めるプロセッサ第１データとの間で通信するよう
動作する第１モードを有し、前記メモリ・インターフェ
ースが、前記メモリと、前記プロセッサ・データ・ライ
ンの一部を占めるプロセッサ第２データとの間で通信す
るよう動作する第２モードを有する計算装置。

【００３６】（２） 第１項記載の計算装置において、
前記第１データが１６ビット語からなり、前記第２デー
タが８ビット・バイトからなる計算装置。

【００３７】（３） 第１項記載の計算装置において、
前記メモリが選択されたダイナミックＲＡＭとスタティ
ックＲＡＭの１つを備え、前記メモリ・インターフェー
スがさらに前記第１モードおよび前記第２モードの選択
されたメモリにアクセスするよう動作する計算装置。

【００３８】（４） 第１項記載の計算装置において、
前記メモリが選択されたダイナミックＲＡＭ、スタティ
ックＲＡＭ、ＲＯＭおよびフラッシュ・メモリの１つを
備え、前記メモリ・インターフェースがさらに前記第１
モードおよび前記第２モードの選択されたメモリにアク
セスするよう動作する計算装置。

【００３９】（５） 第１項記載の計算装置において、
前記メモリ・インターフェースが前記第１モードを指定
する第１状態と、前記第２モードを指定する第２状態と
を有するモード・ビットを備える計算装置。

【００４０】（６） 第１項記載の計算装置において、
前記メモリ・インターフェースが、複数のアドレス・ビ
ットを有するアドレス・レジスタと、前記第１モードを
指定する第１状態と前記第２モードを指定する第２状態
とを有するモード・ビットとを備える計算装置。

【００４１】（７） 第１項記載の計算装置において、
前記メモリ・インターフェースが複数のアドレス・ビッ
トを有するアドレス・レジスタと、前記第１モードを指
定する第１状態と前記第２モードを指定する第２状態と
を有するモード・ビットとを備え、前記プロセッサが、
メモリ・アクセスの準備として前記アドレス・レジスタ
にロードするために前記アドレス・ビットと前記モード
・ビットを指定するよう動作する計算装置。

【００４２】（８） 第１項記載の計算装置において、
前記メモリ・インターフェースが、複数の低アドレス・
ビットを有する低アドレス・レジスタと、複数の高アド
レス・ビットと、前記第１モードを指定する第１状態と
前記第２モードを指定する第２状態とを有するモード・
ビットとを有する高アドレス・レジスタとを備え、前記
プロセッサがメモリ・アクセスの準備として前記高アド
レス・レジスタにロードするために前記アドレス・ビッ
トと前記モード・ビットとを指定するよう動作する計算
装置。

【００４３】（９） メモリに接続された複数のプロセ
ッサ・データ・ラインを伴うプロセッサを有する計算装
置であって、複数のアドレス・ビットと、第１メモリ・
アクセス・モードを指定する第１状態と第２メモリ・ア
クセス・モードを指定する第２状態とを有するモード・
ビットとを保存するよう動作するアドレス・レジスタ
と、前記第１モードでアドレス・ビットによって指定さ
れたメモリ・アドレスに保存された第１データを受信す
るよう動作するデータ・レジスタとを備え、該データ・
レジスタが第２モードでアドレス・ビットによって指定
されたメモリ・アドレスに保存された第２データを受信
するよう動作し、前記第１データが各プロセッサ・デー
タ・ラインを占め、前記第２データが前記プロセッサ・
データ・ラインの一部を占める計算装置。

【００４４】（１０） 第９項記載の計算装置におい
て、前記第１データが１６ビット語からなり、前記第２
データが８ビット・バイトからなる計算装置。

【００４５】（１１） 第９項記載の計算装置におい
て、前記アドレス・レジスタが、複数の低アドレス・ビ
ットを有する低アドレス・レジスタと、複数の高アドレ
ス・ビットとモード・ビットとを有する高アドレス・レ
ジスタとを備え、前記低アドレス・ビットおよび前記高
アドレス・ビットが結合して前記メモリ・アドレスを形
成する計算装置。

【００４６】（１２） 第９項記載の計算装置におい
て、前記アドレス・レジスタがさらに高／低ビットを保
存するよう動作し、前記メモリがスタティックＲＡＭを
備えるとき前記高／低ビットが高バイトまたは低バイト
の１つを指定し、前記メモリがダイナミックＲＡＭを備
えるとき前記高／低ビットがビット幅を指定する計算装
置。

【００４７】（１３） 第９項記載の計算装置におい
て、さらに標準メモリとＤＲＡＭの１つを指定するメモ
リ・タイプ・レジスタを備え、前記アドレス・レジスタ
がさらに高／低ビットを保存するよう動作し、前記メモ
リ・タイプ・レジスタが前記標準メモリを指定するとき
前記高／低ビットが高バイトまたは低バイトの１つを指
定し、前記メモリ・タイプ・レジスタがダイナミック・
メモリを指定するとき前記高／低ビットがビット幅を指
定する計算装置。

【００４８】（１４） 第９項記載の計算装置におい
て、さらに前記アドレス・レジスタに接続された論理モ
ジュールを備え、該論理モジュールが前記第１モードで
前記アドレス・ビットを前記メモリ・アドレスとして伝
えるように動作し、前記論理モジュールが前記第２モー
ドで１ビット位置だけシフトされるアドレス・ビットと
最下位ビットとしてアドレス・レジスタに保存された高
／低ビットとを使用して前記メモリ・アドレスを生成す
るよう動作する計算装置。

【００４９】（１５） 第９項記載の計算装置におい
て、さらにデータ・レジスタに接続されたカウンタを備
え、該カウンタが前記第１モードで前記プロセッサ・デ
ータ・ラインのそれぞれのデータの位置を指定するよう
動作し、前記カウンタが前記第２モードで前記プロセッ
サ・データ・ラインの一部のデータの位置を指定するよ
う動作する計算装置。

【００５０】（１６） 第９項記載の計算装置におい
て、さらに、前記データ・レジスタに接続され、第１デ
ータ・アドレスと第２データ・アドレスに関連するセレ
クタと、前記セレクタに接続された増分モジュールとを
備え、該増分モジュールが前記データ・レジスタが前記
第２データ・アドレスを使用してアクセスされる場合、
前記アドレス・レジスタに保存するための増分アドレス
を生成するよう動作する計算装置。

【００５１】（１７） 複数のプロセッサ・データ・ラ
インを有するプロセッサが使用するメモリにアクセスす
るための方法であって、前記メモリとプロセッサ・デー
タ・ラインのそれぞれを占める前記プロセッサ第１デー
タとの間で通信する第１モードを有し、前記メモリと前
記プロセッサ・データ・ラインの一部を占める前記プロ
セッサ第２データとの間で通信するよう動作する第２モ
ードを備え、アドレスを指定する複数のアドレス・ビッ
トと、第１モードを指定する第１状態と第２モードを指
定する第２状態とを有するモード・ビットとを伴うアド
レス・レジスタをロードするステップと、前記アドレス
と、前記モード・ビットによって指定される選択された
第１モードと第２モードの１つを使用してメモリにアク
セスするステップとを含む方法。

【００５２】（１８） 第１７項記載の方法において、
前記選択されたモードが前記第２モードであり、前記ア
クセス・ステップが、前記メモリがスタティックＲＡ
Ｍ、ＲＯＭおよびフラッシュ・メモリの１つであるとき
実行される、アドレス・ビットをシフトするステップ
と、最下位アドレス・ビットとして高／低ビットを供給
するステップと、前記メモリから前記第２データを読み
出すステップと、前記プロセッサ・データ・ラインの一
部を使用して前記第２データを前記プロセッサに提供す
るステップとを含む方法。

【００５３】（１９） 第１７項記載の方法において、
前記選択されたモードが前記第２モードであり、前記ア
クセス・ステップが、前記メモリが１ビット幅ダイナミ
ックＲＡＭであるとき、前記アドレスを使用して前記メ
モリからビットを読み出すステップと、カウンタを使用
してビット位置を指定するステップと、前記指定された
ビット位置に前記ビットを保存するステップと、前記第
２データの各ビットについて読み出し、指定し、保存す
るステップを反復するステップと、前記プロセッサ・デ
ータ・ラインの一部を使用して前記第２データを前記プ
ロセッサに提供するステップとを含む方法。

【００５４】（２０） 第１７項記載の方法において、
前記選択されたモードが前記第２モードであり、前記ア
クセス・ステップが、前記メモリが４ビット幅ダイナミ
ックＲＡＭであるとき実行される、前記アドレスを使用
して前記メモリからニブルを読み出すステップと、カウ
ンタを使用してニブル位置を指定するステップと、前記
指定されたビット位置に前記ニブルを保存するステップ
と、前記第２データの各ニブルについて読み出し、指定
し、保存するステップを反復するステップと、前記プロ
セッサ・データ・ラインの一部を使用して前記第２デー
タを前記プロセッサに提供するステップとを含む方法。

【００５５】（２１） 計算装置１０は、メモリ・イン
ターフェース２８に接続されたプロセッサ１４を含む。
メモリ・インターフェース２８は少なくとも２つのデー
タ長を使用して多様なメモリ１２へのアクセスをサポー
トする。メモリ・インターフェース２８は、アドレス情
報を受信してメモリ１２にアクセスするためのアドレス
・レジスタ５０、５２を含む。アドレス・レジスタ５
０、５２のモード・ビット８０と高／低ビット８２とは
メモリ・インターフェース２８の異なった動作モードを
決定する。

【図面の簡単な説明】

【図１】外部メモリに接続された計算装置を示す図。

【図２】計算装置用外部メモリ・インターフェースを示
す図。

【図３】外部メモリ・インターフェースで使用するため
の論理モジュールを示す図。

【図４】外部メモリ・インターフェースのさまざまな動
作モードを示すプログラム可能な数値の表を示す図。

【図５】標準メモリへのアクセスに関するタイミング・
ダイヤグラム。

【図６】１ビット幅ＤＲＡＭへのアクセスに関するタイ
ミング・ダイヤグラム。

【図７】４ビット幅ＤＲＡＭへのアクセスに関するタイ
ミング・ダイヤグラム。

【符号の説明】

１８ 電源 ２２ 内部メモリ ２４ 入出力インターフェース ２６ シリアル・インターフェース ２８ メモリ・インターフェース ３２ プロセッサ・アドレス・ライン ３４ プロセッサ・データ・ライン ３６ メモリ・バス ４０ メモリ制御ライン ４２ メモリ・データ・ライン ５０，５２ アドレス・レジスタ ５４ 論理モジュール ５６ 制御装置／カウンタ ６２ データ・レジスタ ６６ メモリ・タイプ・レジスタ ７０ 増分アドレス ７２ 非増分アドレス ８０ モード・ビット ８２ 高／低ビット １００ 開始スイッチ １０２，１０４ スイッチ

フロントページの続き (72)発明者 ジョージ ピー．イーブス アメリカ合衆国テキサス州ガーランド，ペ アトリー レーン 2805 (72)発明者 クレイグ エル．ダレイ アメリカ合衆国テキサス州プラノ，カウン テス ドライブ 2604

Claims (2)

【特許請求の範囲】
1. 【請求項１】 計算装置であって、 複数のプロセッサ・データ・ラインを有するプロセッサ
   と、 メモリと、 プロセッサ・データ・ラインを使用してプロセッサに接
   続され、かつ前記メモリに接続されたメモリ・インター
   フェースとを備え、該メモリ・インターフェースが、前
   記メモリと、前記プロセッサ・データ・ラインのそれぞ
   れを占めるプロセッサ第１データとの間で通信するよう
   動作する第１モードを有し、前記メモリ・インターフェ
   ースが、前記メモリと、前記プロセッサ・データ・ライ
   ンの一部を占めるプロセッサ第２データとの間で通信す
   るよう動作する第２モードを有する計算装置。
2. 【請求項２】 複数のプロセッサ・データ・ラインを有
   するプロセッサが使用するメモリにアクセスするための
   方法であって、前記メモリと前記プロセッサ・データ・
   ラインのそれぞれを占める前記プロセッサ第１データと
   の間で通信する第１モードを有し、前記メモリと前記プ
   ロセッサ・データ・ラインの一部を占める前記プロセッ
   サ第２データとの間で通信するよう動作する第２モード
   を備え、 アドレスを指定する複数のアドレス・ビットと、第１モ
   ードを指定する第１状態と第２モードを指定する第２状
   態とを有するモード・ビットとを伴うアドレス・レジス
   タをロードするステップと、 前記アドレスと、前記モード・ビットによって指定され
   る選択された第１モードと第２モードの１つを使用して
   メモリにアクセスするステップとを含む方法。