JPS6010333B2 - アドレシング制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明は記憶装置のアドレシング制御装置に関し、更に
具体的には各々のワードが２個のバイトより機成されて
いるような記憶装置においてバイト又はワードのアドレ
シングを可能ならしめるアドレス制御装置に関する。

或る種のコンピュータ・システムにおいて、異なったデ
ータ幅に従って記憶装置を構成する必要性が存在する。

過去においてはこの必要性は米国特許第３９７２０２３
号（椿関昭５１−７８９４８号）に開示されるように物
理的に異なった２個の記憶装置を特つことによって解決
された。その構成によれば物理的に異なった２種の記憶
カードが必要とされる。本発明は物理的に異なった２個
の記憶装置を必要としない。それは１個の記憶装置をワ
ード・ベースで組織しワードのアドレシングもバイトの
アドレシングもできるようにしたからである。このよう
にして１個の記憶袋道がバイト・ベース又はワード・ベ
ースで構築されている外見を呈する。本発明はワード・
ベースで構築された制御記憶装置を有する小型のコンピ
ュータ・システムにおいて特に有用性を有する。

そのようなコンビユー夕・システムではバイト・データ
の構成を使用する可変長のバイト単位の命令をェミュレ
ートするために制御ワードが使用されるからである。背
景の技術過去において、１バイトのアドレス構成及び２
バイト幅のデータ通路を持ち、バイト・アドレスの一部
である記憶アドレスの最低桁のビットを用いて高位バイ
ト又は低位バイトを選択する記憶装置が存在した。

更に２バイト動作の場合（特に１／０動作）バイト・ア
ドレスが使用されたがそのバイト・アドレスの最低ビッ
トは０でなければならなかった。更に２バイト動作の場
合アドレスは２だけ増加されなければならず１バイト動
作の場合アドレスは１だけ増加されねばならなかった。
本発明において２バイト動作又はワード動作のためにア
ドレスの最低ビットは０である必要はなくアドレスの糟
分はバイトをアドレスする場合でもワードをアドレスす
る場合でも同じである。更にワード（２バイト）動作の
場合、過去の装置が実質的に２個のアドレスを使用する
ものであったにもかかわらず、本発明の装置では１個の
アドレスが使用される。更に記憶装置がバイト・ベース
の構成を有するとき、２バイト動作を実行するにあたっ
て偶数バイト境界を越えてはならない。この要件は記憶
装置がワード・ベース又は２バイト・ベースで構築され
るときには存在しない。本発明の直接アドレシングの場
合、バイト・ベースで構成された記憶装置と比較して２
倍のアドレシングを達成することができる。従って本発
明において１６ビットのアドレスは記憶装置の１２舷バ
イトをアドレスすることができるが、記憶装置がバイト
・ベースで構成されているときには上記の大きざのアド
レスは記憶装置の６巡バイトをアドレスできるに過ぎな
い。本発明の要約 本発明の目的はワード・ベース又は２バイト・ベースで
構成された記憶装置をワード・モード又はバイト・モー
ドでアドレスする装置を提供することである。

本発明の他の目的はワード・ベース又は２バイト・ベー
スで構成された記憶装置を有する既存のコンピュータ・
システムに対して最小限の変更を施すだけでよいアドレ
ス制御装置を提供することである。上記の目的は記憶装
置の動作がワード・アドレス・モードでなされるかバイ
ト・アドレス・モードでなされるかを決定するため記憶
命令をデコードすることによって達成される。

バイトをアドレスする場合記憶アドレス・レジスタにあ
るアドレスがシフトされ記憶アドレスの最低位桁のビッ
トがレジスタから除かれ単−のどツト記憶位置へ入れら
れる。１バイト・アドレス・モードでシフトの必要性が
生じるとその事実はタイミング・コント。

ールへ知らされシフト動作ができるようにタイミングが
変更される。更に単一のバイトを記憶装置へ又は記憶装
置から通過させるのを制御するため１バイト・アドレス
・モード信号を使用してゲート・コントロールを変更す
る。例えば１バイトの記憶装置読取り動作の場合、記憶
アドレス・レジスタにあるバイト・アドレスはシフトが
生じた後にはアドレスされつつあるバイトを含むワード
のワード・アドレスとなる。所望のバイトを含むワード
が記憶装置から謙出され、記憶アドレス・レジスタから
シフトされて単一ビット記憶位置にあるバイト・アドレ
スの最低桁のビットがゲート入力の選択をするために使
用される。１バイトの記憶装置書込み動作の場合、託億
アドレス・レジスタにあるバイト・アドレスはシフトが
生じた後には記億装置へ書込まれるべきバイトを含むこ
ととなるワード・〇ケーシヨンのワード・アドレスとな
る。

記憶アドレス・レジスタからシフトされ単一のビット記
憶位置にあるバイト・アドレスの最低桁のビットの状態
はゲート入力選択を制御するために使用されその制御に
よってデータ・バイトがアドレスされつつあるワードの
正しいバイト・〇ケーションへ書込まれる。ここで注意
すべきは記憶アドレス・レジスタにあるバイト・アドレ
スは増加されたり減少されたりすることである。

増加又は減少されたアドレスはシフトが生じる前には記
憶アドレス・レジスタに戻されない。増加又は減少され
たアドレスは局部記憶レジスタのスタックにある作業レ
ジスタに保存される。増加又は減少の動作はバイト・ア
ドレスについてもワード・アドレスについても同じであ
る。実施例の説明 第１図及びその他の図面を参照すれば理解されるように
本発明は米国特許第３９７２０２３号（特開昭５１−７
８９４８号）に開示されるコンピュータ」・システムと
類似したコンピュータ・システムで実施されるものとし
て説明される。

このコンピュータ・システムにおいて制御記憶装置と主
記憶装置は別個のものになっている。更にこのコンピュ
ータ・システムにおいて回路技術は本発明におけるもの
と異なっているが、その違いは異なったタイミングとし
て現われている。第１図の制御記憶装置１０は１６ビッ
ト幅でありビット０−７は高バイトを表わし、ビット８
−１５は低バイトを表わし、これらの高バイト及び低バ
イトを含むワードはビット０−１５から構成される。２
バイト・ワード‘こよって１６ビット命令のセットを作
ることができる。

データ及び可変長バイトを処理する命令セットはエミユ
レートされることとなるがそれはバイト・べ−スで動作
し、従ってバイト・モードを必要とする。記憶装置１０
は前述の米国特許第３９７２０２３号に説明してあるよ
うにしてアドレスされる。

記憶アドレスは記憶アドレス・レジスタ（ＳＡＲ）１６
からくるが、このＳＡＲＩ６は本発明に従えばシフト可
能な記憶アドレス・レジスタである。ＳＡＲ１ ６は第
７図にその詳細を示される。ＳＡＲ１６の各々のビット
位置は２個のラッチを含み、これらのラッチは米国特許
第斑０総９１号及び米国特許第４０２３１４２号‘こ説
明されるようにして接続されている。即ち各々のビット
位置はＬＩラツチ及びＬ２ラツチより成り、これらのラ
ツチはＬＩラツチの出力力凡２ラッチのデ−タ入力へ接
続されている。ＳＡＲ１６からのデータ・ビート出力は
ＬＩラツチからもＬ２ラツチからも取出すことが可能で
ある。第７図の場合ＳＡＲビット０−１５についてはＬ
Ｉラツチから出力がとられＳＡＲビツーもＩ６について
はＬ２ラツチから出力がとちれる。ＳＡＲピッチ１６に
対するタイミング要件とはやや異なっており従ってＳＡ
Ｒビット１６の出力はそのＬ２ラッチから取られる。Ｓ
ＡＲＩ６がバイト動作のためにシフト・レジスタ・モー
ドで動作されるとき、線１６７上のＳＡＲ走査信号がＬ
ＩラッチのＣＩクロック入力へ印加されＬＩラツチのＤ
Ｉデータ入力へ印加されるデータを刻時する。

ビット川こ対するＬＩラツチのＤＩデ−タ入力は記憶装
置１０の最初の３松ワード又は２番目の３狐ヮ−ドーこ
いずれがバイト・モ‐ドでアドレスしつつあるかに従っ
てシフト動作のために線１７５から０又は１のビットを
受けとる。ＳＡＲＩ６はワード・モードで動作している
ときはシフトされない。ビット０−１５に関するＬＩラ
ッチはさらにＤ２データ入力及びＣ２クロツク入力を含
む。Ｄ２データ入力はのちに説明する記憶ゲート１００
及び１０１の出力へ接続される。Ｃ２クロック入力は線
１７０からＳＡＲＬＩクロック信号を受取るために接続
される。Ｌ２ラツチは１つのデータ入力を有しこの入力
は関連したＬＩラッチの出力へ接続される。更にＬ２ラ
ッチはクロック入力を有し、線１７７上のＳＡＲＬ２ク
ロック信号を受けとるために接続される。ＳＡＲＬ２ク
ロック信号は関連したＬＩラツチからＬ２ラツチヘデー
タを転送する。以上の説明からＳＡＲ１ ６はシフト・
レジスタ・モードでも非シフト・レジスタ・モードでも
動作できることが解る。ＳＡＲＩ６はバイト・モードで
動作しているとき、バイト・アドレスを含み、ワード・
モードで動作しているときワード・アドレスを含む。

シフトされたのちのバイト・アドレスはワード・アドレ
スとなる。このワード・アドレスはバイト・アドレスに
対応したバイト・ロケーションを含むワードをアドレス
する。例えば３のバイト・アドレスはシフトの後に１の
ワード・アドレスを発生する。ワード・アドレス１はバ
イト２及び３を含むワードをアドレスする。従ってシフ
トの前のバイト・アドレスが３のときシフトののちにＳ
ＡＲビット１６が１にセットされる。それはワードーの
低バイトを選択するためである。この低バイトはバイト
３でありそれは３のバイト・アドレスに対応する。バイ
ト・モード動作は第２図に示されている。

そこではＳＡＲＩ６のビット０一１５を含む１６ビット
・アドレスが２バイト・アドレスとして記憶装置１０へ
与えられる。アドレシングはシフトの後で起りビット位
櫨１６はビット位置１５の状態を受取る。ＳＡＲビット
１６の出力はＡＮＤ回路２１及び２９へ直接に与えられ
且つィンバータ１７及び２６を介してＡＮＤ回路１８及
び２８へ与えられる。ＡＮＤ回路１８，２１，２８及び
２９はバイト・アドレス・モード信号によって条件付け
られる。１バイト記憶装置書込み動作の場合、記憶装置
へ書込まれるべきバイトは偽Ｒ高バス上に置かれ従って
ＡＮＤ回路１８及び２１へ印加される。ＡＮＤ回路１８
及び２１は複数のＡＮＤ回路を表わしておりバスの各ビ
ット毎に別個のＡＮＤ回路が存在する。ＡＮＤ回路１８
はィンバータ１７によって条件付けられる。それはＳＡ
Ｒビット１６の状態が０であるときＯＲ回路２０を介し
て記憶装置へバイトを通すためである。ＡＮＤ回路２１
はＳＡＲビット１６の１の状態によって条件付けられる
ので、バイトはＯＲ回路２３を介して記憶装置へ通され
る。ィンバータ１ ７、ＡＮＤ回路１８及び１９、ＯＲ
回路２０は第１図の高記憶ゲートを形成しＡＮＤ回路２
１及び２２、ＯＲ回路２３は第１図の低記憶ゲート１０
０を形成する。実際には低記憶ゲート１００及び高記憶
ゲート１０１は論理的に複雑な構成を有する。なぜなら
ばそれらは他の目的にも使用され且つ第１図に示される
ような多くの選択信号及び入力を有するからである。１
バイト記憶装置謙取命令が実行されるとき、記憶装置か
ら謙出されたバイトは高はＲへ転送される。

もし記憶装置から読出されたワードの低バイトがアドレ
スされつつあるバイトであればそれはＡＮＤ回路２９及
びＯＲ回路３０を介して高いＲへ送られる。もし高バイ
トがアドレスされていればＡＮＤ回路２８はィンバータ
２６によって条件付けられ、その高バイトをＯＲ回路３
０を介して高はＲへ送る。第２図においてはデータの議
出しはＡＮＤ回路２７，２８，２９及びＯＲ回路３０の
組合せによって行なわれるが第１図においては記憶装置
１０から競出されたデー外ままず記憶デー夕・レジスタ
（ＳＧＲ）２５へ至り、そこから記憶ゲート１ ００及
び１ ０ １を介してＡＬＵゲート１９１及び１９２へ
通される。後の説明から明らかなようにバイト動作では
ＳＡＲ１６中のアドレスはシフトが起る前に増加される
。

更にＳＡＲＩ６のシフト中にその高順位ビットはそれぞ
れ３兆ワードより成る第１のブロック又は第２ブロック
をアドレスするために０又は１へセットされることがで
きる。ワード・アドレス・モード動作は第３図に示され
ている。

そこではＳＡＲＩ６の内容は第２図におけるように２バ
イト・アドレスとして記憶装置０１０へ印力０される。
しかしＳＡＲＩ６はワード・アドレス・モードのために
はシフトされない。ＳＡＲ１６のビット位置１６の状態
は問題とならない。何故ならば線６０上のバイト・アド
レス・モード信号はＡＮＤ回路１８，２ １，２８，２
９夕を条件付けるためには存在していないからである。
しかしワード・アドレス・モード信号は線６９上に存在
しておりそれは１ワード記憶装置書込み動作のためにＡ
ＮＤ回路１９及び２２を条件付け１ワード記憶装置議出
し動作のためにＡＮＤ回路２７を条件付ける。記憶装置
から低バイトを読出す場合のゲートは第２図及び第３図
には示されず第１図に示されている。バイト・モード及
びワード・モ〜ドでの記憶装置の動作は次のようなフオ
ーマットを有する記憶装置命令によって開始される。

ビット０−３ 動作コードは記憶装置命令を指定する。

ピツト４（町）ｍ＝０ ワード議出し又はワード書込み タ 記憶装置命令を指定する山＝１
バイト議出し又はバイト書込み記憶装置命令を指定する ビット５一７ レジスタ１はデータが転送される局部記
臆しジスタの１つであるビット８ 動作コード修
正ビット ８＝０ １／０記憶装置命令を指定する ８＝１ 記憶菱層命令を指定する ビット９（Ｗ） データ転送の方向を指定するＷ＝０
記憶装置から局部記憶レジスタへデータが読出される Ｗ＝１ 局部記憶レジスタから記憶装置 へデータが書込まれる ビット１０に’ 記憶装置の選択を示す。

Ｃ＝０ 主記憶装置を指定する Ｃ＝１ 制御記憶装置を指定する ビツト１１一１２（ＤＶ） ＤＶ＝００ レジスタ２によって指定されたアドレスを
変更しないＤＶ＝０１ レジスタ２によって指定された
アドレスを増加するＤＶ＝０２ レジスタ２によって指
定されたアドレスを減少するビット１３−１５レジスタ
２はデータ転送のために使用される記憶アドレスを含む
局部記憶レジスタの１つであ る 第１図において命令ワード又は制御ワードは、パワーオ
ン・リセット又は初期マイクロプログラム・ロードのよ
うな周知方法でシステムが初期設定をなされた後に１ワ
ード記憶装置議出し命令によって記憶装置１０からフェ
ツチミれる。

記憶装置１０からフェツチされた命令は命令レジスタ４
０へ入り命令ビット０−３によって表わされる命令の動
作コードはビット８によって変更され且つ第５Ａ図に示
されるデコード・ロジック５０１こよってデコードされ
る。記憶装置命令に関してデコード・ロジック５０は命
令のビット４を解釈し、１バイト記憶装置書込み命令に
ついて線５１上に信号を発生し１バイト記憶装置講出し
命令について線５２上に信号を発生する。他のバイト・
アドレス命令についてはデコード・ロジック５０によっ
て線５３上に信号が発生される。線５４及び５５上の信
号はそれぞれ記憶装置書込み動作又は記憶装置読出し動
作を示す。もし記憶装置命令のビット４が０であり、且
つビット１０に｝が１であれば、これは１ワードの記憶
装置議出し命令か又は記憶装置書込み命令を示す。

１ワード記憶装置書込み命令についてはデコード・ロジ
ック５０によって線６５上に信号が発生され、１ワード
記憶装置論出し命令については線６６上に信号が発生さ
れる。

命令のフェツチ及び実行のためのタイミングは発振器３
０から発生される。

発振器３０は線３１及び３２上にそれぞれパルスＳＩ及
びＳ２を発生する。パルスＳＩ及びＳ２は、クロック信
号を発生する通常のロジックを含むデータフロー・クロ
ツクへ印加する。第１図の命令レジスタ４０‘ま、第５
図のＡＮＤ回路１３６から来る信号を与えられる。ＡＮ
Ｄ回路１３６は発振器３０から来るＳ２信号を受取りデ
ータフロー・クロツク３５から来るＣＩクロツク信号を
受け取る。バイト動作については前述したように記憶ア
ドレス・レジスタ（ＳＡＲ）１６をシフトすることが必
要である。

そのときのシフト信号（ＳＡＲ走査）はＡＮＤ回路１３
７から来る。ＡＮＤ回路１３７は発振器３０からＳＩク
ロツク信号を受取り、データフロー・クロツク３５から
Ｆ２クロツク信号を受取り、ＯＲ回路５９からバイト・
アドレス・モード信号を受取る。バイト・モード信号は
ＡＮＤ回路５７又は５８のいずれかがアクチブであって
信号を通すときにＯＲ回路５９から得られる。ＡＮＤ回
路５７はＯＲ回路５６の出力及びクロツク信号Ｄ１一日
Ｉを入力として受取る。ＯＲ回路５６は１バイト記憶装
置書込み動作又は１バイト記憶装置議出し動作を表わす
線５１及び５２上の信号を受取る。ＡＮＤ回路５８は他
のバイト・アドレス命令を示す線５３上の信号を受取り
且つそれらの命令のために発生されるデータフロー・ク
ロツク３５からの他のクロツク信号を受取る。第７図に
示されるように線１６７上のＳＡＲ査信号はＳＡＲ１６
のビット位置０一１５にあるＬＩラツチのＣＩクロツク
入力へ印加され、且つＳＡＲビット１６のＬＩラツチの
Ｃクロツク入力へ印加される。第８Ａ図及び第９Ａ図か
ら鱗るようにＳＡＲ１６をシフトするためのＳＡＲ走査
（シフトＳＡＲＬＩ）信号はＳＡＲＩ６のアドレスが更
新されたのちに生じる。記憶アドレスの更新はＦＩ時間
の間に起り、ＳＡＲ１６のシフトはＦ２とＧＩの重複時
間の間に起る。次いで実行されつつある命令が１バイト
の記憶装置議出し命令であるか又は書込み命令であるか
に従って１バイトのデータが記憶装置から謙出され又は
そこへ書込まれる。第８Ｂ図及び第９Ｂ図に示されるよ
うにアクチブになった記憶力−ド選択信号はデータの読
出し又は書込みが実際に起る時間を決定する。１ワード
の記憶装置議出し命令又は書込み命令のために、ＳＡＲ
Ｌ２クロツク信号はＳＡＲＩ６のＬ２ラッチを刻時する
。

しかしバイト動作については、ＳＡＲＬ２クロック信号
は禁止されなければならない。何故ならＳＡＲ１６のシ
フトの間にはＬＩラツチのデータ入力は安定していなけ
ればならないからである。ＳＡＲＬ２クロック信号の禁
止はＡＮＤ回路１ ３８へバイト・アドレス・モード信
号を与えることによって達成される。更にＡＮＤ回路１
３８はデータフロー・クロツク３５からＦ２クロック信
号を受けとる（第５Ａ図及び第５Ｂ図参照）。ＡＮＤ回
路１３８の出力はＳＡＲＬ２クロック禁止信号であり、
これは線１６８を介して第７図のＡＮＤ回路１７６へ送
られる。更にＡＮＤ回路１７６は他の信号を受けとる入
力を有し（本発明に関連せず）、ＡＮＤ回路１７６に対
するこれらの入力がアクチブであるときもその出力であ
るＳＡＲＬ２クロツク信号はイナクチブになる。記憶装
置の議出し動作及び書込み動作は記憶装置アクセス要求
信号を必要とする。この信号はＯＲ回路１３９から発生
される。ＯＲ回路１３９はデータフロー・クロツク３５
からのＡ２一Ｃ２クロック信号、記憶装置動作を必要と
するその他の動作の信号、ＡＮＤ回路６１，６２，７５
，７６等から来る信号を受け取る。ＡＮＤ回路６１は線
５１から入力を受け取り、且つデータフロー・クロック
３５から来るＧ２−日２クロツク信号を受けとる。ＡＮ
Ｄ回路６２は線５２からの信号及びＧ２クロック信号を
受けとる。ＡＮＤ回路７５及び７６はＡＮＤ回路６１及
び６２と同じように動作するが１バイトの記憶装置動作
ではなく、１ワード記憶装置動作に関連している。従っ
てＡＮＤ回路７５は１ワード記憶装置書込み動作を示す
信号を受けとり且つＧ２一日２クロツク信号を受けとる
ための入力を有する。ＡＮＤ回路７６の入力は１ワード
記憶装置議出し信号及びＧ２クロック信号を受けとるた
め線６６及びデータフロ−・クロツク３５へ接続される
。

従って線１６９上の記憶装置アクセス要求信号は１ワー
ド及び１バイトの記憶装置論出し導作及び記憶装置書込
み動作についてアクチブとなり、この信号は記憶装置ク
ロツク兼アドレス・ゲート１５０へ送られる。この実施
例において記憶装置クロック兼アドレス・ゲート１５０
‘ま更にＳＡＲ１６の出力を受けとる。記憶装置クロッ
ク兼アドレス・ゲート１５０は、本発明とは直接の関連
を有しない。記憶装置のリフレッシュ動作のためにも使
用される。記憶装置クロック兼アドレス。ゲート１５０
は線１５１上に記憶カード選択信号を与える。この信号
は第８８図、第９Ｂ図、第１０Ｂ図、第１１Ｂ図のタイ
ミング図で解るように記憶装置の読出し及び書込み動作
の間に記憶装置制御ロジックによって使用される。更に
記憶装置クロック兼アドレス・ゲート１５０から記憶ア
ドレスりゞス１５３が導かれる。ＳＡＲＩ６のＬＩラッ
チは１バイトの記憶装置動作及び１ワードの記憶装置動
作の双方について刻時されなければならない。

ＳＡＲＬＩクロツク信号はＡＮＤ回路１４０から得られ
、このＡＮＤ回路１４０は発振器３０からＳＩパルスを
受けとり且つＯＲ回路７０からの信号を受けとる。ＯＲ
回路７０はデータフロー・クロツク３５からＡ２クロツ
ク信号を受けとり、且つ本発明と関連しない他の信号及
びＡＮＤ回路６３及び６８からの信号を受けとる。ＡＮ
Ｄ回路６３はＯＲ回路５６の出力を受けとり且つデータ
フロー・クロツク３５からのＤ２クロック信号を受けと
る。更にＡＮＤ回路６８はデータフロー・クロツク３５
からくるＤ２クロツク信号及びＯＲ回路６７からくる信
号を受けとる。ＯＲ回路６７はデコード・ロジック５０
から来る線６５及び６６上の信号を受けとるが、これら
の信号はそれぞれ１ワード記憶装置書込み及び読出し命
令を示すものである。第５Ｂ図の線１７川こあるＳＡＲ
ＬＩクロツク信号は第７図のＳＡＲ１６のビット０一１
５に対応するＬＩラッチＣ２クロツク入力へ印加される
。それによってこられＬＩラツチのＤ２データ入力にあ
るデータがそこへセットされる。もし記憶装置命令が１
ワードの記憶装置の書込み動作を指定するならば、記憶
装置の高バイト及び低バイトの双方が書込まれる。

しかしもし記憶装置命令が１バイトの記憶装置書込み動
作を指定するならば、どのバイトを書込むかに従って低
記憶装置書込み信号又は高記憶装置書込み信号のいずれ
かを発生させなければならない。第５Ｂ図に示されるよ
うに、低記憶装置書込み信号はＯＲ回路１４６から発生
される。ＯＲ回路１４６はＡＮＤ回路１４２及び１４３
及び本発明の直接の関連を有しない他のロジックから入
力を受けとる。ＡＮＤ回路１４２は１ワード記憶装置書
込み動作のために低記憶装置書込み信号を発生し、ＡＮ
Ｄ回路１４３は１バイト記憶装置書込み動作のために低
記憶装置書込み信号を発生する。ＡＮＤ回路１４２はデ
ータフロー・クロツク３５からＦＩ−ＨＩクロツク信号
を受けとり、且つ線５４からの記憶装置書込み信号及び
ＯＲ回路６７からの信号を受けとる。ＡＮＤ回路１４３
はデータフロー・クロック３５から釆るＦＩ−ＨＩクロ
ツク信号、ＯＲ回路５９から来るバイト・アドレス・モ
ード信号、線５４上の記憶装置書込み信号及びＳＡＲビ
ット１６からの入力を受けとる。従って記憶装置書込み
動作の場合ワード・モードで動作しているときには、Ａ
ＮＤ回路１４２は常に低記憶装置書込み信号を発生し、
ＡＮＤ回路１４３はＳＡＲビット１６が１であるときに
のみ低記憶装置書込み信号を発生することがわかる。更
にＡＮＤ回路１４２は高記憶装置書込み信号を発生する
ためにＯＲ回路１４７へ入力を与える。

従ってワード・モードにおける記憶装置書込み動作の場
合、低記憶装置書込み信号及び高記憶装置書込み信号が
共にアクチブであることが解る。ＯＲ回路１４７はＡＮ
Ｄ回路１４５から来る入力を有する。ＡＮＤ回路１４５
はＡＮＤ回路１４３の入力と同様な入力を有するが、Ｓ
ＡＲビット１６からの入力が異なっている。ＳＡＲビッ
ト１６からの入力はインバーター４４を介してＡＮＤ回
路１４５へ印加される。従ってＡＮＤ回路１４５は、Ｓ
ＡＲビット１６が０であるとき、高誼億装置書込み信号
を発生する。更にＯＲ回路１４７は本発明と直接の関連
を有しない他の信号を入力として有する。記憶装置１０
が記憶装置議出し動作の間にアクセスされるとき、記憶
装置から謙出されたデータは第１図の記憶データ・レジ
スタ（ＳＤＲ）２５へ入れられる。

ＳＤＲ２５は第５Ｂ図のＯＲ回路１６２から来るＳＤＲ
クロツク信号によって刻時される。ＳＤＲ２５は、命令
レジスタ４０がクロツク信号を受けとると同じ時点でク
ロツク信号を受けとる。従ってＡＮＤ回路１３６が発振
器３０からのＳ２パルス及びデータフロー・クロツク３
５からのＣＩクロツク信号を受けとったように、ＡＮＤ
回路１ ６ ０はそれらの信号を受けとる。ＡＮＤ回路
１６０は他の信号及びＡＮＤ回路１ ６１の出力と同じ
ようにＯＲ回路１６２へ出力を与える。ＡＮＤ回路１６
１は線５５上の記憶装置議出し信号、データフロー・ク
ロツク３５からのＧＩクロツク信号、発振器３０からの
Ｓ２パルスを受けとる。従ってＳＤＲ２５はバイト・モ
ード動作であるとワード・モード動作であるとを問わず
全ての記憶装置議出し命令につい刻時される。第１図の
記憶装置１０からＳＤＲ２５へ入れられたデータは、低
記憶ゲート１００及び高記憶ゲート１０１へ印加される
。低記憶ゲート１００はＳＤＲ２５からの入力を受けと
る他に、瓜Ｒ（局部記憶レジスタ）スタック２０川こあ
るレジスタの高バイト及び低バイト及び高記憶ゲート１
０１からの入力を受けとる。これらの入力は後にゲート
１００及び１０１に関して説明する選択信号の制御のも
とで選択可能である。高誼億ゲート１０１は瓜Ｒスタッ
ク２００の高出力かち得られる入力、１／０チャネル（
図示せず）から来るシステム・バス・インの入力及びＸ
レジスター８５からの入力を有する。低記憶ゲート１０
川まその出力を通す入力を選択するために選択信号を使
用する。

これらの選択信号は第６Ａ図のＯＲ回路１１３から釆る
低はＲ選択信号、ＯＲ回路１ １４から来る低ＳＤＲ選
択信号、及びＯＲ回路１１５から来るＬＳＲ高バイト選
択信号を含む。ＯＲ回路１１３はバイト・モード及びワ
ード・モードの双方における記憶装置書込み動作のため
に出力を有する。バイト・モード動作のために、回路１
１３はＡＮＤ回路１０６からの入力を受けとる。ＡＮＤ
回路１０６はバイト・モード信号とデータフロー・・ク
ロック３５からのＤＩ−ＥＩクロック信号を受けとる入
力を有する。１ワード記憶装置議出し命令のために、Ｏ
Ｒ回路１ １３はＡＮＤ回路１ ０９からの信号を受け
とる。

ＡＮＤ回路１０９は第５Ａ図の線６５から入力を受けと
り且つデータフロー・クロック３５からＧＩ−ＨＩクロ
ック信号を受けとる。更にＯＲ回路１１３はデータフロ
ー・クロツク３５からクロツク信号ＡＩ−ＢＩを受けと
り且つ本発明と直接の関連を有しない他の信号を受けと
る。低ＳＤＲ選択信号を発生するＯＲ回路１ １ ４は
、本発明と直接の関連を有しない他の信号、ＡＮＤ回路
１０８からの入力、ＡＮＤ回路１ １ ０からの入力を
受けとる。

ＡＮＤ回路１０８はＯＲ回路１０５の出力及びＧＩ−Ｈ
Ｉクロツク信号を受けとる。ＯＲ回路１０５は線５２上
の１バイト議出し信号を受けとり且つＡＮＤ回略１０３
の出力を受けとる。ＡＮＤ回路１０３は線５５上の記憶
装置議出し信号及び線５３上の他のバイト・アドレス命
令信号を受けとる入力を有する。ＡＮＤ回路１１０はデ
ータフロー・クロツク３５からＧＩ−ＨＩクロック信号
を受けとり且つ線６６上の１ワード議出し信号を受けと
る。更にＯＲ回路１１４は、ＯＲ回路１１３と同じよう
に本発明と直接の関連を有しない他の信号を有する。第
１図を参照すると、ＢＲスタツク２００の高及び低の出
力は低記憶ゲート１００へ印加される。

ここでＯＲ回路１１５は、誼億装置書込み動作の間にア
ドレスされているワードの低バイトへはＲスタック２０
０からの鳶バイトを書込むために、はＲ高バイト選択信
号を与える。従って記憶装置バイト書込み動作の間には
Ｒスタック２００からの高バイトは記憶装置のワードの
高バイト又は低バイトへ書込まれることができる。この
特定の実施例において、バイト動作は常に高のはＲを使
用する。本発明の範囲を変えることなく本実施例はバイ
ト動作について低のはＲ又は他のレジスタを使用するよ
うに変更できることは明らかである。記憶装置命令のレ
ジスタ１のフィールドはデータが入れられるべきＬＳＲ
を指定する。このため、低記憶ゲート１ ００の出力は
直接に低ＡＬＵゲートへ印加され、高記憶ゲート１０１
の出力は直接に高ＡＬＵゲート１ ９２へ印加される。
低及び高のＡＬＵゲート１ ９１及び１ ９２はＡＵＬ
ＩＳＯから入力を有する。この特定の実施例において、
ＡＬＵＩ９０はその通常の機能の他に命令アドレス及び
記憶アドレスを更新するために使用される。この更新は
ＡＬＵ制御信号（図示せず）応答して起り、ＡＬＵ制御
信号は命令（この場合、記憶装置命令）のデコーダによ
って得られる。第８Ｂ図、第９Ｂ図、第１０Ｂ図、第１
１Ｂ図のタイミング図から鱗るように命令アドレスはＣ
１時間に更新され、記憶アドレスはＦＩ時間に更新され
る。ＳＡＲ１ ６にある命令アドレスは同時にＸレジス
夕１８５へセットされる。従って命令アドレスが更新さ
れる間に×レジスタ１８５の内容はＡＬＵＩ９０へ送ら
れ、低及び高のＡＬＵゲート１９１及び１９２を介して
はＲスタック２００の命令アドレス・レジスタ（ＭＡＲ
）へ転送される。記憶アドレスは記憶装置命令のレジス
タのフィールドで指定された局部記憶レジスタの内容を
低及ぴ高の記憶ゲート１００及び１０１を介して且つ×
レジスタ１８５を介してＡＬＵＩ９０へ通すことによっ
て更新される。この更新は記憶装置命令のビット１１−
１２をデコードすることにより生じる。更新されたアド
レスはしジスタ２へ戻される。更に低ＡＬＵゲート１９
１はＹレジスタ１８０からの入力を有し、高ＡＬＵゲー
ト１ ９２は低ＡＬＵゲートからの入力を有する。

本発明に関連のあるゲート選択信号のみが示される。従
って低ＡＬＵゲート１９１は第６Ｂ図のＯＲ回路１２２
から釆る低記憶ゲート選択信号を受けとるために接続さ
れる。このＡＬＵゲート選択信号が存在しないとき、Ａ
ＬＵＩ９０からの入力が選択される。ＯＲ回路１２２は
ＡＮＤ回路１２０及び１２１からの入力と他の信号の入
力とを有する。ＡＮＤ回路１２０はバイト・アドレス・
モード信号及びデータフロー・クロツク３５から来るＧ
Ｉ−ＨＩクロツク信号とを受けとる。ＡＮＤ回路１２１
はデータフ。一−ク。ック３５からくるＧＩ−ＨＩクロ
ック信号と１ワード議出し動作を表わす線６６上の信号
とを受けとる。低ＡＬＵゲート１ ９１によって通され
たデータ・バイトは、ＯＲ回路１１９から釆る低はＲ書
込み信号の制御のもとで、ＬＳＲスタツク２００‘こあ
る選択された局部記憶レジスタの低バイトへ書込まれる
。ＯＲ回路１ １９は本発明と直接の関連を有しない他
の信号及びＡＮＤ回路１１７から来る入力を有する。Ａ
ＮＤ回路１１７はデータフロー・クロツク３５から来る
ＨＩクロック信号を受けとる入力と１ワード議出し動作
を表わす線６６上の信号を受けとる入力とを有する。高
ＡＬＵゲート１９２は低ＡＬＵゲート１９１の出力を通
し、ＯＲ回路１２６は低ＡＬＵゲート選択信号を発生す
る。

ＯＲ回路１２６はＡＮＤ回路１２３の出力を受けとるた
めの入力と、本発明に直接の関連を有しない他の信号を
受けとる入力とを有する。ＡＮＤ回路１２３はＡＮＤ回
路１２０の出力及びＳＡＲビット１６へ接続される。従
ってＳＡＲビット１６が１であれば、高ＡＬＵゲート１
９２は低ＡＬＵゲート１９１の出力を選択し、そのデー
タをＯＲ回路１１８から釆る高ＬＳＲ書込み信号の制御
のもとで、はＲスタック２００の高バイト部分へ書込む
。ＯＲ回路１ １８はＡＮＤ回路１１６の出力へ接続さ
れた入力と、ＡＮＤ回路１１７から釆る入力と、本発明
に直接の関連を有しない他の信号に対する入力とを有す
る。ＡＮＤ回路１ １６はＯＲ回路１０５の出力へ接続
された入力と、データフロー・クロツク３５から来るｍ
信号を受けとるために接続された入力とを有する。高Ａ
ＬＵゲート１９２はＯＲ回路１２７から来る高記憶ゲー
ト選択信号があるとき、高記憶ゲート１０１から入力を
通す。ＯＲ回路１２７はＡＮＤ回路１２１及び１２５の
出力へ接続された入力と、本発明に直接の関連を有しな
い他の信号へ接続された入力とを有する。ＡＮＤ回路１
２１は線６６へ接続された入力と、データフロー・クロ
ツク３５から来るＧＩ一日Ｉクロツク信号を受けとるた
めに接続された入力とを有する。従って、ＡＮＤ回路１
２１は、１ワード記憶菱層読出し動作の間に、高記憶ゲ
ート選択信号を発生するため、ＯＲ回路１２７へ信号を
与える。ＡＮＤ回路１２５は１バイト記憶装置議出し動
作のためにＯＲ回路１２７へ信号を与えるように動作し
、その入力はＡＮＤ回路１２０の出力へ接続され、且つ
ィンバータ１２４の出力へ接続される。

インバータ１ ２４はＳＡＲビット１ ６へ接続される
。従ってＳＡＲビット１６が０であるとき、高記憶ゲー
ト１０１を通されたバイトは高ＡＬＵゲート１９２を通
り、ＬＳＲスタツク２００から選択された局部記憶レジ
スタの高バイト部分へ書込まれる。第８Ａ図及び第８Ｂ
図は１バイト記憶装置議出し命令のタイミングを表わし
たタイミング図である。

このタイミング図は記憶アドレス・レジスタ（ＳＡＲ）
１６のシフトを示しているが１ワード記憶装置議出し命
令のタイミング図である第１０Ａ図及び第１０Ｂ図はシ
フト信号又はバイト・アドレス・モード信号を含んでい
ない。第９Ａ図及び第９Ｂ図のタイミング図は１バイト
記憶装置書込み命令のタイミングを示す。第９Ａ図はＳ
ＡＲＩ６に対するシフト・タイミングとバイト・アドレ
ス・モード信号とを示している。これらのタイミング及
び信号は１ワード記憶装置書込み命令のタイミングを示
す第１１Ａ図及び第１１Ｂ図には存在しない。第８Ａ図
から第１１Ｂ図までのタィミング図には、記憶ゲート１
００及び１０１に対するゲート選択タイミング、ＡＬＵ
ゲート１９１及び１９２に対するタイミング、ＢＲスタ
ツク２００へ書込むタイミング、命令レジスタ４０を刻
時するタイミング、ＳＤＲ２５、×レジスタ１８５、Ｓ
ＡＲＩ６などを刻時するタイミング、及び記憶カード選
択タイミングなどが示されている。第４図は１バイト動
作及び２バイト動作を実行するための先行技術の機成を
示す。その記憶装置はバイト・ベースで構成されており
、記憶アドレス・レジスタの低順位ビットがバイト選択
のために使用される。記憶アドレス・レジスタ３００の
ビットｏ−１４は、本実施例における１６ビット・アド
レスではなく、１５ビット・アドレスを記憶装置３１０
へ与える。記憶装置議出し命令が与えられると、２個の
バイトが記憶装置３１０から読出されＡＮＤ回路３ １
５及び３１ ６へ与えられる。ＡＮＤ回路３１５へ与
えられたバイトはＡＮＤ回路３１ ７へも与えられる。
ＡＮＤ回路３１ ５及び３１６はＯＲ回路３１８へ接続
され、ＯＲ回路３１８はその出力を記憶データリゞスへ
接続されている。記憶データ・バスは中央処理装置の内
部のデータフロー及び入出力チャネルへ接続されている
。ＡＮＤ回路３１７の出力は外部入出力チャネルのみへ
接続されている。２バイト動作はチャネルに限られてい
る。

ＡＮＤ回路３１５及び３１６はＳＡＲ３００のビット１
５の状態によって条件付けられる。ＳＡＲ３００のビッ
ト１５はＡＮＤ回路３１５へ直接に印加され且つィンバ
ータ３１９を介してＡＮＤ回路３１６へ印加される。こ
の構成により、ビット１５が１であればＡＮＤ回路３１
５が条件付けられ高バイトがＯＲ回路３１ ８を介して
記憶データ・バスへ通される。他方、ビット１５が０で
あれば、ＡＮＤ回路３１６がインバータ３１９を介して
条件付けられ記憶装置からの低バイトがＯＲ回路３１８
を介して記憶データ・バスへ与えられる。ＡＮＤ回路３
１７は２バイト・モード動作の間にのみ条件付けられる
。

２バイト・モード動作が要求されるとき、その動作を要
求する入出力装置は線３２１へ２バイト・モード要求信
号を与える。

線３２１はＡＮＤ回磯３２２の入力へ接続されている。
ＡＮＤ回路３２２はインバータ３２３を通してＳＡＲビ
ット１５によって条件付けられる。従ってＡＮＤ回路３
２２を条件付けるためには、ＳＡＲビット１５は０でな
ければならない。この構成により、２バイト。モード動
作はワード（２バイト）境界で起ることが保証される。
更にこの構成では、アドレス増加を考慮しなければなら
ない。何故なら、２バイト・モード動作においては、１
バイト・モード動作に要求される１ではなく、２でなけ
ればならないからである。本発明においては、バイト動
作及びワード動作の双方についてアドレスの更新は同じ
である。記憶装置書込み動作のロジックは記憶装置議出
し動作のロジックと同じである。

中央処理装置のデータフロー及び入出力チャネルから釆
る記憶データ・バスィンはＡＮＤ回路３３５及び３３６
へ接続される。ＡＮＤ回路３３５はＳＡＲビット１ ５
の状態によって直接に条件付けられ、ＡＮＤ回路３３６
はインバータ３３７を介してＳＡＲビット１５の状態に
よって条件付けられる。従って単一バイト・モードで与
えられたバイトは、ＳＡＲビット１５の状態に従って、
記憶装置３１０の高バイト又は低バイトへ書込まれるこ
とができる。２バイト・モード動作の場合には、ビット
０−７に対応する記憶バスィンがＡＮＤ回路３３９の入
力へ後続される。

ＡＮＤ回路３３９はＡＮＤ回路３２２の出力によって条
件付けられる。従って、２バイト・モー日こおいては記
憶装置読出し動作について存在する制限が記憶装置書込
み動作について存在する。以上の説明から本発明は最小
の付加的ロジックを用いて２バイト又はワード・ベース
で構築された記憶装置において単一バイトのアドレシン
グ及び２バイトのアドレシングを可能とするものである
ことが解る。

更に、アドレス範囲は先行技術におけるように小さくな
らないことが鱗る。何故なら記憶アドレス・レジスタの
すべてのビットは記憶装置に対するアドレスとして与え
られるからである。先行技術においては、低順位アドレ
ス・ビットは記憶装置へ与えられるアドレスの一部とし
ては使用されず、バイト選択のために使用される。更に
本発明における記憶アドレスの増加は単一バイトのアド
レシング・モードにおいても２バイト。アドレシング・
モード‘こおいても等しいものであることが解る。

【図面の簡単な説明】

第１図は本発明をコンピュータ・システムへ組込んだ場
合のブロック図、第２図は本発明の装置で実行されるバ
イト・アドレス・モードを示す略図、第３図は本発明の
装置で実行されるワード・アドレス・モードを示す略図
、第４図は１バイト動作及び２バイト動作のためにバイ
ト・アドレシングを使用する先行技術の構成を示す略図
、第５図は第５Ａ図と第５Ｂ図の配置関係を示す図、第
５Ａ図及び第５Ｂ図は本発明し、おいてワード・モード
動作及びバイト・モード動作を実行させるためのクロッ
ク発生回路、第６図は第６Ａ図と第６Ｂ図との配置関係
を示す図、第６Ａ図及び第６８図はゲート制御信号及び
レジスタ書込み信号を発生する論理を示す論理回路の図
、第７図はシフト可能な記憶アドレス・レジスタ及び記
憶アドレス・レジスタからシフトされたのちの低順位ビ
ットを受けとる記憶ェレメントの構成を示す略図、第８
図は第８Ａ図と第８Ｂ図との配置関係を示す図、第８Ａ
図及び第８Ｂ図はバイト・モードーこおける記憶装置議
出し動作を示すタイミング図、第９図は９Ａ図と第９Ｂ
図との配置関係を示す図、第９Ａ図及び第９Ｂ図はバイ
ト・モードにおける記憶装置書込み動作を示すタイミン
グ図、第１０図は第１０Ａ図と第１０Ｂ図との配置関係
を示す図、第１０Ａ図及び第１０Ｂ図はワード・モード
における記憶装置議出し動作を示すタイミング図、第１
１図は第１１Ａ図と第１１Ｂ図との配置関係を示す図、
第１１Ａ図及び第１１Ｂ図はワード・モード‘こおける
記憶装置書込み動作を示すタイミング図である。 １０・・…・記憶装置、１６・・・・・・記憶アドレス
・レジスタ（ＳＡＲ）、２５・…・・記憶データ・レジ
スタ（ＳＤＲ）、４０・…・・命令レジスタ、１００・
・・・・・低記憶ゲート、１０１・・・・・・局記憶ゲ
ート、１８０・・・…Ｙレジスタ、１８５……Ｘレジス
タ、１９０…・・・ＡＬＵ、１９１・・・・・・低ＡＬ
Ｕゲート、１ ９２…・・・高ＡＬＵゲート、２００・
・・・・・はＲスタック。 Ｆ！Ｇ．ｌＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５Ａ ＦＩＧ．５Ｂ ＦＩＧ．６ ＦＩＧ．６Ａ ＦＩＧ．６８ ＨＧ・７ ＦＩＧ．８Ａ ＦＩＧ．８ ＦＩＧ．８８ ＦＩＧ．９Ａ ＦＩＧ．９ ＦＩＧ．９８ ＦＩＧ．１０Ａ ＦＩＧ．１０ Ｆ！Ｇ．１０８ ＦＩＧ．１１Ａ ＦＩＧ．１１ ＦＩＧ．ｌＩＢ

Claims (1)

【特許請求の範囲】
1. １ 各ワードが２バイトより成る複数のワードで構成さ
   れた記憶装置のアドレシングを制御する装置であって、
   前記記憶装置をワードごとにアドレスするためのシフ
   ト可能な記憶アドレス・レジスタと、 前記記憶アドレ
   ス・レジスタにバイト・アドレスをロードするための手
   段と、 バイト動作を指示するための指示手段と、 前
   記指示手段に応答して記憶装置アドレス・レジスタを１
   ビツトだけシフトするためのシフト手段と、 前記記憶
   アドレス・レジスタからシフトされたビツトを記憶する
   ためのビツト記憶手段と、 前記指示手段がバイト動作
   を指示するとき、前記ビツト記憶手段におけるビツトを
   使って、前記記憶装置から読出されたワードにおけるバ
   イトを選択するための選択手段と、 前記シフト手段に
   よる前記記憶アドレス・レジスタのシフトの前に前記記
   憶アドレス・レジスタにおけるバイト・アドレスを受け
   て更新し、該更新されたバイト・アドレスを前記シフト
   の後に前記記憶アドレス・レジスタへ供給するための更
   新手段と、 を具備したことを特徴とするアドレシング
   制御装置。