JPS61205984A - メモリ読み出し方式 - Google Patents
メモリ読み出し方式Info
- Publication number
- JPS61205984A JPS61205984A JP60046660A JP4666085A JPS61205984A JP S61205984 A JPS61205984 A JP S61205984A JP 60046660 A JP60046660 A JP 60046660A JP 4666085 A JP4666085 A JP 4666085A JP S61205984 A JPS61205984 A JP S61205984A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- signal
- circuit
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理システム等の出力装置とし１′、・
メモリ読み出し方式に関するものである。 ニー（
従来技術とその問題点） 第１図はこの種の文字信号等発生装置の従来のメモリ読
み出し方式の構成を示すブロック図である。図において
、例えば１６ビツトの中央処理装置１（以下ＣＰＵと略
称する）がメモリ３から８ビット単位のデータを読み出
す場合、ＣＰＵＩからメモリ読み出し要求信号Ａを送出
し、それに応じてメモリ読み出し回路２がメモリアクセ
ス信号Ｂをメモリ３へ送出して２バイトを同時にＣＰＵ
１へ取り込む方式を採っていたため、ＣＰＵＩはバイト
揃えをする必要があり、膨大な時間がかかるという欠点
があった。
従来技術とその問題点） 第１図はこの種の文字信号等発生装置の従来のメモリ読
み出し方式の構成を示すブロック図である。図において
、例えば１６ビツトの中央処理装置１（以下ＣＰＵと略
称する）がメモリ３から８ビット単位のデータを読み出
す場合、ＣＰＵＩからメモリ読み出し要求信号Ａを送出
し、それに応じてメモリ読み出し回路２がメモリアクセ
ス信号Ｂをメモリ３へ送出して２バイトを同時にＣＰＵ
１へ取り込む方式を採っていたため、ＣＰＵＩはバイト
揃えをする必要があり、膨大な時間がかかるという欠点
があった。
（発明の目的）
本発明の目的はメモリから読み出したデータをＣＰＵが
必要とするノζイトデータに多大な時間を要することな
く発生させることのできる方式を提供することにある。
必要とするノζイトデータに多大な時間を要することな
く発生させることのできる方式を提供することにある。
（問題点を解決するための手段）
即ち２本発明はＣＰＵからの指示によりメモリからデー
タを読み出す装置において、前記ＣＰＵからのメモリ読
み出し要求信号を受けてメモリアクセス信号とＣＰＵへ
必要なデータを取り込むための切υ分は信号とを出力す
ると共にそのメモリアクセス信号によりメモリから読み
出さｎたデータを保持するメモリ読み出し回路と、前記
メモリ読み出し回路に保持されたデータと前記切り分は
信号とを受けてそのデータ中必要な部分（ピント数）を
切り分けると共にＣＰＵにデータ取り込み許可信号を出
力するバイト揃え回路とを備え、前記メモリから読み出
されたデータのノζイト揃えを行った後ＣＰＵへ取り込
むようにしたもので、この方式によればＣＰＵ内の演算
時間を著しく短縮することが可能である。
タを読み出す装置において、前記ＣＰＵからのメモリ読
み出し要求信号を受けてメモリアクセス信号とＣＰＵへ
必要なデータを取り込むための切υ分は信号とを出力す
ると共にそのメモリアクセス信号によりメモリから読み
出さｎたデータを保持するメモリ読み出し回路と、前記
メモリ読み出し回路に保持されたデータと前記切り分は
信号とを受けてそのデータ中必要な部分（ピント数）を
切り分けると共にＣＰＵにデータ取り込み許可信号を出
力するバイト揃え回路とを備え、前記メモリから読み出
されたデータのノζイト揃えを行った後ＣＰＵへ取り込
むようにしたもので、この方式によればＣＰＵ内の演算
時間を著しく短縮することが可能である。
（実施例）
本発明の実施例について図面に基づき説明すれば次の通
シである。
シである。
第２図は本発明の一実施例のブロック図で、１及び３Ｆ
ｉ従来装置と同じＣＰＵとメモリである。
ｉ従来装置と同じＣＰＵとメモリである。
２′は機能が従来回路とは若干変更したメモリ読み出し
回路で、ＣＰＵＩがメモリ読み出し要求信号Ａを出力し
た時、メモリ読み出し要求信号人の回数が偶数か奇数か
の切り分は信号Ｃを次に述べるバイト揃え回路４へ出力
できるようにしたものである。
回路で、ＣＰＵＩがメモリ読み出し要求信号Ａを出力し
た時、メモリ読み出し要求信号人の回数が偶数か奇数か
の切り分は信号Ｃを次に述べるバイト揃え回路４へ出力
できるようにしたものである。
４は本発明により全く新たに追加したバイト揃え回路で
ある。このバイト揃え回路４はメモリ読み出し回路２′
の中に包含させても差し支えないが、ここでは理解を容
易にするためメモリ読み出し回２′へメモリ読み出し要
末信号人を与えて８ビット単位のデータを読み出す場合
、メモリ読み出し回路２′はメモリ３ヘメモリアクセス
信号Ｂを出力する。
ある。このバイト揃え回路４はメモリ読み出し回路２′
の中に包含させても差し支えないが、ここでは理解を容
易にするためメモリ読み出し回２′へメモリ読み出し要
末信号人を与えて８ビット単位のデータを読み出す場合
、メモリ読み出し回路２′はメモリ３ヘメモリアクセス
信号Ｂを出力する。
そして、メモリ読み出し回路２Ｉからメモリ３ヘメモリ
アクセス信号Ｂが出力されると、メモリ３から読み出さ
れた２バイトのデータがメモリ読み出し回路２′に保持
される。メモリ読み出し回路２Ｉは保持したデータをバ
イト揃え回路４へ出力すると共にメモリ読み出し要求信
号Ａの回数が偶数か奇数かの切ｐ分は信号Ｃをバイト揃
え回路４へ出力する。
アクセス信号Ｂが出力されると、メモリ３から読み出さ
れた２バイトのデータがメモリ読み出し回路２′に保持
される。メモリ読み出し回路２Ｉは保持したデータをバ
イト揃え回路４へ出力すると共にメモリ読み出し要求信
号Ａの回数が偶数か奇数かの切ｐ分は信号Ｃをバイト揃
え回路４へ出力する。
バイト揃え回路４はメモリ読み出し要求信号人の回数が
偶数か奇数かの切り分は信号Ｃを受けると％ ２バイト
のうちのどちらの１バイトをＣＰＵ１へ取り込ませるか
を決めてデータを用意し、ＣＰＵＩに対しデータ取り込
み許可信号りを与える。セしてＣＰＵ１は、データ取り
込み許可信号りを受けたことくより必要な１バイトデー
タをバイト揃え回路４から読み出す。
偶数か奇数かの切り分は信号Ｃを受けると％ ２バイト
のうちのどちらの１バイトをＣＰＵ１へ取り込ませるか
を決めてデータを用意し、ＣＰＵＩに対しデータ取り込
み許可信号りを与える。セしてＣＰＵ１は、データ取り
込み許可信号りを受けたことくより必要な１バイトデー
タをバイト揃え回路４から読み出す。
第４図はＣＰＵＩが８ビット単位でデータを取り込む順
序を図解したものであるが、メモリ３に格納されている
１単位（例えば１６ビツト）のデータビットよりもＣＰ
ＵＩが取り込むビット数が少なければ８．ビットに限ら
ず何ビット単位に取り込んでもより０ （発明の効果） 本発明は以上説明したように、従来のメモリ読み出し回
路を若干変更すると共にバイト揃え回路尋を付加するだ
けで実用化が容易である効果と相俟って、バイトデータ
信号等を発生する方式として工業的に優れたものである
。以上説明した実施例Ｆｉ、ｃ Ｐ Ｕがバイト単位に
取り込むことについて示したものではあるがメモリに格
納されている１単位のデータピントよりもＣＰＵが取り
込むビット数が少ないメモリ読み出し回路に適用できる
ことは勿論である。
序を図解したものであるが、メモリ３に格納されている
１単位（例えば１６ビツト）のデータビットよりもＣＰ
ＵＩが取り込むビット数が少なければ８．ビットに限ら
ず何ビット単位に取り込んでもより０ （発明の効果） 本発明は以上説明したように、従来のメモリ読み出し回
路を若干変更すると共にバイト揃え回路尋を付加するだ
けで実用化が容易である効果と相俟って、バイトデータ
信号等を発生する方式として工業的に優れたものである
。以上説明した実施例Ｆｉ、ｃ Ｐ Ｕがバイト単位に
取り込むことについて示したものではあるがメモリに格
納されている１単位のデータピントよりもＣＰＵが取り
込むビット数が少ないメモリ読み出し回路に適用できる
ことは勿論である。
第１図は従来装置のプロンク図、第２図は本発明実施例
のブロック図、第３図はメモリ読み出し回路２または２
１に格納されている１６ビツトデータの配列例を示す図
、第４図は第３図のデータをＣＰＵＩがバイト単位に読
み込まれる時のデータの順序を示す図である。 １・・・中央処理装ｆｉｌｉｔ（ＣＰ［Ｊ）、２及び２
′・・・メモリ読み出し回路、３・・・メモリ、４・・
・バイト揃え回路 特許出願人 日本電気漢字システム株式会社第１図 第 ２ 図 第 ６ 図 第４図 ■ 二二［コ
のブロック図、第３図はメモリ読み出し回路２または２
１に格納されている１６ビツトデータの配列例を示す図
、第４図は第３図のデータをＣＰＵＩがバイト単位に読
み込まれる時のデータの順序を示す図である。 １・・・中央処理装ｆｉｌｉｔ（ＣＰ［Ｊ）、２及び２
′・・・メモリ読み出し回路、３・・・メモリ、４・・
・バイト揃え回路 特許出願人 日本電気漢字システム株式会社第１図 第 ２ 図 第 ６ 図 第４図 ■ 二二［コ
Claims (1)
- 中央処理装置からの指示によりメモリからデータを読み
出す装置において、前記中央処理装置からのメモリ読み
出し要求信号を受けてメモリアクセス信号と前記中央処
理装置へ必要なデータを取り込むための切り分け信号と
を出力すると共にそのメモリアクセス信号によりメモリ
から読み出されたデータを保持するメモリ読み出し回路
と、前記メモリ読み出し回路に保持されたデータと前記
切り分け信号とを受けてそのデータ中必要な部分（ビッ
ト数）を切り分けると共に前記中央処理装置にデータ取
り込み許可信号を出力するバイト揃え回路とを備え、前
記メモリから読み出されたデータのバイト揃えを行つた
後中央処理装置へ取り込むことを特徴とするメモリ読み
出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046660A JPS61205984A (ja) | 1985-03-11 | 1985-03-11 | メモリ読み出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60046660A JPS61205984A (ja) | 1985-03-11 | 1985-03-11 | メモリ読み出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61205984A true JPS61205984A (ja) | 1986-09-12 |
Family
ID=12753485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60046660A Pending JPS61205984A (ja) | 1985-03-11 | 1985-03-11 | メモリ読み出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61205984A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
| JPS5714959A (en) * | 1980-06-30 | 1982-01-26 | Ibm | Addressing controller |
-
1985
- 1985-03-11 JP JP60046660A patent/JPS61205984A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123838A (en) * | 1978-03-17 | 1979-09-26 | Nec Corp | Memory address control unit for data processor |
| JPS5714959A (en) * | 1980-06-30 | 1982-01-26 | Ibm | Addressing controller |
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