KR100337838B1 - 멀티프로세서시스템의인터페이스구현방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
멀티프로세서 시스템의 인터페이스 구현 방법.
2. 발명이 해결하려고 하는 기술적 과제
전송속도가 빠르며, 제어가 간단한 프로토콜이 사용된 인터페이스 구현을 위한 멀티프로세서 시스템의 인터페이스 구현 방법을 제공함.
3. 발명의 해결 방법의 요지
제2프로세서가 제1프로세서의 커맨드를 실행하는 인터페이스를 구현하는 방법은 상기 제1프로세서의 상기 커맨드를 로드하고, 상기 제2프로세서는 상기 커맨드를 감지하여 리드 및 실행하는 방법과, 상기 제2프로세서가 실행중임을 상기 제1프로세서에게 인식시켜 또 다른 커맨드가 로드되지 못하게 하는 방법과, 상기 제2프로세서가 보충된 제어데이타인 파라메트의 전송을 요구하는 인터럽트를 발생하여 상기 제1프로세서가 상기 파라메트를 로드하고, 상기 제2프로세서는 상기 파라메트를 감지하여 리드 및 실행하는 방법과, 상기 제2프로세서의 상기 커맨드의 실행결과를 상기 제1프로세서가 리드할 수 있도록 하는 방법으로 구성됨.
4. 발명의 중요한 용도
전송속도가 빠르며, 제어가 간단한 인터페이스를 구현함.
Description
본 발명은 멀티프로세서 시스템에 관한 것으로, 특히 제어가 간단한 프로토콜로 프로세서간에 인터페이스를 구현하기 위한 멀티프로세서 시스템의 인터페이스 구현 방법에 관한 것이다.
일반적으로 상용화 되고 있는 전자 시스템은 시대가 발전함에 따라 기능이 많아지고 또한, 성능이 높아진다. 이에 하나의 마이크로프로세서(Micro-Processor Unit:이하 MPU라 칭함)는 상기 전자시스템을 제어하기가 어려워진다. 그래서 높은 처리기능과 높은 신뢰성을 갖추기 위해 둘 이상의 상기 MPU 혹은 상기 MPU와 디지탈 신호처리기(Digital Signal Processor:이하 DSP라 칭함)의 멀티프로세서 시스템이 필요하다. 이때 상기 둘 이상의 MPU 및 상기 MPU와 상기 DSP간에 인터페이스가요구되어진다. 종래에는 상기 인터페이스는 비동기 데이타 전송용 인터페이스 장치(Universal Asynchron Receiver Transmitter:이하 UART라 칭함)등의 직렬 전송(Serial Communication)으로 전송하거나 병렬전송(Parallel Communication)으로 전송한다. 그러나 상기 병렬전송은 구성이 복잡하여 제어하기가 복잡하다. 또한 상기 직렬전송은 속도가 느리므로 빠른 전송이 요구되는 상기 멀티프로세서 시스템에는 부적합하다.
따라서 본 발명의 목적은 전송속도가 빠르며. 제어가 간단한 프로토콜이 사용된 인터페이스 구현을 위한 멀티프로세서 시스템의 인터페이스 구현 방법을 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여 제2프로세서가 제1프로세서의 커맨드를 실행하는 인터페이스를 구현하는 방법에 있어서, 상기 제1프로세서의 상기 커맨드를 로드하고, 상기 제2프로세서는 상기 커맨드를 감지하여 리드 및 실행하는 방법과, 상기 제2프로세서가 실행중임을 상기 제1프로세서에게 인식시켜 또 다른 커맨드가 로드되지 못하게 하는 방법과, 상기 제2프로세서가 보충된 제어데이타인 파라메트의 전송을 요구하는 인터럽트를 발생하여 상기 제1프로세서가 상기 파라메트를 로드하고, 상기 제2프로세서는 상기 파라메트를 감지하여 리드 및 실행하는 방법과, 상기 제2프로세서의 상기 커맨드의 실행결과를 상기 제1프로세서가 리드할 수 있도록 하는 방법으로 구성되는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을나타내고 있음을 유의하여야 한다.
본 발명에 따른 멀티프로세서 시스템의 인터페이스 구현 방법의 블럭도가 제1도에 도시되어 있다.
이에 상기 제1도를 참조하여 상기 멀티프로세서 시스템의 인터페이스 구현 방법의 구성을 살펴보면, MPU로 실현된 제1프로세서(110)는 MPU 혹은 DSP로 실현된 제2프로세서(112)에 커맨드를 로드한다. 상기 제1프로세서(110)는 상기 커맨드를 로드할시 상기 커맨드는 먼저 4바이트로 프로그램하여 로드하며, 보충된 제어 데이타인 파라메트를 전송할시 상기 파라메트는 24바이트로 프로그램하여 로드한다. 선입선출부(First-In First-Out:이하 FIFO로 칭함)(114)는 24 바이트로 구성되어 있다. 또한 상기 FIFO(114)를 통하여 상기 커맨드가 상기 제2프로세서(112)로 전송한다. 상기 제1프로세서(110)가 상기 FIFO(114)에 상기 커맨드를 로드한 후 Data Ready Output Bit(이하 DRDO라 칭함)(116)와 공동 연결된 Data Ready Input Bit(이하 DRDI라 칭함)(116)는 세트되어 상기 제2프로세서(112)에게 상기 커맨드를 리드할것을 지시한다. 그러면 상기 DRDO/DRDI(116)은 다시 클리어된다. 그리하여 상기 제1프로세서(110)는 상기 제2프로세서(112)가 상기 커맨드를 리드한 것을 알게 된다. 상기 제2프로세서(112)에 상기 제1프로세서(110)의 상기 커맨드가 전송될시 커맨드 플래그부(118)는 세트하여 상기 커맨드가 실행중임을 상기 제1프로세서(110)에게 알려 또 다른 커맨드요구를 방지시킨다. 그리고 상기 제2프로세서(112)의 실행이 종료될시 상기 커맨드 플래그부(118)는 클리어되어 상기 제1프로세서(110)가 다음 커맨드요구를 할수 있게 된다. 또한 상기 파라메트를 요구할시 상기 제2프로세서(112)는 인터럽트(INT)를 발생한다. 그리고 상기 제2프로세서(112)는 상기 커맨드의 실행결과를 실행결과 레지스터부(120)에 기록한다. 그러면 상기 제1프로세서(110)은 상기 실행결과 레지스터부(120)를 읽어서 상기 실행결과를 인지한다.
이하 상기 제1도의 구성을 참조하여 상세하게 설명할 것이다.
제1프로세서(110)은 1바이트의 명령코드와 3바이트의 오퍼랜드코드로 프로그램된 커맨드를 FIFO(114)에 로드한다. 그리고 상기 제1프로세서(110)는 상기 커맨드가 로드됨을 알리기 위해 DRDO/DRDI(116)를 세트시킨다. 상기 제2프로세서(112)는 상기 DRDI(116)이 세트된 것을 감지할시 커맨드 플래그부(118)를 세트시키고 상기 FIFO(114)로부터 상기 커맨드를 리드한다. 이후 상기 제2프로세서(112)의 상기 DRDI(116)과 상기 제1프로세서(110)의 상기 DRDO(116)는 클리어된다. 그러나 이때 상기 제2프로세서(112)는 상기 커맨드가 파라메트전송으로 보충이 요구되는 커맨드일시 상기 제2프로세서(112)는 상기 제1프로세서(110)에 인터럽트(INT)를 발생시킨다. 상기 제1프로세서(110)는 상기 DRDO/DRDI(116)이 클리어된 것을 감지한 후 24바이트의 오퍼랜드코드로 프로그램된 파라메트를 상기 FIFO(114)에 로드한다. 그리고 상기 제1프로세서(110)는 상기 DRDO/DRDI(116)가 세트된 후 상기 FIFO(114)에 기록된 상기 파라메트를 리드한다. 그러면 상기 DRDO/DRDI(116)는 클리어된다. 상기 제1프로세서(110)는 상기 DRDO/DRDI(116)가 클리어된 것을 인식한 후 상기 제2프로세서(112)가 상기 파라메트를 리드했음을 인식한다. 상기 제2프로세서(112)는 상기 커맨드의 보충된 파라메트를 더 요구할시 상기 제1프로세서(110)에 인터럽트를 발생시킨다. 이에 상기 제1프로세서(110)의 마지막 파라메트가 리드될때까지 상기와 같은 과정을 반복한다. 이후 상기 제2프로세서(112)는 상기 제1프로세서(110)의 요구된 상기 커맨드를 수행한다. 상기 제2프로세서(112)는 상기 커맨드의 실행이 종료될시 상기 실행결과를 실행결과 레지스터부(120)에 라이트한다. 그리고 상기 제2프로세서(112)는 상기 커맨드 플래그부(118)를 클리어시킨 후 상기 제1프로세서(110)에게 인터럽트(INT)를 발생시킨다. 이에 상기 제1프로세서(110)는 상기 DRDO/DRDI(116) 및 상기 커맨드 플래그부(118)가 클리어된 것을 감지한 후 상기 커맨드의 실행이 종료됐음을 인식한다. 상기 제1프로세서(110)는 상기 실행결과 레지스터부(120)를 리드하여 상기 커맨드의 수행결과를 확인한다.
멀티프로세서 시스템의 인터페이스 구현 방법의 타이밍도가 제2도에 도시되어 있다.
이하 상기 제2도를 참조하여 상세하게 설명하면, 제1프로세서(110)는 수행할 4바이트의 커맨드를 FIFO(114)에 로드한다. 그러면 상기 제2프로세서(112)는 DRDO/DRDI(116)이 세트됨을 인지한다. 이때 커맨드 플래그부(118)은 세트되어 상기 제1프로세서(110)가 또 다른 커맨드의 요구를 방지한다. 상기 제2프로세서(112)는 상기 FIFO(114)를 리드한다. 이후 상기 DRDO/DRDI(116)은 클리어된다. 상기 제2프로세서(112)가 보충된 24바이트의 파라메드전송을 요구할시 INT1시점에서 인터럽트(INT)를 발생시킨다. 그러면 상기 제1프로세서(110)는 상기 FIFO(114)에 상기 파라메트를 로드한다. 상기 DRDO/DRDI(116)는 세트되고, 상기 제2프로세서(112)는 상기 FIFO(114)를 리드한다. 그리고 상기 DRDO/DRDI(116)은 클리어된다. 상기 커맨드를 보충한 파라메트가 완료될때까지 상기한 과정을 되풀이한다. 그리고 마지막 파라메트를 요구할시 INTn시점에서 인터럽트(INT)를 발생시킨다. 그러면 상기 제1프로세세(110)는 상기 FIFO(114)에 상기 파라메트를 로드한다. 상기 상기 DRDO/DRDI(116)는 세트되고, 상기 제2프로세서(112)는 상기 FIFO(114)를 리드한다. 그리고 상기 DRDO/DRDI(116)은 클리어된다. 이후 실행시간(td1)동안에 상기 제2프로세서(112)는 상기 커맨드를 실행처리한다. 그리고 상기 커맨드 플래그부(118)은 클리어된다. 그리고 상기 제2프로세서(112)는 실행결과 레지스터부(120)에 실행결과를 라이트한다. 그리고 상기 커맨드 플래그부(118)을 클리어 된다. 상기 제2프로세서(112)는 상기 DRDO/DRDI(116)이 클리어한 후 인터럽트(INT)를 발생한다. 상기 제1프로세서(110)는 상기 실행결과를 리드하여 상기 커맨드가 실행됐음을 확인한다.
전술한 바와 같이 멀티프로세서 시스템의 인터페이스함에 있어 제어가 간단한 프로토콜를 사용하여 구성이 간단하며, 속도가 빠르다.또한 FIFO 및 몇개의 플래그로 구성되어 있어서 응용 주문형 집적회로(Application-Specific Integrated Circuit:ASIC)로 구현이 용이하다.
제1도는 본 발명의 바람직한 실시예에 따른 멀티프로세서 시스템의 인터페이스 구현 방법의 블럭도.
제2도는 본 발명의 바람직한 실시예에 따른 멀티프로세서 시스템의 인터페이스 구현 방법의 타이밍도.
Claims (3)
- 제2프로세서가 제1프로세서의 커맨드를 실행하는 인터페이스를 구현하는 방법에 있어서,상기 제1프로세서의 상기 커맨드를 로드하고, 상기 제2프로세서는 상기 커맨드를 감지하여 리드 및 실행하는 방법과,상기 제2프로세서가 실행중임을 상기 제1프로세서에게 인식시켜 또 다른 커맨드가 로드되지 못하게 하는 방법과,상기 제2프로세서가 보충된 제어데이타인 파라메트의 전송을 요구하는 인터럽트를 발생하여 상기 제1프로세서가 상기 파라메트를 로드하고, 상기 제2프로세서는 상기 파라메트를 감지하여 리드 및 실행하는 방법과,상기 제2프로세서의 상기 커맨드의 실행결과를 상기 제1프로세서가 리드할 수 있도록 하는 방법으로 구성됨을 특징으로 하는 멀티프로세서의 인터페이스 구현 방법.
- 제1항에 있어서, 상기 제2프로세서가 상기 파라메트를 감지하여 리드 및 실행하는 방법이,상기 커맨드의 데이타가 완료될때까지 또 다른 파라메트의 전송을 요구하는 상기 인터럽드를 계속 발생함을 특징으로 하는 멀티프로세서의 인터페이스 구현 방법.
- 제2프로세서가 제1프로세서의 커맨드를 실행하는 인터페이스를 구현하는 방법에 있어서,상기 제1프로세서의 상기 커맨드를 로드하는 방법과,상기 제2프로세서는 상기 커맨드를 감지하여 리드 및 실행하는 방법과,상기 제2프로세서가 실행중임을 상기 제1프로세서에게 인식시켜 또 다른 커맨드가 로드되지 못하게 하는 방법과,상기 제2프로세서의 상기 커맨드의 실행결과를 상기 제1프로세서가 리드할 수 있도록 하는 방법으로 구성됨을 특징으로 하는 멀티프로세서의 인터페이스 구현 방법.
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| KR1019950014071A KR100337838B1 (ko) | 1995-05-31 | 1995-05-31 | 멀티프로세서시스템의인터페이스구현방법 |
Applications Claiming Priority (1)
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