KR100258866B1 - 피씨아이 버스의 브릿지회로 - Google Patents

피씨아이 버스의 브릿지회로 Download PDF

Info

Publication number
KR100258866B1
KR100258866B1 KR1019970069331A KR19970069331A KR100258866B1 KR 100258866 B1 KR100258866 B1 KR 100258866B1 KR 1019970069331 A KR1019970069331 A KR 1019970069331A KR 19970069331 A KR19970069331 A KR 19970069331A KR 100258866 B1 KR100258866 B1 KR 100258866B1
Authority
KR
South Korea
Prior art keywords
data
java
cpi
interface unit
cpu
Prior art date
Application number
KR1019970069331A
Other languages
English (en)
Other versions
KR19990050252A (ko
Inventor
송제혁
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970069331A priority Critical patent/KR100258866B1/ko
Publication of KR19990050252A publication Critical patent/KR19990050252A/ko
Application granted granted Critical
Publication of KR100258866B1 publication Critical patent/KR100258866B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0024—Peripheral component interconnect [PCI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 피씨아이 버스의 브릿지회로에 관한 것으로, 종래에는 최근들어 인터넷의 부각과 함께 그 인터넷의 새로운 언어로 각광받고 있는 자바의 처리속도를 향상시킨 자바씨피유와 피씨아이 버스의 인터페이스가 불가능한 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 시스템을 총괄제어하는 자바씨피유와; 상기 자바씨피유로부터 출력되는 신호들을 입력받아 어드레스를 디코딩함과 아울러 데이터들을 각 기능별로 블록화시켜 출력하는 씨피유 어드레스디코딩/인터페이스부와; 상기 제1데이터처리부의 제어신호 및 데이터를 입력받아 순차적으로 저장하는 선입선출메모리와; 상기 선입선출메모리에 저장된 데이터를 입력받아 인텔씨피유와 동일한 신호들을 출력하여 피씨아이버스상에 싣는 피씨아이 인터페이스부로 구성되는 피씨아이 버스의 브릿지회로를 통해 새롭게 등장한 자바씨피유와 피씨아이 버스의 인터페이스를 가능하게 할 수 있는 효과가 있다.

Description

피씨아이 버스의 브릿지회로
본 발명은 피씨아이 버스(peripheral component interconnect bus: PCI BUS)의 브릿지(bridge)회로에 관한 것으로, 특히 자바(JAVA)언어의 처리속도를 향상시킨 자바 씨피유와 피씨아이 버스의 인터페이스를 가능하게 하는 피씨아이 버스의 브릿지회로에 관한 것이다.
일반적으로, 피씨아이 버스는 로컬(local)버스방식의 일종이며, 로컬버스방식이란 특정한 확장보드를 메인보드 내부에서와 같이 씨피유와 직접 접속하여 성능의 향상을 꾀한 것으로, 고속으로 많은양의 데이터전송을 필요로 하는 주변장치가 씨피유 가까이 접속될 수 있으며, 시스템의 병목현상을 해결할 수 있는 버스방식을 말한다. 이와같은 로컬버스는 모든 주변장치가 고속으로 많은양의 데이터전송을 필요로 하지 않기 때문에 기존의 ISA, EISA, MCA 표준버스를 대체하기 보다는 공존할것으로 예상되고 있다. 피씨아이 버스의 브릿지회로는 프로세서와 피씨아이 버스가 높은 데이터전송 속도로 인터페이스할 수 있는 회로를 지칭하며, 이와같은 종래 피씨아이 버스의 브릿지회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 인텔 씨피유와 피씨아이 버스의 브릿지회로를 보인 블록구성도로서, 이에 도시한 바와같이 씨스템을 총괄제어하는 인텔씨피유(1)와; 그 인텔씨피유(1)로부터 어드레스와 제어신호를 입력받아 피씨아이버스(3)에 적합하도록 변환하여 인텔씨피유(1)와 피씨아이버스(3)의 인터페이스가 가능하게 하는 브릿지부(2)로 구성되며, 미설명부호 'FRAME'는 피씨아이버스(3)의 구동신호이고, 'IRDY'는 마스터(master)가 데이터를 전송하거나 또는 읽을 준비가 되어있음을 알리는 준비신호이며, 'TRDY'는 슬레이브(slave)가 데이터를 주고받을 준비가 되어있음을 알리는 준비신호이고, 'A/D'는 어드레스와 데이터가 선택출력되는 어드레스/데이터신호이며, 'C/BE'는 버스명령과 바이트 인에이블이 선택출력되어 어드레스가 출력될 때는 버스명령으로 사용되고, 데이터가 출력될 때는 바이트 인에이블로 사용되는 명령/바이트 인에이블신호이고, 'STOP'는 현재의 슬레이브가 마스터에게 싸이클중단을 요청하는 신호이며, 'DEVSEL'은 슬레이브가 선택됨을 알리는 신호이다. 이하, 상기한 바와같은 종래 회로의 동작을 설명한다.
먼저, 쓰기동작일 경우는 브릿지부(2)가 인텔씨피유(1)로부터 제어신호, 어드레스 및 쓰여질 데이터를 입력받아 피씨아이버스(3)를 통해 접속된 슬레이브와 상기에 설명한 각종신호들을 입출력하여 피씨아이버스(3)상에 어드레스 및 데이터를 싣고, 이와같이 피씨아이버스(3)상에 실린 데이터는 피씨아이버스(3)를 타고 선택된 슬레이브에 입력된다.
그리고, 읽기동작일 경우는 브릿지부(2)가 인텔씨피유(1)로부터 제어신호와 어드레스를 입력받아 피씨아이버스(3)를 통해 접속된 슬레이브와 상기에 설명한 각종신호들을 입출력하여 피씨아이버스(3)를 통해 슬레이브로부터 데이터를 입력받아 인텔씨피유(1)에 출력한다.
그러나, 상기한 바와같은 종래 인텔 씨피유와 피씨아이 버스의 브릿지회로는 최근들어 인터넷의 부각과 함께 그 인터넷의 새로운 언어로 각광받고 있는 자바의 처리속도를 향상시킨 자바씨피유와 피씨아이 버스의 인터페이스가 불가능한 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 자바씨피유와 피씨아이 버스가 인터페이스를 할 수 있는 피씨아이버스의 브릿지회로를 제공하는데 있다.
도1은 종래 인텔씨피유와 피씨아이 버스의 브릿지회로를 보인 블록구성도.
도2는 본 발명의 일 실시예시도.
도3은 도2에 있어서, 읽기동작시 자바씨피유와 씨피유 어드레스디코딩/인터페이스부가 주고받는 신호들의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
11:자바씨피유 12:씨피유 어드레스디코딩/인터페이스부
13:선입선출메모리 14:피씨아이 인터페이스부
15:버퍼 16:피씨아이버스
상기한 바와같은 본 발명의 목적은 시스템을 총괄제어하는 자바씨피유와; 상기 자바씨피유로부터 출력되는 신호들을 입력받아 어드레스를 디코딩함과 아울러 데이터들을 각 기능별로 블록화시켜 출력하는 씨피유 어드레스디코딩/인터페이스부와; 상기 제1데이터처리부의 제어신호 및 데이터를 입력받아 순차적으로 저장하는 선입선출메모리와; 상기 선입선출메모리에 저장된 데이터를 입력받아 인텔씨피유와 동일한 신호들을 출력하여 피씨아이버스상에 싣는 피씨아이 인터페이스부로 구성함으로써 달성되는 것으로, 본 발명에 의한 피씨아이버스의 브릿지회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명의 일 실시예를 보인 블록구성도로서, 이에 도시한 바와같이 시스템을 총괄제어하는 자바씨피유(11)와; 그 자바씨피유(11)로부터 출력되는 신호들을 입력받아 어드레스를 디코딩함과 아울러 데이터들을 각 기능별로 블록화시켜 출력하는 씨피유 어드레스디코딩/인터페이스부(12)와; 그 데이터처리부의 제어신호 및 데이터를 입력받아 순차적으로 저장하는 선입선출메모리(13)와; 제어신호를 통해 그 선입선출메모리(13)에 저장된 데이터를 입력받아 인텔씨피유와 동일한 신호들을 출력하여 버퍼(15)를 통해 피씨아이버스(16)상에 싣는 피씨아이 인터페이스부(14)로 구성되며, 미설명부호 'PJ-TV'는 자바씨피유(11)로부터 출력되는 싸이클시작을 알리는 구동신호이고, 'PJ-ACK'는 씨피유 어드레스디코딩/인터페이스부(12)의 인지신호이며, 'PJ-TYPE[3:0]','PJ-SIZE[1:0]'는 데이터의 종류와 크기를 알리는 신호이다. 이하, 상기한 바와같은 본 발명의 일 실시예에 대한 동작을 읽기동작시 자바씨피유(11)와 씨피유 어드레스디코딩/인터페이스부(12)가 주고받는 신호들의 파형도인 도3을 참조하여 읽기동작부터 설명한다.
먼저, 읽기동작시는 씨피유 어드레스디코딩/인터페이스부(12)가 자바씨피유(11)로부터 구동신호(PJ-TV)의 처음 클럭을 입력받아 소정의 지연시간후에 인지신호(PJ-ACK)와 데이터(DATA-IN[31:0])를 출력한다. 이때, 자바씨피유(11)가 구동신호(PJ-TV)의 다음 클럭, 어드레스(PJ-ADD[29:0]), 종류신호(PJ-TYPE[3:0]) 및 크기신호(PJ-SIZE[1:0])를 출력하여 씨피유 어드레스디코딩/인터페이스부(12)로부터 출력되는 데이터(DATA-IN)를 입력받는다.
그리고, 쓰기동작시는 자바씨피유(11)가 구동신호(PJ-TV)의 처음 클럭을 출력한 후, 씨피유 어드레스디코딩/인터페이스부(12)로부터 인지신호(PJ-ACK)가 입력되면, 구동신호(PJ-TV)의 다음 클럭, 어드레스(PJ-ADD[29:0]), 데이터(DATA-OUT[31:0]), 종류신호(PJ-TYPE[3:0]) 및 크기신호(PJ-SIZE[1:0])를 출력하여 씨피유 어드레스디코딩/인터페이스부(12)에 어드레스(PJ-ADD)와 데이터(DATA-OUT[31:0])를 입력시킨다.
이후, 씨피유 어드레스디코딩/인터페이스부(12)가 입력된 어드레스(PJ-ADD)를 디코딩함과 아울러 데이터(DATA-OUT[31:0])를 각 기능별로 블록화시켜 제어신호(CS1)를 통해 선입선출메모리(13)에 저장한다. 이 선입선출메모리(13)에 저장된 데이터는 피씨아이 인터페이스부(14)가 제어신호(CS2)를 통해 입력받아 인텔씨피유와 동일한 신호들을 출력하여 종래와 동일한 동작으로 버퍼(15)를 통해 피씨아이버스(16)상에 데이터를 싣고, 그 피씨아이버스(16)를 타고 선택된 슬레이브에 데이터를 쓴다.
상기한 바와같은 본 발명에 의한 피씨아이 버스의 브릿지회로는 새롭게 등장한 자바씨피유와 피씨아이 버스의 인터페이스를 가능하게 할 수 있는 효과가 있다.

Claims (1)

  1. 시스템을 총괄제어하는 자바씨피유와; 상기 자바씨피유로부터 출력되는 신호들을 입력받아 어드레스를 디코딩함과 아울러 데이터들을 각 기능별로 블록화시켜 출력하는 씨피유 어드레스디코딩/인터페이스부와; 상기 제1데이터처리부의 제어신호 및 데이터를 입력받아 순차적으로 저장하는 선입선출메모리와; 상기 선입선출메모리에 저장된 데이터를 입력받아 인텔씨피유와 동일한 신호들을 출력하여 피씨아이버스상에 싣는 피씨아이 인터페이스부로 구성된 것을 특징으로 하는 피씨아이 버스의 브릿지회로.
KR1019970069331A 1997-12-16 1997-12-16 피씨아이 버스의 브릿지회로 KR100258866B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970069331A KR100258866B1 (ko) 1997-12-16 1997-12-16 피씨아이 버스의 브릿지회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970069331A KR100258866B1 (ko) 1997-12-16 1997-12-16 피씨아이 버스의 브릿지회로

Publications (2)

Publication Number Publication Date
KR19990050252A KR19990050252A (ko) 1999-07-05
KR100258866B1 true KR100258866B1 (ko) 2000-06-15

Family

ID=19527482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970069331A KR100258866B1 (ko) 1997-12-16 1997-12-16 피씨아이 버스의 브릿지회로

Country Status (1)

Country Link
KR (1) KR100258866B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100597468B1 (ko) 2005-02-03 2006-07-05 삼성전자주식회사 데이터 처리 시스템 및 송수신 모드에서의 데이터인터페이스 방법

Also Published As

Publication number Publication date
KR19990050252A (ko) 1999-07-05

Similar Documents

Publication Publication Date Title
KR100306636B1 (ko) Pci-isa인터럽트프로토콜컨버터및선택메카니즘
US5649128A (en) Multiple bus interface adapter for connection to a plurality of computer bus architectures
JP3820011B2 (ja) Ｐｃｉインタフェース同期化回路
RU2140667C1 (ru) Компьютерная система, имеющая шинный интерфейс
US5568619A (en) Method and apparatus for configuring a bus-to-bus bridge
KR100366859B1 (ko) Pci버스상에서이용되는디스크드라이브커넥터인터페이스
KR100381823B1 (ko) 가변성의폭데이터전송들을위해조정가능한깊이/폭의fifo버퍼를포함한데이터처리시스템
US5970236A (en) Circuit for selectively performing data format conversion
US5941960A (en) Host initiated PCI burst writes utilizing posted write buffers
WO1996041268A1 (en) Reducing cumulative time delay in synchronizing transfer of data between two mutually asynchronous buses
EP0266790A2 (en) Serial bus interface capable of transferring data in different formats
KR100291409B1 (ko) 컴퓨터 시스템내의 동일 버스상에 두 개의 부 디코드 에이전트를 지원하는 방법 및 장치
US6487617B1 (en) Source-destination re-timed cooperative communication bus
KR100258866B1 (ko) 피씨아이 버스의 브릿지회로
CN101169767B (zh) 访问控制设备及访问控制方法
KR960001023B1 (ko) 이기종 버스시스템에서의 버스 공유방법 및 버스 스와핑장치
US6442643B1 (en) System and method for resolving data transfer incompatibilities between PCI and Non-PCI buses
US5823871A (en) Interface control device for use with TV game equipment
KR100259943B1 (ko) 고속 마이크로 프로세서와 백플레인 접속장치 및 방법
EP0702306A1 (en) System and method for interfacing risc busses to peripheral circuits using another template of busses in a data communication adapter
JPH1063617A (ja) シリアル通信装置
KR950012513B1 (ko) 멀티미디어 시스템의 피.씨.아이(pci) 버스 인터페이스 장치
US6654844B1 (en) Method and arrangement for connecting processor to ASIC
KR100257045B1 (ko) 피씨아이 버스의 신호를 감시하는 방법 및 장치
KR920010971B1 (ko) 데이타 버퍼램을 이용한 입출력 처리기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080218

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee