JPS63746A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データバスの幅より小さいビット構成のメモリに対して
、データバス幅のビット構成のバッファレジスタを設け
、データバスのデータを一旦バツファレジスタに書き込
んだのち、これを分割してメモリに書き込むようにする
ことによって、メモリの使用効率を向上させる。

〔産業上の利用分野〕

本発明はメモリにアクセスする方式に係り、特にデータ
バスの幅より小さいビット構成のメモリを効率良く使用
するためのメモリアクセス方式に関するものである。

データバスにメモリＩＣを接続し、このデータバスを介
してＣＰＵがメモリにアクセスするように構成する場合
に、メモリのビット構成がバス幅より小さい場合がある
が、このような場合にもメモリ使用効率が低下しないよ
うにすることが要望される。

〔従来の技術〕

第３図は従来のメモリアクセス方式を示したものであっ
て、ビデオデータを蓄積するビデオラム（νＩＤＥＯＲ
ＡＭ　）の場合を例示したものである。同図において１
は１６ビツトのデータバス、２はアドレスバス、３−１
．３〜２．３−３．３−４はそれぞれ４ビツト×Ｎワー
ドのメモリ■Ｃ１である。

第３図において、１６ビツト幅のデータバス１を持つ図
示されないＣＰＵは、４ビツト構成のメモリ３−１．　
３−２．　３−３．　３−４に対し、アドレスバス２を
介して同じアドレスを措定し、１６ビツト幅のデータバ
ス幅を４ビツトずつ区切って、それぞれメモリ３−１．
３−２．３−３．３−４に書き込む。

このようにデータバス幅より小さいビット構成のメモリ
を使用するときは、メモリＩＣをバス幅だけ並べて使用
する方法が従来−般に用いられている。

〔発明が解決しようとする問題点〕

しかしながらメモリＩＣの集積度が大きくなって、ワー
ド数Ｎが大きくなると、ＣＰＵのアドレス空間の大きさ
の制限から、ＣＰＵからアクセス可能なメモリ空間が限
られることになり、従ってメモリＩＣ内に使用できない
領域を生じることになるとともに、メモリの数を一定数
以下にすることができない等の点から、メモリの効率的
な使用を行うことができないという問題があった。

〔問題点を解決するための手段〕

本発明はこのような従来技術の問題点を解決しようとす
るものであって、第１図に示す原理的構成を有し、デー
タバスの幅より小さいビット構成のメモリ　（３）に対
して、バッファレジスタ（４）とカウンタ（５）とを具
える。

バッファレジスタ（４）は、データバス幅のビット構成
を有し、データバス（１）からデータバス幅でデータの
書き込みを行う。

カウンタ（５）はメモリ　（３）をカウントできるビッ
ト数を有し、メモリ　（３）のアドレス指定を行う。

〔作　用〕

１６ビツトのデータバス（１）のデータは、１６ビツト
構成のバッファレジスタ（４）に−旦書き込まれる。カ
ウンタ（５）はメモリ　（３）の下位アドレスを、順次
４回繰り返して発生する。これによってバッファレジス
タ（４）のデータは４ビツトごとに分割されて、４回に
分けてメモリ　（３）の異なるアドレスに書き込まれる
。

〔実施例〕

第２図は本発明の一実施例を示し、３はＩＣ素子からな
る４ビツト×Ｎワードのメモリ、４は１６ビツトのバッ
ファレジスタ、５はカウンタである。

第２図において、１６ビツト幅のデータバス１を持つ図
示されないＣＰＵは、４ビツト＋ｌ成（１）メモリ３の
上位アドレスＡ２〜を指定し、１６ビツトのデータバス
１を介して１６ビツトのバッファレジスタ４にデータを
７き込む。カウンタ５は２ビツトのアドレスＡＯ，Ａ、
を発生し、これをメモリ３に対して下位アドレスとして
与える。カウンタ５のアドレスは、コントロール信号に
応じて順次カウントアツプし、これを４回繰り返す。こ
れによってバッファレジスタ４の１６ビツトのデータは
、４ビツトずつ４回に分けて順次連続的にメモリ３の異
なるアドレスに書き込まれる。

このようにして、４ビツト×Ｎワードのメモリ１個だけ
を使用して、１６ビツト幅のデータを書き込むことがで
きる。

なおメモリ３から読み出しを行うときは、同様にして、
メモリ３に対して上位アドレスＡ２〜を指定し、カウン
タ５によって下位アドレスＡＯ。

Ａ、を順次指定して、メモリ３のデータを４ビツトずつ
順次読み出してバッファレジスタ４に蓄積し、バッファ
レジスタ４に１６ビツトのデータが揃ったとき、データ
バス１に読み出すようにする。

または読み出し用のバッファレジスタを別に設けて、こ
れにメモリ３のデータをｍＨして１６ビツトに揃えて、
データバス１に読み出すようにしてもよい。

〔発明の効果〕 以上説明したように本発明によれば、データバスの幅と
同じビット構成のバッファレジスタを介して、データを
分割してバス幅より小さいビット構成のメモリに書き込
むことができるので、ＣＰＵのアドレス空間に制限があ
る場合にも、メモリ容量を有効に利用することができ、
メモリの使用効率が向上する。

本発明によればメモリの数を減少することができるとと
もに、ＣＰＵの効率も向上する。本発明の方式は、特に
ビデオラム等のようにデータを連続したアドレスに大量
に書き込むような場合に通用して有効なものである。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は従来のメモリアク
セス方式を示す図である。 １−・データバス ２・・・アドレスバス ３．３−Ｌ　　３．−２．３−３．３−４・・−メモリ
４−・バッファレジスタ ５−・・カウンタ

Claims (1)

1. 【特許請求の範囲】 　データバスの幅より小さいビット構成のメモリ（３）
   にアクセスする方式において、 データバス幅のビット構成を有するバッファレジスタ（
   ４）と、 カウンタ（５）とを具え、 データバスから前記バッファレジスタ（４）にデータバ
   ス幅でデータの書き込みを行うとともに、前記カウンタ
   （５）によつてメモリのアドレス指定を行うことによつ
   て、バッファレジスタ（４）のデータを分割してメモリ
   （３）に対して書き込みを行うことを特徴とするメモリ
   アクセス方式。