JPS63746A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS63746A JPS63746A JP14432086A JP14432086A JPS63746A JP S63746 A JPS63746 A JP S63746A JP 14432086 A JP14432086 A JP 14432086A JP 14432086 A JP14432086 A JP 14432086A JP S63746 A JPS63746 A JP S63746A
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- JP
- Japan
- Prior art keywords
- memory
- data
- data bus
- bit
- bits
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データバスの幅より小さいビット構成のメモリに対して
、データバス幅のビット構成のバッファレジスタを設け
、データバスのデータを一旦バツファレジスタに書き込
んだのち、これを分割してメモリに書き込むようにする
ことによって、メモリの使用効率を向上させる。
、データバス幅のビット構成のバッファレジスタを設け
、データバスのデータを一旦バツファレジスタに書き込
んだのち、これを分割してメモリに書き込むようにする
ことによって、メモリの使用効率を向上させる。
本発明はメモリにアクセスする方式に係り、特にデータ
バスの幅より小さいビット構成のメモリを効率良く使用
するためのメモリアクセス方式に関するものである。
バスの幅より小さいビット構成のメモリを効率良く使用
するためのメモリアクセス方式に関するものである。
データバスにメモリICを接続し、このデータバスを介
してCPUがメモリにアクセスするように構成する場合
に、メモリのビット構成がバス幅より小さい場合がある
が、このような場合にもメモリ使用効率が低下しないよ
うにすることが要望される。
してCPUがメモリにアクセスするように構成する場合
に、メモリのビット構成がバス幅より小さい場合がある
が、このような場合にもメモリ使用効率が低下しないよ
うにすることが要望される。
第3図は従来のメモリアクセス方式を示したものであっ
て、ビデオデータを蓄積するビデオラム(νIDEOR
AM )の場合を例示したものである。同図において1
は16ビツトのデータバス、2はアドレスバス、3−1
.3〜2.3−3.3−4はそれぞれ4ビツト×Nワー
ドのメモリ■C1である。
て、ビデオデータを蓄積するビデオラム(νIDEOR
AM )の場合を例示したものである。同図において1
は16ビツトのデータバス、2はアドレスバス、3−1
.3〜2.3−3.3−4はそれぞれ4ビツト×Nワー
ドのメモリ■C1である。
第3図において、16ビツト幅のデータバス1を持つ図
示されないCPUは、4ビツト構成のメモリ3−1.
3−2. 3−3. 3−4に対し、アドレスバス2を
介して同じアドレスを措定し、16ビツト幅のデータバ
ス幅を4ビツトずつ区切って、それぞれメモリ3−1.
3−2.3−3.3−4に書き込む。
示されないCPUは、4ビツト構成のメモリ3−1.
3−2. 3−3. 3−4に対し、アドレスバス2を
介して同じアドレスを措定し、16ビツト幅のデータバ
ス幅を4ビツトずつ区切って、それぞれメモリ3−1.
3−2.3−3.3−4に書き込む。
このようにデータバス幅より小さいビット構成のメモリ
を使用するときは、メモリICをバス幅だけ並べて使用
する方法が従来−般に用いられている。
を使用するときは、メモリICをバス幅だけ並べて使用
する方法が従来−般に用いられている。
しかしながらメモリICの集積度が大きくなって、ワー
ド数Nが大きくなると、CPUのアドレス空間の大きさ
の制限から、CPUからアクセス可能なメモリ空間が限
られることになり、従ってメモリIC内に使用できない
領域を生じることになるとともに、メモリの数を一定数
以下にすることができない等の点から、メモリの効率的
な使用を行うことができないという問題があった。
ド数Nが大きくなると、CPUのアドレス空間の大きさ
の制限から、CPUからアクセス可能なメモリ空間が限
られることになり、従ってメモリIC内に使用できない
領域を生じることになるとともに、メモリの数を一定数
以下にすることができない等の点から、メモリの効率的
な使用を行うことができないという問題があった。
本発明はこのような従来技術の問題点を解決しようとす
るものであって、第1図に示す原理的構成を有し、デー
タバスの幅より小さいビット構成のメモリ (3)に対
して、バッファレジスタ(4)とカウンタ(5)とを具
える。
るものであって、第1図に示す原理的構成を有し、デー
タバスの幅より小さいビット構成のメモリ (3)に対
して、バッファレジスタ(4)とカウンタ(5)とを具
える。
バッファレジスタ(4)は、データバス幅のビット構成
を有し、データバス(1)からデータバス幅でデータの
書き込みを行う。
を有し、データバス(1)からデータバス幅でデータの
書き込みを行う。
カウンタ(5)はメモリ (3)をカウントできるビッ
ト数を有し、メモリ (3)のアドレス指定を行う。
ト数を有し、メモリ (3)のアドレス指定を行う。
16ビツトのデータバス(1)のデータは、16ビツト
構成のバッファレジスタ(4)に−旦書き込まれる。カ
ウンタ(5)はメモリ (3)の下位アドレスを、順次
4回繰り返して発生する。これによってバッファレジス
タ(4)のデータは4ビツトごとに分割されて、4回に
分けてメモリ (3)の異なるアドレスに書き込まれる
。
構成のバッファレジスタ(4)に−旦書き込まれる。カ
ウンタ(5)はメモリ (3)の下位アドレスを、順次
4回繰り返して発生する。これによってバッファレジス
タ(4)のデータは4ビツトごとに分割されて、4回に
分けてメモリ (3)の異なるアドレスに書き込まれる
。
第2図は本発明の一実施例を示し、3はIC素子からな
る4ビツト×Nワードのメモリ、4は16ビツトのバッ
ファレジスタ、5はカウンタである。
る4ビツト×Nワードのメモリ、4は16ビツトのバッ
ファレジスタ、5はカウンタである。
第2図において、16ビツト幅のデータバス1を持つ図
示されないCPUは、4ビツト+l成(1)メモリ3の
上位アドレスA2〜を指定し、16ビツトのデータバス
1を介して16ビツトのバッファレジスタ4にデータを
7き込む。カウンタ5は2ビツトのアドレスAO,A、
を発生し、これをメモリ3に対して下位アドレスとして
与える。カウンタ5のアドレスは、コントロール信号に
応じて順次カウントアツプし、これを4回繰り返す。こ
れによってバッファレジスタ4の16ビツトのデータは
、4ビツトずつ4回に分けて順次連続的にメモリ3の異
なるアドレスに書き込まれる。
示されないCPUは、4ビツト+l成(1)メモリ3の
上位アドレスA2〜を指定し、16ビツトのデータバス
1を介して16ビツトのバッファレジスタ4にデータを
7き込む。カウンタ5は2ビツトのアドレスAO,A、
を発生し、これをメモリ3に対して下位アドレスとして
与える。カウンタ5のアドレスは、コントロール信号に
応じて順次カウントアツプし、これを4回繰り返す。こ
れによってバッファレジスタ4の16ビツトのデータは
、4ビツトずつ4回に分けて順次連続的にメモリ3の異
なるアドレスに書き込まれる。
このようにして、4ビツト×Nワードのメモリ1個だけ
を使用して、16ビツト幅のデータを書き込むことがで
きる。
を使用して、16ビツト幅のデータを書き込むことがで
きる。
なおメモリ3から読み出しを行うときは、同様にして、
メモリ3に対して上位アドレスA2〜を指定し、カウン
タ5によって下位アドレスAO。
メモリ3に対して上位アドレスA2〜を指定し、カウン
タ5によって下位アドレスAO。
A、を順次指定して、メモリ3のデータを4ビツトずつ
順次読み出してバッファレジスタ4に蓄積し、バッファ
レジスタ4に16ビツトのデータが揃ったとき、データ
バス1に読み出すようにする。
順次読み出してバッファレジスタ4に蓄積し、バッファ
レジスタ4に16ビツトのデータが揃ったとき、データ
バス1に読み出すようにする。
または読み出し用のバッファレジスタを別に設けて、こ
れにメモリ3のデータをmHして16ビツトに揃えて、
データバス1に読み出すようにしてもよい。
れにメモリ3のデータをmHして16ビツトに揃えて、
データバス1に読み出すようにしてもよい。
〔発明の効果〕
以上説明したように本発明によれば、データバスの幅と
同じビット構成のバッファレジスタを介して、データを
分割してバス幅より小さいビット構成のメモリに書き込
むことができるので、CPUのアドレス空間に制限があ
る場合にも、メモリ容量を有効に利用することができ、
メモリの使用効率が向上する。
同じビット構成のバッファレジスタを介して、データを
分割してバス幅より小さいビット構成のメモリに書き込
むことができるので、CPUのアドレス空間に制限があ
る場合にも、メモリ容量を有効に利用することができ、
メモリの使用効率が向上する。
本発明によればメモリの数を減少することができるとと
もに、CPUの効率も向上する。本発明の方式は、特に
ビデオラム等のようにデータを連続したアドレスに大量
に書き込むような場合に通用して有効なものである。
もに、CPUの効率も向上する。本発明の方式は、特に
ビデオラム等のようにデータを連続したアドレスに大量
に書き込むような場合に通用して有効なものである。
第1図は本発明の原理的構成を示す図、第2図は本発明
の一実施例の構成を示す図、第3図は従来のメモリアク
セス方式を示す図である。 1−・データバス 2・・・アドレスバス 3.3−L 3.−2.3−3.3−4・・−メモリ
4−・バッファレジスタ 5−・・カウンタ
の一実施例の構成を示す図、第3図は従来のメモリアク
セス方式を示す図である。 1−・データバス 2・・・アドレスバス 3.3−L 3.−2.3−3.3−4・・−メモリ
4−・バッファレジスタ 5−・・カウンタ
Claims (1)
- 【特許請求の範囲】 データバスの幅より小さいビット構成のメモリ(3)
にアクセスする方式において、 データバス幅のビット構成を有するバッファレジスタ(
4)と、 カウンタ(5)とを具え、 データバスから前記バッファレジスタ(4)にデータバ
ス幅でデータの書き込みを行うとともに、前記カウンタ
(5)によつてメモリのアドレス指定を行うことによつ
て、バッファレジスタ(4)のデータを分割してメモリ
(3)に対して書き込みを行うことを特徴とするメモリ
アクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14432086A JPS63746A (ja) | 1986-06-20 | 1986-06-20 | メモリアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14432086A JPS63746A (ja) | 1986-06-20 | 1986-06-20 | メモリアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63746A true JPS63746A (ja) | 1988-01-05 |
Family
ID=15359350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14432086A Pending JPS63746A (ja) | 1986-06-20 | 1986-06-20 | メモリアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63746A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5189352A (ja) * | 1975-02-03 | 1976-08-05 | ||
JPS5512570A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
JPS60108942A (ja) * | 1983-11-18 | 1985-06-14 | Mitsubishi Electric Corp | メモリ装置 |
-
1986
- 1986-06-20 JP JP14432086A patent/JPS63746A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5189352A (ja) * | 1975-02-03 | 1976-08-05 | ||
JPS5512570A (en) * | 1978-07-13 | 1980-01-29 | Fujitsu Ltd | Control system for memory element |
JPS60108942A (ja) * | 1983-11-18 | 1985-06-14 | Mitsubishi Electric Corp | メモリ装置 |
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