JPH02173858A - マルチプロセツサ・システムに於いて多数のメモリ位置にアドレスを指定するための方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリシステムの分野に係わシ、特に、データ
の書込みおよび読出しのための経路指定方式に係わる。

〔従来の技術〕

コンピュータの応用に於いては、高速処理の能力を得る
ためにしばしば複数のプロセッサを使用することが必要
となる。こうした必要性は、コンピュータ・グラフィッ
クス等、データ密度の大きい用途に於いて一層顕著に現
れる。従来技術によるマルチプロセッサ・システムの一
例として、本発明の譲受人に譲渡された係属中の米国特
許出願Ｎａ　１７５　、６２１に述べられている単一命
令マルチデータストリーム・コンピュータ（ＳＩＭＤ）
がある。

マルチプロセッサ拳コンピュータ・システムの１つの特
定的用途は、３次元の立体的イメージを表現することで
ある。３次元空間に於ける点の分布に対応する立体的イ
メージ表現データは、メモリアレイの中に記憶される。

このデータは、通常、行（Ｘ軸）と列（ｙ軸）とシャフ
ト（２軸）とによシ表わされる。メモリシステムからデ
ータを読出す様式は、「アクセスモード」と呼ばれる。

例えば成る立体的イメージ表現に於いて、データは、Ｘ
軸方向またはｙ軸方向または２軸方向に直線的に並んで
いるか、もしくは％Ｘｙ平面またはｘｚ平面またはｙｚ
ＸＪｆ−面に並んでいるものとしてアクセスされる。ア
クセスモードが判っているならば、メモリ経路指定方式
は、多数のプロセッサとメモリユニットとの間の数多い
衝突を削減もしくは除去すべく最適化され得る。

コンピュータシステムの大容量記憶装置は普通、比較的
小規模なメモリユニットのアレイとして形成される。こ
れらの小規模メモリユニットは、多数の随時読出し書込
みメモ’）　（ＲＡＭ）、消去可能なＰＲＯＭ（ＥＰＲ
ＯＭ）、電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）
などのような物理的メモリであってもよく、また、単一
の大きな記憶装置の一部分であってもよい。従って、コ
ンピュータシステムの大容量記憶装置は、直接的に並べ
られたメモリの列、またはメモリ平面の集積とみなすこ
とが出来る。

従来技術による１つのメモリ方式として、「非共通メモ
リ」並列処理アーキテクチャがある。この方式に於ける
各プロセッサは、他のアクセスｔ−１）１アクセスする
ことは不可能な、組合わせられた独自のメモリを有する
。これは、プロセッサ間の衝突を防ぐ。しかしながら、
この方式は、データセットを通る２つのパス（１つは垂
直方向、他は水平方向）を必要とされる画像処理用とし
ては有用ではない。

従来技術によるもう１つのメモリ経路指定方式は、複数
のプロセッサを１つまたは複数のメモリへと結合してい
る単一のバスを使用する。このような方式に於いては衝
突が避けられず、また、複数のプロセッサを同時に使用
することは不可能である。大規模なデータブロック自サ
イズを設ければ、十分なバンド幅を実現することは可能
である。

しかしながら、大規模なブロックサイズは待ち時間を長
くし、小さなデータブロックで運転する際の効″４？低
下させる。

従来技術によるもう１つの方式はデュアルボ）ＲＡＭを
使用するものであり、それによって、双方のプロセッサ
がメモリ内の同一アドレスをアクセスしないことを条件
として２つのプロセッサが１つのＲＡＭをアクセスし得
る。しかしながら、この従来技術によるデュアルポート
方式は、現時点の技術で使用可能なものは「デュアルポ
ート」のＲＡＭのみであるという事情により制約を受け
る。

多数のプロセッサをコンピュータシステムに使用したい
と思っても、実際に使用し得るプロセッサは２つにすぎ
ない。

Ｍ個のプロセッサとＮ個のメモリとを有し且つスイッチ
ングネットワークを介して結合されている従来技術によ
るもう１つのマルチプロセッサ・コンピュータ・システ
ムについて考察する。もしＮ≧Ｍであるならば、個々の
プロセッサは、メモリオペレーション中に異なるメモリ
にアクセスし得る。２つ以上のプロセッサが同じメモリ
にアクセスしようとする場合には「衝突」が起こり、ど
ちらのプロセッサからどのような順序でメモリにアクセ
スするかを決定する方法が準備されなければならない。

優れたアクセスモード、すなわち、ここに提出するアク
セスモードが知られるならば、メモリ選定方式すなわち
論理−物理アドレス・マツピング方式は、プロセッサ間
の衝突を減少させもしくは除去すべく最適化され得る。

しかし、アクセスモードを知ることが出来ない場合、も
しくはアクセスモードが予見不可能な変化をする場合に
は、最大の能力を発揮させるためにメモリ選定方式すな
わち論理−物理アドレス・マツピング方式を最適化する
ことは困難となる。

従来技術によるもう１つのメモリ経路指定方式が、本発
明の譲受人に譲渡されて１９８８年１０月１３日に出願
された「３次元のデータアレイに記憶させ且つアクセス
するための方法および装置」と題する係属中の米国特許
出願Ｎａ２５７，９３６に述べられている。この方式は
、ｎＸｎＸｎエレメントからなる立方体に対応するデー
タ・ブロックがそれぞれｎ個のメモリに記憶され、それ
によυ、Ｘ軸方向またはｙ軸方向または２軸方向に並ん
でいるｎ個のエレメントに同時にアクセスし得る方法を
含んでいる。メモリエレメントは、行アクセスモードお
よび列アクセスモードおよびシャフトアクセスモードの
ために最適化された循環的シフト方式を使用して書込ま
れ且つアクセスされる。

従来技術によるメモリ経路指定方式に伴う１つの問題点
は、それらの、アクセスモードへの依存性である。もし
、アクセスモードを知ることが出来ないか又は予期した
アクセスモードから逸脱するならば、受入れ難いほど多
数の衝突が起こるであろう。

〔発明が解決しようとする課題〕

従って、本発明の１つの目的は、アクセスモードから独
立しており且つ受容し得るレベル迄衝突を減少させ得る
メモリ経路指定方式を提供することである。

本発明のもう１つの目的は、システムの能力を低下させ
ることなく２ンダム・アクセス・モードを使用し得るメ
モリ経路指定方式を提供することである。

添付図面を参照しつつ以下の詳細な説明を読むならば、
本発明の他の目的及びそれに付随する利益が明らかとな
ろう。尚、添付図面全体を通じて、同様の参照数字は同
様の部品を指し示す。

〔発明の概要〕

Ｍ個のプロセッサとＮ個のメモリとを有するコンピュー
タシステムのためのメモリ経路指定方式について説明す
る。本発明に於けるメモリ経路指定方式はアクセスモー
ドから独立しており、それ故、衝突の平均的発生回数は
アクセスモードの如何に拘らず最少限となる。提示され
る実施態様に於いては、Ｍ個のプロセッサが、アドレス
ーランダマイザを介してクロスバ−等の経路指定ネット
ワークへと結合される。クロスバ−は、Ｎ個のメモリへ
と接続される。プロセッサによシ指定されたメモリアド
レスは、ランダマイザにより処理されたのちクロスバー
によシ経路指定され、その経路指定されたアドレスがメ
モリに与えられる。経路指定されたアドレスを有するメ
モリは、アクセスされるべくプロセッサに結合される。

ランダム経路指定方式を使用することによってメモリが
個々のアクセスモードのいずれに対しても必ず最適化さ
れるとは限らないけれども、本発明のランダム経路指定
はアクセスモードの如何に拘らずプロセッサに買献し得
る。

本発明の提示実施例に於いて、各プロセッサは、経路指
定ネットワーク向けの１つのボートを有する。高速動作
を必要とされる場合には、ボートが付加されてよい。本
発明の方式に於ける衝突の平均的発生回数は、メモリの
数とアクセスボートの数との関数である。１つの実施態
様に於いては、経路指定アドレスを選定するため、クロ
スバーに於いてハツシング表が使用される。

本発明に於いては、プロセッサとランダマイザとの組合
せの各々が、アドレスから独立に且つランダムにメモリ
リクエストを出す。提出する実施例に於いては、個々の
ルックアップテーブルを反復的に適用することによシ、
ハツシング表が実行される。本発明に於いては、個々の
ルックアップテーブルが入力アドレスと出力アドレスと
の１対１の対応をつけておシ、かくて、ハツシング表全
体として、論理アドレスと物理メモリ位置との間に１対
１の対応をつけている。１つの実施態様に於いては、ビ
ット位置を配分するための十分にプログラマブルなハツ
シング表が使用され、前記のハツシングには、ルックア
ップテーブル用ＲＯＭと互換ネットワークとの反復的適
用を含む。衝突が発生したならば、本発明は、各メモリ
サイクルの後に増分を与えるようにした優先権循環スケ
ールを選定することが出来る。

〔実施例〕

マルチプロセッサ拳システムに於けるプロセッサ間の衝
突を最少限にするためのメモリ経路指定方式について説
明する。本発明について十分に説明するため、アクセス
方向等の数々の特定的詳細が以下に述べられる。しかし
ながら、これらの特定的詳細を使用せずとも本発明を実
施し得ることは、当業者には明らかであろう。他方、本
発明を不必要に曖昧にすることのないよう、良く知られ
た事柄については詳細な説明を省略する。

従来技術についての説明 第１Ａ図には、従来技術によるメモリ方式が例示されて
いる。この例では、４つのプロセッサＰ１、Ｐ２、Ｐ３
、Ｐ４が、経路指定回路１０を介して４つのメモリ１１
〜１４に接続されている。経路指定回路１０はクロスバ
ーであってよく、プロセッサＰ１〜Ｐ４の入力ライン１
５〜１８のいずれもがクロスバ−出力ライン１９〜２２
のいずれへも接続され得る。従って、プロセンサの各々
は、４つのメモリのどれにでも１メモリアクセスの間に
アクセスすることが出来る。

この例に於けるプロセッサは、立体表示用エレメント（
マＯ１＠ｌ）によって３次元のデータを表示する図形表
示システムの一部であってよく、前記立体表示用ニレメ
ン）ｖｏｘｓｌは、着色部分及び不透明部として現れる
その特性を利用した情報によって認識され得る。着色部
分は赤（Ｒ）の色価と緑（Ｇ）の色価と青（Ｂ）の色価
とにより与えられ、一方、不透明部はアルファ（Ａ）の
値によって与えられる。こうしたシステムは、本発明の
譲受人に譲渡された「立体的データを表示する為の方法
及び装置」と題する係属中の米国特許比！１Ｎａ８５１
゜７７６に述べられている。

メモリ１１〜１４は、立体表示用エレメントマＯＸ＠１
の各要素を記憶するために使用される。例えばメモリ１
１は、赤の色価ＲＯ〜Ｒ（ｎ）を格納する。メモリ１２
ないしメモリ１４はそれぞれ、緑ＧＯ〜Ｇ（ｎ）と、青
ＢＯ〜Ｂ（ｎ）と、不透明部ＡＯ〜Ａ（ｎ）とを格納す
る。この方式は、１つのｖｏｘｅ　１からその４つの要
素を入手するためのメモリアクセスを最適化し得るよう
に設計されている。しかしながら、別々の４つのマｏｘ
＠ｌの中のそれぞれ１つずつの要素にアクセスすること
が必要な場合、例えばｖｏｗｓ　ｌ　Ｏ、〜ｖｏｚｅ１
３の４つの赤の色価をアクセスすることを求められるよ
うな場合には、第１図に示されている方式は４メモリサ
イクルを必要とする。これは、プロセッサＰ１〜Ｐ４の
うちのただ１つのものしか一時にメモリ１１をアクセス
することが出来ないからである。４つのプロセッサ全て
がメモリ１１にアクセスしようとすれば衝突が起こるの
で、−時にアクセスするのは１つのプロセッサのみに制
限されねばならない。

上記に概説した衝突の問題を解決しようと試みた従来技
術の１つは、メモリ１１〜１４へのデータの格納及び検
索に際し循環的シフト方式を適用するものである。従来
技術のこの方式は、第１Ｂ図に示されている。個々のメ
モリに格納される要素が成る様式の要素のみに偏ること
のないよう、各マｏｘｅｒ　ｌの要素の色価が次々にメ
モリ１１〜１４に与えられる際に、経路指定回路によっ
て各要素が循環的にシフトされる。それによシ、１つの
メモリが、例えば赤の要素のみを含むというようなこと
はなくなる。立体表示用エレメントｖｏｘｅ　ｌＯの各
要素ＲＯ１ＧＯ１ＢＯ１ＡＯが−メモリ１１ないしメモ
リ１４の中にそれぞれ見出される。マａｘｅ　１１につ
いては、要素Ｒ１と要素Ｇ１と要素Ｂ１とがメモリ１２
ないしメモリ１４の中にそれぞれ見出され、さらに、要
素Ａ１はメモリ１１の中に見出される。このように、成
るｖｏｘｅｌ　　の赤の要素を格納しているメモリはそ
の前のｖｏｘａ　１　　の赤の要素を格納しているメモ
リとは異なシ且つ後続のｖｏｘａｌの赤の要素を格納し
ているメモリとも異なるように、第１Ｂ図の方式に於い
ては各ｖｏｘｅｌが１つずつ次々にシフトされる。

第１Ｂ図に示されている従来技術の方式を使用すること
によシ、４つのｖｏｘｅ　ｌの例えば赤の要素が、衝突
を起こすことなしに４つのプロセッサＰ１〜Ｐ４によっ
てアクセスされ得る。同様に１いずれか１つのｖｏｘｅ
　１の４つの要素全てが、衝突をおこすことなしにプロ
セッサＰ１〜Ｐ４によって同時にアクセスされ得る。

第１Ｂ図に示されている従来技術の方式は、第１Ａ図の
方式に於けるアクセスの制限に対する１つの解決法を与
えるものである。しかしながら、この方式は、３次元グ
ラフィック表示の分野で使用されるような３次元データ
ベース用としては良好に動作することが出来ない。例え
ば、第１Ｂ図の方式は行と列との同時アクセスを可能に
するけれども、３次元データセットに於ける「シャフト
」方向の同時アクセスをも可能とすることは出来ない。

その上、第１Ａ図および第１Ｂ図に示されている従来技
術による方式は、アクセスモード数が限られている場合
に於ける最適化をはかるために構想されたものである。

従来技術によるこれらの方式が、アクセスモード数が限
られている場合以外の、例えばランダムなアクセスモー
ドを有するような状況に於いて使用され友ならば、発生
する衝突の数は劇的に増大する。

例えば、使用者がもしもマｏｘ＊ＩＱとマＯＸ・１４と
ｖｏｘｅｌ　９とマｏｘｅｌ　１２とにアクセスするこ
とを望んだならば、第１Ｂ図の方式は、４つの衝突を引
起こす結果となる。なぜならば、それらのマＯＸ＠　１
の赤の要素はいずれも皆、メモリ１１に格納されている
からである。その特定のアクセスモードに合わせて最適
化したメモリ経路指定方式を準備することは可能であろ
うけれども、そのような方式は、それ以外のアクセスモ
ードに於いては最適ではないであろう。多くの応用分野
に於いて、アクセスモードはしばしば変化するものであ
り、また、前もってそれを予知することは出来ないもの
である。

同じ数ＮだけのメモリとプロセッサとがＮＸＮクロスバ
−によって結合されておシ、各プロセッサは各メモリへ
接続可能であり且つその逆に各メモリから各プロセッサ
へも接続可能であるようにした例に於ける、従来技術の
方式のための衝突分析について次に述べる。そのような
システムの最大能力は、プロセッサの各々が、Ｎ個のメ
モリのうちのそれぞれ別々のメモリにアクセスする場合
に発揮される。例えば、プロセッサ口ないしプロセッサ
Ｎが、メモリ口ないしメモリＮのうちの、それぞれに対
応するものにアクセスするようを場合である。こうした
状況に於いてはプロセッサ間の衝突は発生せず、よって
、１００％の処理能力が発揮される。

しかしながら、この従来技術によるシステムの処理能力
は、プロセッサの各々が同一のメモリにアクセスしよう
としたならば最低のレベルへと低下する。例えば、プロ
セッサ０〜Ｎの全てがメモリ０にアクセスしようとした
場合に、−時にメモリ０にアクセスすることをクロスバ
−によって許されるのはただ１つのプロセッサのみであ
る。このように、能力は、最大能力の１／Ｎに低下する
。

この従来技術に於いては、メモリ経路指定方式は特定の
アクセスモードのために最適化される。

例えば、図形処理に於けるメモリアドレスは普通、ａ　
、　ａ＋ｂ　、　ａ＋２ｂ　、　ａ＋３ｂ・−・のよう
な−次的な数列に従う。もしも、順序通りのアドレスが
順序よくメモ１．Ｉ　Ｋ格納され、且つ、プロセッサの
全てが順序よくアドレスをアクセスするならば、Ｎメそ
リサイクル以内の能力は１００％になるであろう。これ
は、下記の表１から明らかであシ、表１は、直線的に増
加するアドレスをアクセスする８つのプロセッサが、式 メモリの番号＝アドレスを８で除算した剰余にて表現さ
れるアドレス選定方式を使用する８つのメモリに接続さ
れる状況を表現している。

（表１の１） （表１の２） ＰＧ　　ＰＩ　　Ｐ２　　Ｐ３　　Ｐ４　　Ｐ５　　Ｐ
Ｇ　　Ｐ７ＭＯＭＩ　　Ｍ２　　Ｍ３　　Ｍ４　　Ｍ５
　　Ｍ６　　Ｍ７表１に関連して述べられた従来技術の
方式は、メモリアドレスの増分すを知ることを必要とす
る。

この値は使用されるコード次第で変化するものであシ、
特に２バス・アルゴリズムに於いては異なった値をとる
こともあシ得る。第１Ｂ図の切シ嵌め方式は、１つの値
または２つの異なる値を有するｂにて動作するように構
成されてよいけれども、ランダムな値およびランダムな
アクセスモードを対象とする場合には制約を受ける。

本発明についての説明 本発明の方式に於いては、プロセッサが、アドレスから
独立に且つランダムにメモリ・リクエストを出す。言い
換えれば、このアドレス指定方式は、上述した例のよう
に直線的な順序に従うことはしない。本発明の提示実施
例の経路指定方式は、アクセスモードの如何に拘らず一
定の処理能力を発揮し得る。確認された処理能力（歩留
シ）は、Ｎ＝Ｍである場合の論理的最大値の６３％に達
する。

第２図に本発明の提示実施例を示す。多数のプロセッサ
ｐｏＳ−ｐｓが、多数のランダマイザ（ランダム化手段
）２３を介して経路指定回路１０へ接続されている。経
路指定回路１０の出力は、メモＩＪ　ＭＥＭ　Ｏ〜ＭＥ
ＭＳへ接続される。ランダマイザ２３は、ルックアップ
テーブルとともに使用されてよい。ランダマイザ２３の
機能は、全くの行き当たりばったりではなく、入力と出
力との間に１対１の対応を有することを必要とされる。

もし、ランダマイザへの入力が例えば４つ有ったとすれ
ば、出力も４つなければならない。入力データのストア
をランダム化することにより、ランダムアクセスモード
に於けるプロセッサ間の衝突の平均的発生回数は最少限
となる。

動作に際し、メモリアドレスはランダマイザを通過させ
られ、ルックアップテーブルからの結果に基づいてラン
ダムなメモリアドレスが決定される。そこで、ランダム
なメモリアドレス位置にデータが記憶される。データを
検索する際には、これと逆の操作が行われて正しいデー
タがアクセスされる。

８つのプロセッサと８つのメモリとを有する場合の本発
明の動作を表２に示す。アドレスの発生はランダム化さ
れている。衝突は太字で示されている。

（表２の２） （表２の１） ＰＯＰＩ　　Ｐ２　　Ｐ３　　Ｐ４　　Ｐ５　　Ｐ６　
　Ｐ７ＭＯＭＩ　　Ｍ２　　Ｍ３　　Ｍ４　　Ｍ５　　
Ｍ６　　Ｍ７４Ｂ　　　−−４３−３７３０８３ ここに示されている例では、メモリサイクル数は６４で
ある。メモリのうちの３９個は（衝突を起こすことなく
）好結果を得、２５個は衝突する。

これは、はぼ６１チの歩留シをもたらす。サイクル数が
大きい場合には、本発明は、最高６３％にも達する平均
歩留りを実現し得る。これとは対照的に、従来技術の経
路指定方式に於ける歩留シは０〜１００チのどこかであ
って気まぐれに変化する。

メモリ・チャネル（バンク）の数をｍとし、プロセッサ
、ビデオ機器、工１０等からの同時メモリ・リクエスト
数をｒとする。バンクの衝突によって拒絶されるであろ
うリクエストの数を算出することを要望されており、ま
た、この予想される値からの標準偏差を算出することを
も要望されている。リクエストの各々が、メモリのラン
ダムなバンクに対してなされることを前提とする。

次々にメモリ・リクエストが出される場合の、前回迄に
既に許諾されたリクエストの数をｇｒ−ｔとし、その次
のリクエストによって到達するものと予想される許諾リ
クエスト数をｇｒとする。次回のリクエストが、既に許
諾したリクエストへ割当済みのバンクｇｒ−ｘのうちの
１つに対して重複してなされたならばそのリクエストは
拒絶され、その他のバンクｍ　−ｇ　ｒ−１のうちの１
つに対してなされたならば許諾される。従って、次回の
リクエストが許諾される可能性は（ｍ−ｇｒ−１）／ｒ
ｎである。そこで、最終的に到達するものと予想される
許諾リクエスト数ｇｒを、プログラム風に表現すれば次
式のようＫなる。

ｇ、＝ｇｒ−１＋ＩＸ　ｃ（ｍ−ｇ、−１）／ｍ　）＋
ＱＸ（ｇｒ−ｘ／ｍ） ＝　ｇ　ｒ−ｔ　＋　（ｍ　−Ｈｒ−１）／　ｍ＝１＋
ｇｒ−１×（１−１／ｍ） この式を用いて算出した歩留シ（処理能力）を、表にし
て以下に示す。

ｒ　ｍ＝１　ｍ＝２　ｍ＝３　ｒｎ＝４　ｍ＝５　ｍ＝
６　ｍ＝＝７　ｍ＝８・・・ｍ＝２５６ｉ　　ｉ、ｏ。

２　．５０ ３　．３３ ４　．２５ ５　．２０ ６　．１７ ７　．１４ ８　．１３ １００　１．００　１．００ ．７５　　．８３　　．８８ ．５８　　．７０　　．７７ ．４７　　．６０　　．６８ ．３９　　．５２　　．６１ ．３３　　．４６　　．５５ ．２Ｂ　　　、４０　　．５０ ．２５　　．３６　　．４５ １．００　１．００　１．００ ．９０　　．９０　　．９３ ．８１　　．８４　．８６ ．７４　　．７８　　．８１ ．６７　　．７２　　．７５ ．６１　　．６７　　．７０ ．５６　．６２　．６６ ．５２　．５８　．６２ 上表から判るように、 ・・・０．６３ メモリが多数ある場合に は、メモリ・リクエスト数ｒがメモリ数ｍに等Ｌ・い場
合ですら、容認し得るレベル（６３％）に歩留シが保た
れる。例えば２５６個のメモリが有り、各メモリサイク
ルに於けるメモリ・リクエスト数が２５６である場合に
、歩留シは６３幅に保たれる。これは、メモリアクセス
の有するランダム性のおかげで達成されるものである。

プロセッサレベルに於ける処理能力は、アクセスするメ
モリアドレスのランダム化によυ影響を受ける他、衝突
が起こった場合にクロスバ−が優先権を選定する方法の
如何によっても影響を受ける。例えば、もし、より低い
番号のプロセッサが優先権を与えられるという取決めが
採用されるならば、低い番号のプロセッサは高い番号の
プロセッサよシも高度な処理能力を持つことになる。そ
こで、本発明の提示実施例に於いては、優先権循環スケ
ールが使用される。この優先権スケールは、各メモリサ
イクルの後に増分を与えられる。

本発明の、選択可能な１つの実施例に於いては、各プロ
セッサの待ち時間の長さに基づいて各プロセッサに優先
権が与えられる。２つ以上のプロセッサが等しい待ち時
間を有する場合には、優先権循環スケールが適用される
。

ランダム化の実行 本発明の実施例に於けるメモリアドレスのランダム化は
、ルックアンプテーブルを使用して実行される。ルック
アンプテーブルは、論理アドレスと物理メモリ・アドレ
スとの間に、１対１の対応を有していなければならない
。さらに、ルックアップテーブルは、成る程度の不規則
性を与え得るように選定する機能を有していなければな
らない。

小規模なハツシングテーブルには、ＲＯＭを使用するこ
とが可能である。しかし、多くの応用分野に於いては、
ＲＯＭを用いたハツシングテーブルの使用は非実用的で
あろう。

本発明の１つの実施例に於いては、小さなルックアップ
テーブルを反復的に適用することによって、大規模なハ
ツシングテーブルが実現される。

小さなルックアップテーブルもまた１対１の対応を有し
ていなければならず、それ故、・・ツシングテーブル全
体としても１対１の対応を有する。第４図に、そのよう
なハツシングテーブルのハードウェアの具体例を示す。

本発明のこの実施例は、複数の１６×４ルツクアツプテ
ーブル２５〜３６を使用する。小さなルックアップテー
ブルは互いに１対１の対応を有しておシ、それ故、小さ
なルックアップテーブルが幾つか集まって実現されてい
るハツシングテーブル全体としても、同様に１対１の対
応を有する。

図面を見れば判るように、小さなルックアップテーブル
２５〜３６の各々がそれぞれ４つの入力と４つの出力と
を有している。ハツシングテーブル全体としては、１６
個の入力と１６個の出力とを有している。

本発明のハツシングテーブルの入力は、ルックアンプテ
ーブル２５〜２８のそれぞれの入力Ａｌ〜ＤＩによシ構
成される。テーブル２５の出力ＡＯ〜ＤＯは、ルックア
ップテーブル２９〜３２の入力層へそれぞれ接続される
。すなわち、テーブル２５の、出力ＡＯはテーブル２９
の入力ＡＩへ接続され、出力ＢＯはテーブル３０の入力
ＡＩへ接続され、出力ＣＯはテーブル３１の入力ＡＩ　
へ接続され、出力ＤＯはテーブル３２の入力ＡＩ　　へ
接続される。

第２のルックアンプテーブル２６の出力ＡＯ〜ＤＯは、
テーブル２９〜３２の入力ＢＩへそれぞれ接続される。

ルックアップテーブル２７の出力ＡＯ−Ｄｏはテーブル
２９〜３２の入力ＣＩへそれぞれ接続され、また、テー
ブル２８の出力ＡＯ〜Ｄｏはテーブル２９〜３２の入力
ＤＩへそれぞれ接続される。

ルックアップテーブル３３の入力ＡＩ−ＤＩは、ルック
アップテーブル２９〜３２の出力ＡＯへそれぞれ接続さ
れる。すなわち、テーブル３３の、入力ＡＩはルックア
ップテーブル２９の出力ＡＯへ接続され、入力Ｂｌはル
ックアップテーブル３０の出力ＡＯへ接続され、入力Ｃ
Ｉはルックアップテーブル３１の出力ＡＯへ接続され、
入力ＤＩ　はルックアンプテーブル３２の出力ＡＯへ接
続される。

ルックアンプテーブル３４の入力ＡＩ〜ＤＩは、ルック
アップテーブル２９〜３２の出力ＢＯへそれぞれ接続さ
れる。ルックアップテーブル３５の入力ＡＩ〜ＤＩはル
ックアップテーブル２９〜３２の出力ＣＯへそれぞれ接
続され、また、ルックアップテーブル３６の入力ＡＩ−
ＤＩはルックアップテーブル２９〜３２の出力Ｄｏへそ
れぞれ接続される。

ルックアンプテーブルが適用されるビット位置の配分は
、本発明の方式に於ける処理能力を低下させかねないの
で、ランダム化機能に於けるパターンを回避せねばなら
ない。

第３図は、１６クロツク・サイクルで動作する３２ビツ
ト・ランダマイザ回路を示す。ランダマイザは、ランダ
ム化機能を果たし得る６ビツトＲＯＭの反復使用によシ
動作し、次いで、３２ビット互換回路（ビット位置を入
シ乱れさせる回路）へと引継がれる。１対１の対応は維
持される。

マルチプレクサ４１への入力の値はＸで表される。マル
チプレクサ４１の出力４２は、レジスタ４３へ入力され
る。レジスタ４３ヘスドアされた３２ビツトの数は、２
つの出力４４．４７へと分割される。出力４４は、レジ
スタ４３の出力のうちの成る一定数のビット、例えば６
ビツト、に対応する。この６ビツトの出力４４は、ＲＯ
Ｍ構成のルックアップテーブル４５へ接続される。ＲＯ
Ｍ　４５の出力のビット数は、入力のビット数に等しい
。

すなわち、もしＲＯＭ４５が６ビツト入力ＲＯＭである
ならば、その出力も同様に６ビツトである。レジスタ４
３の出力のうちの残りのビット４Ｔは、ＲＯＭ４５を迂
回したのちに、ＲＯＭ４５の出力４６と組み合わせられ
て出力４９を形成する。出力４９は、レジスタ４３の出
力に関数ｆ　（ｘ）を乗じたものに相当する。この出力
４９は、レジスタ４３の出力のランダム化されたバージ
ョンであり、レジスタ４３の出力のうちの成る一定数の
ビットがＲＯＭ４５の処理を受けることによシ得られた
ものである。この出力４９は互換ネットワーク４Ｂへ接
続され、そこでは、出力４９に対するビット入替え処理
がなされる。このビット入替え（互換）は、関数ｇ（ｘ
）で表される。もし、互換ネットワーク４８への入力が
３２ビツトならば出力も３２ビツトであり、入力値と出
力値との間には１対１の対応が維持される。互換ネット
ワーク４８の出力５゜の値はＸ′であムこれは、関数ｆ
　（、）と関数ｇＣｘ）との組合せを入力値Ｘに適用し
たものに相当する。

本発明のこの実施例に於いては、これらの関数が１６回
にわたり反復して適用されるので、出力５０の値Ｘ′は
、 ｘ　＝ｘ　−Ｃｔ　（ｘ）−ｇ　（Ｘ）　〕１６となる
。互換ネットワーク４８の出力５０は、フィードバンク
されてマルチプレクサ４１へ接続される。

関数ｆ　（Ｘ）および関数ｇ　（ｘ）の双方とも１対１
の対応を有しているので、この回路の全体としての変換
関数も、同様に１対１の対応を有している。

全体としての関数のランダム化の程度は、６ビツト・マ
ツピング関数ｆ（ｘ）と互換関数ｇ　（ｘ）との双方に
因る。６ビツトールツクアツプテーブル用の値および互
換ネットワークのビットマツピング用の値として、コン
ピュータにて発生させた非重複性の乱数を使用すること
により、容易に好ましい結果が得られた。

アドレスレンジが２ｎの様式をなしている場合には、第
３図の回路は修正されてよい。この場合には、データ経
路をｎビット幅とし、そのうちの６ビツトはＲＯＭへ行
き、ｎ−６ビツトハ、ビット互換ネットワークへ直接行
くようにしてよい。変換機能を実施するのに要するクロ
ックサイクル数は、ビット数に比例しているのがよい。

第３図の回路をさらに修正することにより、アドレスレ
ンジが３×２ｎまたは５×２ｎまたは７Ｘ２ｎの様式で
ある場合のための変換機能を提供することも出来る。こ
のような場合には、ＲＯＭは、４０または４８または５
２サイズの乱数表を内菫する。また、互換ネットワーク
は、上位３ビツトは互換処理を受けてはならないという
付加的な制本発明のこの実施例に於けるＲＯＭ　ルック
アップ・テーブル４５の内容は以下の通りである。

００：３０ ０１：２５ ０２：３Ｆ ０３：ＩＥ ０４：２Ｂ ０５　：０６ ０６：２７ ０７：３１ ０８：２３ ０９：１８ ０Ａ：２８ ０Ｂ：２９ ０Ｃ：３Ｄ ＯＤ：０９ ０ｊＥ：２４ ０Ｆ　：　２Ｆ １０：１７ １１　：１０ １２：１４ １３：１６ １４：２０ １５：１１ １６：ＩＤ １７：１２ １８：３Ｅ １９：３５ １Ａ：３Ｂ ＩＢ：０２ １Ｃ：０８ １０：０３ １Ｅ：ＩＡ ＩＦ：３８ ２０：２Ａ ２１：０１ ２２：２２ ２３：２１ ２４：２Ｅ ２５：３Ａ ２６：２Ｄ ２７：ｌＢ ２８：３４ ２９：００ ２Ａ：１３ ２Ｂ：０Ａ ２Ｃ：ｌＦ ２Ｏ：０７ ２Ｅ：３７ ２Ｆ：３２ ３０：１５ ３１：ＩＣ ３２：０Ｄ ３３：０４ ３４：２Ｃ ３５：０Ｆ ３６：３６ ３７：３９ ３８：０Ｅ ３９：３Ｃ ３Ａ：０Ｂ ３Ｂ：０Ｃ ３Ｃ：３３ ３Ｄ：０５ ３ｇ：２６ ３Ｆ：１９ 本発明のこの実施例に於ける、互換ネットワーク４８の
互換アルゴリズムは以下の通シである。

ｂｌｔＯ→ｂｉｔ１８ ｂｌｔｌ→ｂｉｔ１７ ｂｉｔ２→ｂｔｔｓ ｂｉｔ３→ｂｌｔ１４ ｂｔｔ４→ｂｉｔ７ ｂｉｔ５→ｂｌｔ２０ ｂｌｔ６→ｂｉｔ１９ ｂｉｔ７→ｂｌ　ｔＢ ｂｔｔｓ　→ｂｉｔ９ ｂｌｔ９　→ｂｌｔｌ ｂｉｔｌｏ→ｂｉｔ２３ ｂｌｔｌｌ→ｂｌｔ３ ｂｉｔ１２→ｂｔｔ１３ ｂｉｔ１３→ｂｉｔ１６ ｂｉｔ１４→ｂｌｔ１２ ｂｉｔ１５→ｂｉｔ２９ ｂｉｔ１６→ｂｌｔ４ ｂｉｔ１７→ｂｔｔ。

ｂｉｔ１８→ｂｉｔ３０ ｂｌｔ１９→ｂｌｔ２４ ｂｔｔ２０→ｂｔｔ２５ ｂｌｔ２１→ｂｌｔｉ。

ｂｉｔ２２→ｂｌｔ１５ ｂｉｔ２３→ｂｉｔ３１ ｂｉｔ２４→ｂｉｔ２１ ｂｌｔ２５→ｂ　ｌ　ｔ　２２ ｂｌｔ２６→ｂｌｔ５ ｂｌｔ２７→ｂｉｔ２６ ｂｌｔ２８→ｂｔｔｚ ｂｌｔ２９→ｂｉｔｌｌ ｂｉｔ３０→ｂｌｔ２８ ｂｉｔ３１→ｂｉｔ２７ 関数ｆ　（、）および関数ｆ　（Ｘ）・ｇ　（ｘ）を適
用した各段階に於ける効果を示せば、以下の通シである
。

ｏｏｏｏｏｏｏ。

ｏｏｏｏｏｏｏｓ ｏｏｏｏｏｏｏ人 ０００００００Ｂ ｏｏｏｏｏｏｏｃ ０００００００Ｄ ０００００００Ｅ ０００００００Ｆ ００００００３Ｆ　　０Ｏ１６４０ＣＯ００００００１
Ｅ　　０００２４０ＣＯ００００００２Ｂ　　００１６
４０００００００００３Ｄ　　００１４４０ＣＯ０００
０００２Ｆ　　００１６４０４００２５０８３８２　５
２Ｄ２ＦＯＤＣ ０２７０８３８４５Ｂ９７０２８Ｅ ４２７９８２８６　７５Ｆ６ＣＡ６０ ４２７９０２８２　０２Ｃ９２ＣＯＣ ４２７８０２８０８ＡＡ３５４７Ｃ ４２７８８２８４ＣＣＥＤＤ４Ｅ４ ０２５０８３８６　０ＣＦ９Ａ２７１ ０２５１０３８２　　Ａ６６０８３５Ｂ０２５１８３８
０　　ＢＦ７２ＣＩＤＥ０２５１８３８４　　ＤＤＣ８
５４Ｄ６０２７１８３８６　１ＤＢＣ２ＤＤ１ ０２５１０３８４　４６０６Ｂ９ＣＯ ０２７０８３８０Ａ７ＡＯ５Ｄ３４ ４２７９８２８４　６Ｆ３８５Ｄ１９ 以上、並列プロセッサ・アーキテクチャに於けるメモリ
経路指定方式のための改良された方法と装置とについて
説明した。

【図面の簡単な説明】

第１Ａ図は、従来技術によるデータエレメントのｎＸｎ
アレイを示すブロック図、第１Ｂ図は、従来技術による
もう１つのデータアレイを示すブロック図、第２図は、
本発明の提示実施例を示すブロック図、第３図は、ルッ
クアップテーブル用ＲＯＭと互換ネットワークとを示す
ブロック図、第４図は、１６ビツ）ＲＯＭ用プログラマ
ブル・ハツシング・テーブルのハードウェア実施例を示
すブロック図である。 １０・・・・経路指定回路、 １１〜１４１１　・　自　魯メモリ、 １５〜１８・・−・プロセッサの入力ライン、１９〜２
２・・・・クロスパーの出力ライン、２３・−・・ラン
ダマイザ、 ２５〜３６・・・・ルックアップ・テーブル、４１、＊
＊ｅマルチプレクサ、 ４２・・・・マルチプレクサの出力、 ４３・・Ｉ・レジスタ、 ４４．４７・・・・レジスタの出力、 ４５・・・・ＲＯＭルックアップ・テーブル、４６−・
・・ＲＯＭルックアンプ・テーブルの出力、４８−・・
−互換ネットワーク、 ４９・・・・組合せられた出力、 ５０−・・−互換ネットワークの出力、ＭＥＭＯ〜ＭＥ
Ｍ　５・中・・メモリ、ＰＯ〜Ｐ５・・場・プロセッサ
。

Claims (2)

【特許請求の範囲】
1. （１）複数のプロセッサの各々に於いてメモリアドレス
   を作り出す工程と、 前記メモリアドレスをランダム化手段へ与える工程と、 前記メモリアドレスをランダムアドレスへと変換する工
   程と、 前記ランダムアドレスを経路指定手段へ与える工程と、 前記プロセッサの各々を、前記経路指定手段を介して、
   前記ランダムアドレスに対応するメモリへと接続する工
   程と、 を含むことを特徴とするマルチプロセッサ・システムに
   於いて多数のメモリ位置にアドレスを指定するための方
   法。
2. （２）複数のプロセッサと、 各々、複数の前記プロセッサのうちの１つに接続されて
   いる複数のランダム化手段と、 各々、複数の前記ランダム化手段のどれにでも接続され
   得るようにして経路指定回路を介して複数の前記ランダ
   ム化手段に接続されている複数のメモリと、 前記プロセッサの各々が、前記ランダム化手段のうちの
   対応する１つへメモリアドレスを与えることと、 前記ランダム化手段が、前記メモリアドレスをランダム
   アドレスへと変換することと、 前記プロセッサの各々が複数の前記メモリのうちの前記
   ランダムアドレスに対応する１つへと前記経路指定手段
   を介して接続され得るよう、前記ランダム化手段が前記
   経路指定手段へ前記ランダムアドレスを与えることと、 を含むことを特徴とするマルチプロセッサ・システムに
   於いて多数のメモリ位置にアドレスを指定するための回
   路。