JPS63204594A - マルチプレ−ンビデオｒａｍ構成方式 - Google Patents
マルチプレ−ンビデオｒａｍ構成方式Info
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- JPS63204594A JPS63204594A JP62035662A JP3566287A JPS63204594A JP S63204594 A JPS63204594 A JP S63204594A JP 62035662 A JP62035662 A JP 62035662A JP 3566287 A JP3566287 A JP 3566287A JP S63204594 A JPS63204594 A JP S63204594A
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- 238000003491 array Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 239000003086 colorant Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101150027751 Casr gene Proteins 0.000 description 1
- 101100022454 Schizosaccharomyces pombe (strain 972 / ATCC 24843) mbo1 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、描画装置に使用するビデオＲＡＭが２次元
配列であって、カラー画像を描画などするために３次元
構成する際に独立した態様で並列にビデオＲＡＭを配列
することによって構成が煩雑となってしまう問題を解決
するために、メモリアレイを３次元的に配列して３次元
的アクセスを可能にしかつマルチプレーンビット演算部
を内蔵させて描画処理を内部で行わせることにより、少
ない入力端子数かつ簡単な構成で高機能を実現するよう
にしている。
配列であって、カラー画像を描画などするために３次元
構成する際に独立した態様で並列にビデオＲＡＭを配列
することによって構成が煩雑となってしまう問題を解決
するために、メモリアレイを３次元的に配列して３次元
的アクセスを可能にしかつマルチプレーンビット演算部
を内蔵させて描画処理を内部で行わせることにより、少
ない入力端子数かつ簡単な構成で高機能を実現するよう
にしている。
本発明は、メモリアレーを３次元的に配列して３次元的
アクセスを可能にすると共にマルチプレーンビット演算
部を内蔵させて描画処理を内部で行い得るよう構成した
マルチプレーンビデオＲＡＭ構成方式に関するものであ
る。
アクセスを可能にすると共にマルチプレーンビット演算
部を内蔵させて描画処理を内部で行い得るよう構成した
マルチプレーンビデオＲＡＭ構成方式に関するものであ
る。
従来、−ＩＩのメモリ素子と同様に、ビデオＲＡＭも集
積度が高まり、メモリ容量が増大する一方で、ビデオＲ
ＡＭを使用した描画装置は、高速、高機能、多数色の表
示と共に、低価格化が求められている。以下第５図およ
び第６図を用いて従来方式の構成および動作を簡単に説
明する。
積度が高まり、メモリ容量が増大する一方で、ビデオＲ
ＡＭを使用した描画装置は、高速、高機能、多数色の表
示と共に、低価格化が求められている。以下第５図およ
び第６図を用いて従来方式の構成および動作を簡単に説
明する。
従来は、第５図に示すように、例えばビデオＲＡＭ素子
を４分割し、４ビット構成でＭＡｏ （メモリアレイ
）ないしＭＡ、を設け、これらＭ Ａ ｅないしＭＡ３
は夫々独立して別個に配置されかつ並列アクセス用入出
力端子（ＭＤ、／ＤＯＸ端子、Ｘ＝０ないし３、以下同
様）と、直列アクセス用入出力端子（ＳＤＸ端子）とを
持っている。並列描画時は、ＲＡ Ｓ ＳＣＡ Ｓ Ｓ
Ａ ｘ 、 Ｍ Ｅ ／ Ｗ Ｅ、ＴＲ／○Ｅの各制御
信号によって並列アクセス用入出力端子（ＭＤ、／ＤＯ
Ｘ端子）から入力したマスクデータを夫々取り込み、必
要なビット単位に書き込みの可否を決め、次に同じ並列
アクセス用入出力端子（ＭＤ、／ＤＯＸ端子）から書き
込みデータを入力し、ＭＡ、に書き込むことにより、所
望の描画を行っていた。また、読み出し時には、Ｍ Ａ
ｘから読み出したビットをＩＯＢから出力していた。
を４分割し、４ビット構成でＭＡｏ （メモリアレイ
）ないしＭＡ、を設け、これらＭ Ａ ｅないしＭＡ３
は夫々独立して別個に配置されかつ並列アクセス用入出
力端子（ＭＤ、／ＤＯＸ端子、Ｘ＝０ないし３、以下同
様）と、直列アクセス用入出力端子（ＳＤＸ端子）とを
持っている。並列描画時は、ＲＡ Ｓ ＳＣＡ Ｓ Ｓ
Ａ ｘ 、 Ｍ Ｅ ／ Ｗ Ｅ、ＴＲ／○Ｅの各制御
信号によって並列アクセス用入出力端子（ＭＤ、／ＤＯ
Ｘ端子）から入力したマスクデータを夫々取り込み、必
要なビット単位に書き込みの可否を決め、次に同じ並列
アクセス用入出力端子（ＭＤ、／ＤＯＸ端子）から書き
込みデータを入力し、ＭＡ、に書き込むことにより、所
望の描画を行っていた。また、読み出し時には、Ｍ Ａ
ｘから読み出したビットをＩＯＢから出力していた。
また、表示装置に表示するための直列アクセスは、上記
各制御信号によってＭＡ、から並列にデータをＲＰ、（
レジスタポインタ部）に読み出し、ＳＡＳ （シリアル
アクセスメモリストローブ信号）の制御によって直列ア
クセス用入出力端子（ＳＤｘ端子）に順次シリアルにデ
ータを出力することによって行っていた。
各制御信号によってＭＡ、から並列にデータをＲＰ、（
レジスタポインタ部）に読み出し、ＳＡＳ （シリアル
アクセスメモリストローブ信号）の制御によって直列ア
クセス用入出力端子（ＳＤｘ端子）に順次シリアルにデ
ータを出力することによって行っていた。
第６図は、ＢＯ（ビット演算部）を設け、アドレス入力
端子（Ａ ｘ端子）から予め入力したデータＡ８によっ
て演算内容を決め、次に続いて並列アクセス用入出力端
子（Ｍ Ｄ ｘ ／ Ｄ Ｏｘ端子）から入力したデー
タに対して該当する論理演算を行った結果を２次元的に
配置したＭ Ａ ｘに書き込むように構成したものであ
る。また、読み出し時には、２次元的に配置したＭ Ａ
ｘから読み出したビットを１０Ｂを介して外部に出力
するように構成したものである。
端子（Ａ ｘ端子）から予め入力したデータＡ８によっ
て演算内容を決め、次に続いて並列アクセス用入出力端
子（Ｍ Ｄ ｘ ／ Ｄ Ｏｘ端子）から入力したデー
タに対して該当する論理演算を行った結果を２次元的に
配置したＭ Ａ ｘに書き込むように構成したものであ
る。また、読み出し時には、２次元的に配置したＭ Ａ
ｘから読み出したビットを１０Ｂを介して外部に出力
するように構成したものである。
尚、第５図および第６図に示す略号は下記の如（である
。
。
ＣＧ；クロックジェネレータ部
ＲＣ：リフレッシュコントロール部
へＢニアドレスバッファ部
［ＯＢ：Ｉ１０バッファ部
ＢＯ：ビット演算部
ＯＤＡ、：列デコーダアンプ部
ＲＡＤ ｎ行アドレスデコーダ部
ＭＡ、：メモリアレイ部
１）Ｐ、、ニレジスタボインタ部
ＷＣＧ ニライトクロックジェネレータ部ＴＣ：）ラン
スファコントロール部 ＲＡＳ ：ローアドレスストローフ信号ＣＡＳ ｎカラ
ムアドレスストローブｔｉ号Ａつ ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ＳＤ、：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｅニドランスフアイネ一ブル／アウトプツトイ
ネーブル信号 ＳＥニジリアルイネーブル信号 〔発明が解決しようとする問題点〕 第５図および第６図に示すような従来のビデオＲＡＭの
構成は、ＭＡ、（メモリアレイ）が２次元的に配列され
ているため、ＩＣ微細加工技術の向上に伴いメモリ容量
を増大させてアドレス端子数を増大させると、これに伴
いパッケージから取り出し得る端子数の制限によってデ
ータを読み出すデータ端子数が削減される等、端子数が
一定ならばメモリ容量当りのデータ端子数は逆比例して
低下し、描画したデータを迅速に読み出して処理を行え
ず、描画処理性能を低下させてしまうという問題点があ
った。一方、データ端子数を増加させて描画処理性能を
低下させないためにパッケージから取り出す端子数を増
加させたのでは、このパッケージの大きさが大きくなっ
てしまい、コンパクトに構成し得す、しかも外部の接続
配線数が増大してしまうと共に出力データの変化時の雑
音が大きくなり、実現が困難となってしまうという問題
点があった。
スファコントロール部 ＲＡＳ ：ローアドレスストローフ信号ＣＡＳ ｎカラ
ムアドレスストローブｔｉ号Ａつ ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ＳＤ、：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ１０Ｅニドランスフアイネ一ブル／アウトプツトイ
ネーブル信号 ＳＥニジリアルイネーブル信号 〔発明が解決しようとする問題点〕 第５図および第６図に示すような従来のビデオＲＡＭの
構成は、ＭＡ、（メモリアレイ）が２次元的に配列され
ているため、ＩＣ微細加工技術の向上に伴いメモリ容量
を増大させてアドレス端子数を増大させると、これに伴
いパッケージから取り出し得る端子数の制限によってデ
ータを読み出すデータ端子数が削減される等、端子数が
一定ならばメモリ容量当りのデータ端子数は逆比例して
低下し、描画したデータを迅速に読み出して処理を行え
ず、描画処理性能を低下させてしまうという問題点があ
った。一方、データ端子数を増加させて描画処理性能を
低下させないためにパッケージから取り出す端子数を増
加させたのでは、このパッケージの大きさが大きくなっ
てしまい、コンパクトに構成し得す、しかも外部の接続
配線数が増大してしまうと共に出力データの変化時の雑
音が大きくなり、実現が困難となってしまうという問題
点があった。
また、多数色の図形の塗り潰しのためのデータの抽出は
、多数のビデオＲＡＭを別個に並列に配にし、これらの
ビデオＲＡＭから読み出した並列データを処理するため
の外部回路を設けなければならず、構成が煩雑となって
しまうという問題点があった。
、多数のビデオＲＡＭを別個に並列に配にし、これらの
ビデオＲＡＭから読み出した並列データを処理するため
の外部回路を設けなければならず、構成が煩雑となって
しまうという問題点があった。
本発明は、前記問題点を解決するために、ｍ行ｎ列から
なるメモリプレーンを３次元的にｋＷ配列し、これらｋ
ｌ；組のメモリプレーンの同一位置を同時にアクセスし
得るよう構成したメモリアレイ２と、外部から与えた情
報に対応する所定の規則に基づいて、上記メモリアレイ
２から読み出したに＆Ｉｌのデータに対してｋよりも小
さい数のｌビットに圧縮するよう演算処理を行うマルチ
プレーンビット演算部１とを設け、このマルチプレーン
ビット演算部１によって演算処理した結果を出力するよ
うに構成されている。
なるメモリプレーンを３次元的にｋＷ配列し、これらｋ
ｌ；組のメモリプレーンの同一位置を同時にアクセスし
得るよう構成したメモリアレイ２と、外部から与えた情
報に対応する所定の規則に基づいて、上記メモリアレイ
２から読み出したに＆Ｉｌのデータに対してｋよりも小
さい数のｌビットに圧縮するよう演算処理を行うマルチ
プレーンビット演算部１とを設け、このマルチプレーン
ビット演算部１によって演算処理した結果を出力するよ
うに構成されている。
第１図は本発明の原理構成図を示す。図中ＭＢＯ（メモ
リプレーンビット演算部）１は、外部から与えた入力情
報に対応した所定の規則に基づいて、ＭＡ＠２−０ない
し２−３から読み出したに組の深さ方向の４ （Ｊ＝４
）つのデータに対して夫々所定の演算処理を行うもので
ある。
リプレーンビット演算部）１は、外部から与えた入力情
報に対応した所定の規則に基づいて、ＭＡ＠２−０ない
し２−３から読み出したに組の深さ方向の４ （Ｊ＝４
）つのデータに対して夫々所定の演算処理を行うもので
ある。
ＭＡ、（メモリアレイ）２−０ないし２−３は、ｍ行ｎ
列からなる１ビットで構成された４組のメモリプレーン
からなるものである０本発明では、図示ＭＡ、ないしＭ
Ａ ｓをｋｌｉ配置して深さ方向の情報例えば奥行き
値、色情頼を格納し得るようにし、これらの同じビット
位置を財時にアクセスし得るように構成しである。
列からなる１ビットで構成された４組のメモリプレーン
からなるものである０本発明では、図示ＭＡ、ないしＭ
Ａ ｓをｋｌｉ配置して深さ方向の情報例えば奥行き
値、色情頼を格納し得るようにし、これらの同じビット
位置を財時にアクセスし得るように構成しである。
ＣＤＡ＋＋ （列デコーダアンプ部）３−Ｏないし３
−３は、列アドレスをデコードすると共にＭＡ。２−０
ないし２−３をアクセスするものである。
−３は、列アドレスをデコードすると共にＭＡ。２−０
ないし２−３をアクセスするものである。
次に、動作を説明する。
Ｍ Ｄ ｘ ／ Ｄ工端子（並列アクセス用入出力端子
）からマスクデータＭＤ、をｌ０Ｂ６を介してＭＢＯＩ
に入力して保持させ、続いて３次元的に配置したＭＡ、
２−０ないし２−３から読み出したデータをＣＤＡＯ３
−０ないし３−３を介してＭＢＯ１に入力すると、マス
クデータＭＤＩに対応する規則をこの読み出したデータ
に対して演算処理し、その結果をｌ０Ｂ６を介してＭＤ
、／Ｄ８端子から出力する。
）からマスクデータＭＤ、をｌ０Ｂ６を介してＭＢＯＩ
に入力して保持させ、続いて３次元的に配置したＭＡ、
２−０ないし２−３から読み出したデータをＣＤＡＯ３
−０ないし３−３を介してＭＢＯ１に入力すると、マス
クデータＭＤＩに対応する規則をこの読み出したデータ
に対して演算処理し、その結果をｌ０Ｂ６を介してＭＤ
、／Ｄ８端子から出力する。
以上のように、ＭＡ、２−０ないし２−３からなるメモ
リプレーンをｋｉ、深さ方向に３次元的に配置し、外部
から入力したマスクデータＭＤＸに対応する規則を、Ｍ
Ａ、２−０ないし２−３から読み出したデータに適用し
て所定の論理演算処理を行い、その結果を外部に出力す
ることにより、少ない並列アクセス用入出力端子数によ
って高機能の描画処理を行うことが可能となる。
リプレーンをｋｉ、深さ方向に３次元的に配置し、外部
から入力したマスクデータＭＤＸに対応する規則を、Ｍ
Ａ、２−０ないし２−３から読み出したデータに適用し
て所定の論理演算処理を行い、その結果を外部に出力す
ることにより、少ない並列アクセス用入出力端子数によ
って高機能の描画処理を行うことが可能となる。
次に、第１図ないし第４図を用いて本発明の１実施例の
構成および動作を詳細に説明する。
構成および動作を詳細に説明する。
第２図は、第１図ＭＢＯ（マルチプレーンビット演算部
）１の詳細構成を示す。
）１の詳細構成を示す。
第２図において、ＢＯＵＩＩ ＜ビットオベレーシッ
ンユニット）８−０ないし８−３は、ＲＯＰ（ラスクオ
ペレーション部）およびＣＯＭＰ Ｃデータ比較部）か
ら夫々構成され、外部から入力したマクスデータＭＤ、
ｌに対応する規則を、ＭＡ。
ンユニット）８−０ないし８−３は、ＲＯＰ（ラスクオ
ペレーション部）およびＣＯＭＰ Ｃデータ比較部）か
ら夫々構成され、外部から入力したマクスデータＭＤ、
ｌに対応する規則を、ＭＡ。
２−０ないしＭＡｚ！−：ｌから読み出したデータに夫
々適用して所定の論理演算処理を行うものである。
々適用して所定の論理演算処理を行うものである。
論理演算部９は、ＢＯＵＯ８−０ないし８−３によって
論理演算処理した結果に対して、少ないビットにするよ
うに所定の論理演算例えば論理積演算を行うものである
。
論理演算処理した結果に対して、少ないビットにするよ
うに所定の論理演算例えば論理積演算を行うものである
。
ＩＲ（第１のレジスタ）ないし４Ｒ（第４のレジスタ）
は、各種情報などを保持するものである。
は、各種情報などを保持するものである。
ＤＡＤ （データ集合分配部）は、データの集合および
分配を行うものである。
分配を行うものである。
ＢＣＴ（ビット演算コントロール部）は、ビットオペレ
ージ四ンユニット内の動作を制御するタイミング制御信
号Ｔを生成して供給するものである。
ージ四ンユニット内の動作を制御するタイミング制御信
号Ｔを生成して供給するものである。
次に、ＴＯＢ６から入力したマスクデータＭＤ８に対応
する規則を、ＭＡ、２−０ないし２−３から読み出した
データに適用して所定の演算処理を行い、その結果を論
理演算部９、ＤＡＤ、およびｌ０Ｂ６を介して外部に出
力するための動作を詳細に説明する。
する規則を、ＭＡ、２−０ないし２−３から読み出した
データに適用して所定の演算処理を行い、その結果を論
理演算部９、ＤＡＤ、およびｌ０Ｂ６を介して外部に出
力するための動作を詳細に説明する。
第１に、第１図ＭＯＤ （モード）端子からＲＭ（レジ
スタモード）にしながら、ＲＡＳ、ＣＡＳ。
スタモード）にしながら、ＲＡＳ、ＣＡＳ。
Ａｘ ＳＤｌ＋ 、、ＭＥ／ＷＥ、ＴＲ１０Ｅに対して
、所定の制御信号、アドレス信号、およびデータを供給
して、第２図ＭＩ３０１内のＩＲ（第１のレジスタ）な
いし４Ｒ（第４のレジスタ）に所定のデータを夫々セッ
トする。これは、各種信号を供給すると共に、データを
ＭＤＩ／ＤＸ端子から入力し、かつアドレスＡｌｌをＡ
、端子から入力し、当該データを該当するＩＲないし４
Ｒに格納することを意味している。尚、ＩＲはＣＯＭＰ
に供給する比較対象となるデータを格納するもの、２Ｒ
はＲＯＰに供給する論理演算の対象となるデータを格納
するもの、３ＲはＣＯＭＰに供給するマスクデータを格
納するもの、４はＲＯＰに対して演算指示を与える演算
情報を格納するものを表す。
、所定の制御信号、アドレス信号、およびデータを供給
して、第２図ＭＩ３０１内のＩＲ（第１のレジスタ）な
いし４Ｒ（第４のレジスタ）に所定のデータを夫々セッ
トする。これは、各種信号を供給すると共に、データを
ＭＤＩ／ＤＸ端子から入力し、かつアドレスＡｌｌをＡ
、端子から入力し、当該データを該当するＩＲないし４
Ｒに格納することを意味している。尚、ＩＲはＣＯＭＰ
に供給する比較対象となるデータを格納するもの、２Ｒ
はＲＯＰに供給する論理演算の対象となるデータを格納
するもの、３ＲはＣＯＭＰに供給するマスクデータを格
納するもの、４はＲＯＰに対して演算指示を与える演算
情報を格納するものを表す。
第２に、第１図ＭＯＤ （モード）端子からＭＭ（メモ
リモード）にしながら、ＲＡＳ、ＣＡＳ、ＡＸ 、ＤＸ
１ＭＩＥ／ＷＥ、ＴＲ１０Ｅに対して、所定の制御信
号、およびアドレス信号を供給して、ＭＡａ２０ないし
２−３から夫々４ビット（ｋ＝４）の並列データを４つ
（Ｊ＝４）、合計１６ビット分を読み出し、ＣＤＡ、３
−０ないし３−３を介して夫々のＢＯＵ＠８−０ないし
８−３中の各ＲＯＰに４ピントづつ入力する。
リモード）にしながら、ＲＡＳ、ＣＡＳ、ＡＸ 、ＤＸ
１ＭＩＥ／ＷＥ、ＴＲ１０Ｅに対して、所定の制御信
号、およびアドレス信号を供給して、ＭＡａ２０ないし
２−３から夫々４ビット（ｋ＝４）の並列データを４つ
（Ｊ＝４）、合計１６ビット分を読み出し、ＣＤＡ、３
−０ないし３−３を介して夫々のＢＯＵ＠８−０ないし
８−３中の各ＲＯＰに４ピントづつ入力する。
第３に、ＲＯＰは、ＭＡｘから読み出したデータと、２
Ｒから人力したデータとに対して、４Ｒに格納されてい
る内容によって指定される所定の論理演算を実行し、そ
の結果をＣＯＭＰに入力する。
Ｒから人力したデータとに対して、４Ｒに格納されてい
る内容によって指定される所定の論理演算を実行し、そ
の結果をＣＯＭＰに入力する。
第４に、第３で論理演算された結果と、ＩＲに格納され
ている値との間の比較を行う。この比較は、３Ｒに格納
されているマスクデータによって指定されたビットに対
してのみ、実行し、その他のビットには一敗・不一致に
係わらず一敗情報を出力する。この比較結果は、論理演
算部９に入力する。
ている値との間の比較を行う。この比較は、３Ｒに格納
されているマスクデータによって指定されたビットに対
してのみ、実行し、その他のビットには一敗・不一致に
係わらず一敗情報を出力する。この比較結果は、論理演
算部９に入力する。
第５に、論理演算部９は、人力された値に対して処理の
論理演算例えば論理積演算を行って各４ビットを１ビッ
トに圧縮し、圧縮した合計４ビットからなるデータをＤ
ＡＤおよびＴＯＢ６を介して外部に出力する。このよう
にして、１アドレスに対する１回の動作によって演算処
理された結果がＭＤＸ／ＤＸ端子から出力されるので、
少ない端子数で描画処理を高速に行うことが可能となる
。
論理演算例えば論理積演算を行って各４ビットを１ビッ
トに圧縮し、圧縮した合計４ビットからなるデータをＤ
ＡＤおよびＴＯＢ６を介して外部に出力する。このよう
にして、１アドレスに対する１回の動作によって演算処
理された結果がＭＤＸ／ＤＸ端子から出力されるので、
少ない端子数で描画処理を高速に行うことが可能となる
。
この際、ＢＯＵｅ８０ないし８−３からなる４（Ｊ−４
）つのビットオペレーションユニットを設けて表示面積
を拡大し、かつ各ＢＯＵ＠ Ｂ−０ないし８−３に対し
て深さ方向（表示すべき同じビットに対する深さ方向の
情報例えば奥行き値、色情報など）の情報（ここではに
＝４ビットの情報）を持たせる構成を同−ＩＣチップ上
に配置することにより、端子数を少なくして高ｌｌ能の
ビデオＲＡＭを構成することが可能となる。
）つのビットオペレーションユニットを設けて表示面積
を拡大し、かつ各ＢＯＵ＠ Ｂ−０ないし８−３に対し
て深さ方向（表示すべき同じビットに対する深さ方向の
情報例えば奥行き値、色情報など）の情報（ここではに
＝４ビットの情報）を持たせる構成を同−ＩＣチップ上
に配置することにより、端子数を少なくして高ｌｌ能の
ビデオＲＡＭを構成することが可能となる。
第３図は本発明の動作説明タイムチャートを示す。図中
モードＲＭは、第２図を用いて既述した第１のステップ
に対応する処理を示す。これは、外部から入力した並列
データＩＧＤないし４ＧＤをｌ０Ｂ６およびＤＡＤを介
して、アドレスＩＯＡないし４ＧＡによってアクセスさ
れるＩＲないし４Ｒに書き込む（Ｗ）状態を表している
。この書き込みによって、ＩＲないし４Ｒにデータ、マ
スクデータ、あるいは演算内容が夫々セットされる。
モードＲＭは、第２図を用いて既述した第１のステップ
に対応する処理を示す。これは、外部から入力した並列
データＩＧＤないし４ＧＤをｌ０Ｂ６およびＤＡＤを介
して、アドレスＩＯＡないし４ＧＡによってアクセスさ
れるＩＲないし４Ｒに書き込む（Ｗ）状態を表している
。この書き込みによって、ＩＲないし４Ｒにデータ、マ
スクデータ、あるいは演算内容が夫々セットされる。
図中モードＭＭは、第２図を用いて既述した第２のステ
ップに対応する処理を表す。これは、ＭＡＸから読み出
した（Ｒ）データをＲＯＰに入力することを表している
。続いて、この人力されたデータは、既述した第３ない
し第５のステップによって、所定の処理が実行され、そ
の結果が４ビットのデータとして外部に出力される。
ップに対応する処理を表す。これは、ＭＡＸから読み出
した（Ｒ）データをＲＯＰに入力することを表している
。続いて、この人力されたデータは、既述した第３ない
し第５のステップによって、所定の処理が実行され、そ
の結果が４ビットのデータとして外部に出力される。
第４図は４Ｒ（第４のレジスタ）の内容例を示す。図中
左欄の４ビットからなるデータを、第２図を用いて説明
した第１のステップで４Ｒ（第４のレジスタ）にセット
することにより、右欄に示す演算処理が、第２図ＲＯＰ
によって実行される。
左欄の４ビットからなるデータを、第２図を用いて説明
した第１のステップで４Ｒ（第４のレジスタ）にセット
することにより、右欄に示す演算処理が、第２図ＲＯＰ
によって実行される。
図中“Ｓｏはソースデータを表し、“Ｄ”はＭＡヨから
読み出したディスティネーションデータを表す。
読み出したディスティネーションデータを表す。
尚、本発明は、第１図構成を１つのパッケージ内に内蔵
させてもよいし、更に、１つのＩＣチップ上に搭載する
ようにしてもよい。
させてもよいし、更に、１つのＩＣチップ上に搭載する
ようにしてもよい。
また、第１図ないし第４図に示す略号は下記の如くであ
る。
る。
ＣＧ：クロックジェネレー夕部
ＲＣ：リフレッシュコントロール部
ＡＢニアドレスバッファ部
１０Ｂ：Ｉ１０バッファ部
ＭＢＯ：マルチプレーンピッ）演算部
ＣＤＡ、：列デコーダアンプ部
ＲＡＤ：行アドレスデコーダ部
ＭＡ、：メモリアレイ部
ＲＰ、ニレジスタボインタ部
ＷＣＧ ：ライトクロックジェネレータ部ＴＣ：トラン
スファコントロール部 ＤＡＤ ：データ集合分配部 ＢＣＴ：ビット演算コントロール部 ＩＲ：第１のレジスタ ２Ｒｊ第２のレジスタ ３Ｒ：第３のレジスタ ４Ｒ：第４のレジスタ ＲＯＰ：ラスタオペレーシッン部 ＣＯＭＰ ：データ比較部 ＭＯＤ：モード指定信号 ＲＡＳ Ｓ口：アドレスストローフ信号ＣＡＳｒカラム
アドレスストローブ（ＩＡオ ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ＳＤや ：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ／○Ｅニドランスファイネーブル／アウトプットイ
ネーブル信号 ＳＥニジリアルイネーブル信号 ＢＴ：マルチプレーンビット演算部制御タイミング信号 ＢＡ：マルチブレーンピント演算部アドレス信号 ＢＷ：マルチプレーンビット演算部書き込みタイミング
信号 ＢＣ：マルチプレーンビデオＲＡＭ制御信号〔発明の効
果〕 以上説明したように、本発明によれば、メモリアレイを
３次元的に配列して３次元的アクセスを可能にしかつマ
ルチプレーンビット演算部を内蔵させて描画処理を内部
で行わせる構成を採用しているため、ビデオＲＡＭに設
ける入力端子数を少なくし、かつ本発明に係わるビデオ
ＲＡＭを少ない個数を用いて奥行き値、色情報などの深
さ方向の情報を簡単な構成で実現することができる。ま
た、多数色の図形の塗り潰しのためのデータを内部で演
算処理して抽出し、出力する構成を採用しているため、
Ｍ Ａ ｘから外部にデータを出力してから所定の演算
処理して図形の塗り潰しのためのデータを生成する従来
の場合に比し、高速に描画処理を行うことができる。
スファコントロール部 ＤＡＤ ：データ集合分配部 ＢＣＴ：ビット演算コントロール部 ＩＲ：第１のレジスタ ２Ｒｊ第２のレジスタ ３Ｒ：第３のレジスタ ４Ｒ：第４のレジスタ ＲＯＰ：ラスタオペレーシッン部 ＣＯＭＰ ：データ比較部 ＭＯＤ：モード指定信号 ＲＡＳ Ｓ口：アドレスストローフ信号ＣＡＳｒカラム
アドレスストローブ（ＩＡオ ニアドレス信号 ＳＡＳ ニジリアルアクセスメモリストローブ信号 ＭＤＸ ／Ｄ、：マスクデータ／並列人出データ信号 ＳＤや ：直列入出力データ信号 ＭＥ／ＷＥ：マスクイネーブル／ライトイネーブル信号 ＴＲ／○Ｅニドランスファイネーブル／アウトプットイ
ネーブル信号 ＳＥニジリアルイネーブル信号 ＢＴ：マルチプレーンビット演算部制御タイミング信号 ＢＡ：マルチブレーンピント演算部アドレス信号 ＢＷ：マルチプレーンビット演算部書き込みタイミング
信号 ＢＣ：マルチプレーンビデオＲＡＭ制御信号〔発明の効
果〕 以上説明したように、本発明によれば、メモリアレイを
３次元的に配列して３次元的アクセスを可能にしかつマ
ルチプレーンビット演算部を内蔵させて描画処理を内部
で行わせる構成を採用しているため、ビデオＲＡＭに設
ける入力端子数を少なくし、かつ本発明に係わるビデオ
ＲＡＭを少ない個数を用いて奥行き値、色情報などの深
さ方向の情報を簡単な構成で実現することができる。ま
た、多数色の図形の塗り潰しのためのデータを内部で演
算処理して抽出し、出力する構成を採用しているため、
Ｍ Ａ ｘから外部にデータを出力してから所定の演算
処理して図形の塗り潰しのためのデータを生成する従来
の場合に比し、高速に描画処理を行うことができる。
第１図は本発明の原理構成図、第２図は本発明の１実施
例要部構成図、第３図は本発明の動作説明タイムチャー
ト、第４図は第４のレジスタの内容例、第５図およびｍ
６図は従来方式の構成図を示す。 図中、１はＭＢＯ（マルチプレーンビット演算部）、２
−０ないし２−３はＭＡ、（メモリアレイ）、３−０な
いし３−３はＣＤＡＸ （列レコーダアンプ部）、４
−０ないし４−３はＲＰＸ（レジスタポインタ部）、５
はＲＡＤ （行アドレスデコーダ部）、６．７はＩＯＢ
（Ｉ１０バッファ）、８−０ないし８−３はＢＯＵＸ
（ピントオペレーシヲンユニソト）、９は論理演算部、
ＲＯＰはラスクオペレーション部、ＣＯＭＰはデータ比
較部を表す。
例要部構成図、第３図は本発明の動作説明タイムチャー
ト、第４図は第４のレジスタの内容例、第５図およびｍ
６図は従来方式の構成図を示す。 図中、１はＭＢＯ（マルチプレーンビット演算部）、２
−０ないし２−３はＭＡ、（メモリアレイ）、３−０な
いし３−３はＣＤＡＸ （列レコーダアンプ部）、４
−０ないし４−３はＲＰＸ（レジスタポインタ部）、５
はＲＡＤ （行アドレスデコーダ部）、６．７はＩＯＢ
（Ｉ１０バッファ）、８−０ないし８−３はＢＯＵＸ
（ピントオペレーシヲンユニソト）、９は論理演算部、
ＲＯＰはラスクオペレーション部、ＣＯＭＰはデータ比
較部を表す。
Claims (8)
- （１）メモリアレイから読み出したデータに対して所定
の処理を行ってその結果を出力するよう構成したマルチ
プレーンビデオＲＡＭ構成方式において、 ｍ行ｎ列からなるメモリプレーンを３次元的にｋ組配列
し、これらｋ組のメモリプレーンの同一位置を同時にア
クセスし得るよう構成したメモリアレイ（２）と、 外部から与えた情報に対応する所定の規則に基づいて、
上記メモリアレイ（２）から読み出したｋ組のデータに
対してｋよりも小さい数のｌビットに圧縮するよう演算
処理を行うマルチプレーンビット演算部（１）とを備え
、 このマルチプレーンビット演算部（１）によって演算処
理した結果を出力するよう構成したことを特徴とするマ
ルチプレーンビデオＲＡＭ構成方式。 - （２）上記ｍ行ｎ列からなるメモリプレーンをｋ組、３
次元的に配置する場合に、ｋおよびｎを２のべき乗にす
るよう構成したことを特徴とする特許請求の範囲第（１
）項記載のマルチプレーンビデオＲＡＭ構成方式。 - （３）上記ｍ行ｎ列からなるメモリプレーンをｋ組、３
次元的に配置し、これらから並列に読み出したｋビット
を、上記マルチプレーンビット演算部（１）によって１
ビットのデータを生成して出力するよう構成したことを
特徴とする特許請求の範囲第（１）項記載のマルチプレ
ーンビデオＲＡＭ構成方式。 - （４）第１のｋビット長のレジスタを設けて予め所定の
データを格納し、この格納したデータと、行列方向アド
レスで選択された上記メモリプレーンから読み出したｋ
ビットのデータとの一致・不一致を比較し、その結果を
１ビットのデータとして出力するよう構成したことを特
徴とする特許請求の範囲第（１）項記載のマルチプレー
ンビデオＲＡＭ構成方式。 - （５）上記第１のｋビット長のレジスタに加え更に第２
のｋビット長のレジスタを設け、この第２のｋビット長
のレジスタに予め格納した内容が比較禁止状態であるビ
ットを比較対象から外し、残りの他のビットに対して第
１のｋビット長のレジスタに格納されている内容とを比
較し、その比較結果を１ビットのデータとして出力する
よう構成したことを特徴とする特許請求の範囲第（１）
項記載のマルチプレーンビデオＲＡＭ構成方式。 - （６）上記第１および第２のｋビット長のレジスタを設
け、メモリプレーンから読み出したｋビットのデータと
、第２のｋビット長のレジスタに格納されている内容と
をビット対応に論理演算し、その結果と第１のｋビット
長のレジスタに格納されている値とを比較してその結果
を１ビットのデータとして出力するよう構成したことを
特徴とする特許請求の範囲第（１）項記載のマルチプレ
ーンビデオＲＡＭ構成方式。 - （７）上記第１および第２のｋビット長のレジスタに加
え更に第３のｋビット長のレジスタを設け、この第３の
ｋビット長のレジスタに格納されている内容が比較禁止
状態であるビットに対しては比較対象から外し、残りの
他のビットに対して特許請求の範囲第（６）項に記載し
た第１および第２のｋビット長のレジスタとの論理演算
および比較を行ってその結果を１ビットのデータとして
出力するよう構成したことを特徴とする特許請求の範囲
第（１）項記載のマルチプレーンビデオＲＡＭ構成方式
。 - （８）上記３次元的に配置したｍ行ｎ列からなるｋ組の
メモリプレーンに対して、行方向のアドレスによって読
み出したｋ組のＪビットに対し、上記第１、第２および
第３のｋビット長のレジスタを１組共通に設け、その値
によって並列に特許請求の範囲第（２）項ないし第（７
）項に記載した処理を行い、外部データ端子Ｊ本に出力
するよう構成したことを特徴とする特許請求の範囲第（
１）項記載のマルチプレーンビデオＲＡＭ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035662A JPS63204594A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035662A JPS63204594A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204594A true JPS63204594A (ja) | 1988-08-24 |
Family
ID=12448082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035662A Pending JPS63204594A (ja) | 1987-02-20 | 1987-02-20 | マルチプレ−ンビデオｒａｍ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440718A (en) * | 1989-09-20 | 1995-08-08 | Hitachi, Ltd. | Single semiconductor substrate RAM device utilizing data compressing/expanding mechanism in a multi-microprocessor environment |
| US6281950B1 (en) | 1997-06-16 | 2001-08-28 | Display Laboratories, Inc. | High speed digital zone control |
-
1987
- 1987-02-20 JP JP62035662A patent/JPS63204594A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440718A (en) * | 1989-09-20 | 1995-08-08 | Hitachi, Ltd. | Single semiconductor substrate RAM device utilizing data compressing/expanding mechanism in a multi-microprocessor environment |
| US6281950B1 (en) | 1997-06-16 | 2001-08-28 | Display Laboratories, Inc. | High speed digital zone control |
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