JPS63178288A - マルチプレ−ンビデオｒａｍ素子とその描画装置 - Google Patents
マルチプレ−ンビデオｒａｍ素子とその描画装置Info
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- JPS63178288A JPS63178288A JP62010381A JP1038187A JPS63178288A JP S63178288 A JPS63178288 A JP S63178288A JP 62010381 A JP62010381 A JP 62010381A JP 1038187 A JP1038187 A JP 1038187A JP S63178288 A JPS63178288 A JP S63178288A
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- Image Generation (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はマルチプレーンビデオＲＡＭ素子とその素子を
使用した描画装置において、 カラーデータ等を含む３次元表示対応の構成や多プレー
ン構成をとる際には並列にＲＡＭを必要とするので回路
が大形化し、又、周辺の回路数を増やさなければプレー
ンごとにシリアルにアクセスしなければならないので高
速動作が不可能であった従来の問題点を解決するため、 外部からの１ピツトのデータ入力に対応する１つのメモ
リアレイ部に、１ビットの入力で、そのビットに対する
カラーデータなるｋ（２以上）ビットの情報を同時に書
込むことにより、少ない入力データ端子数で多プレーン
構成をとることができ、回路を小形化し得、又、高速動
作を可能にしたものである。
使用した描画装置において、 カラーデータ等を含む３次元表示対応の構成や多プレー
ン構成をとる際には並列にＲＡＭを必要とするので回路
が大形化し、又、周辺の回路数を増やさなければプレー
ンごとにシリアルにアクセスしなければならないので高
速動作が不可能であった従来の問題点を解決するため、 外部からの１ピツトのデータ入力に対応する１つのメモ
リアレイ部に、１ビットの入力で、そのビットに対する
カラーデータなるｋ（２以上）ビットの情報を同時に書
込むことにより、少ない入力データ端子数で多プレーン
構成をとることができ、回路を小形化し得、又、高速動
作を可能にしたものである。
本発明は、ビデオＲＡＭ１子とその素子を使用した描画
装置特に、複数プレーンを構成できるマルチプレーンビ
デオＲＡＭ１子とその描画装置に関する。一般のメモリ
素子と同様にビデオＲＡＭ素子も集積度が高くなってメ
モリ容品が増大する一方で、そのビデオＲＡＭＸ子を使
用したエンジニアリングワークステーション等の描画装
置は高速、高機能、多数色表示と共に低コスト・が求め
られている。
装置特に、複数プレーンを構成できるマルチプレーンビ
デオＲＡＭ１子とその描画装置に関する。一般のメモリ
素子と同様にビデオＲＡＭ素子も集積度が高くなってメ
モリ容品が増大する一方で、そのビデオＲＡＭＸ子を使
用したエンジニアリングワークステーション等の描画装
置は高速、高機能、多数色表示と共に低コスト・が求め
られている。
このため、ビデオＲＡＭ素子としてはメモリ容ωを増加
させるだけでは甲に表示面積を増加させるだけであり、
その集積技術や大きいメモリ容量を活かし得ない。そこ
で、大きいメモリ容品を持ちながら高速でかつ周辺回路
を小形化し得るビデオＲＡＭ素子が必要とされる。
させるだけでは甲に表示面積を増加させるだけであり、
その集積技術や大きいメモリ容量を活かし得ない。そこ
で、大きいメモリ容品を持ちながら高速でかつ周辺回路
を小形化し得るビデオＲＡＭ素子が必要とされる。
又、描画装置は、図形等を極力多数色で表現する要求が
強く、又、例えば全体の図形表示からその図形の一部を
更に詳細に表示する一方で、文字の表示を行なう等、多
彩な表現及び多様な使用が要求されており、高速な描画
、多プレーンが必要とされる。そこで、描画装置として
はこのような要求を満たす低コストで、小形の描画装置
が望まれている。
強く、又、例えば全体の図形表示からその図形の一部を
更に詳細に表示する一方で、文字の表示を行なう等、多
彩な表現及び多様な使用が要求されており、高速な描画
、多プレーンが必要とされる。そこで、描画装置として
はこのような要求を満たす低コストで、小形の描画装置
が望まれている。
第７図は従来のビデオＲＡＭ１子の一例のブロック図を
示す。このものは、１ビデオＲＡＭ素子内を４分割し、
４ビット構成とし、各メ王リアレイ部（ＭＡ）は独立に
並列アクセス用入出力信号（ＭＤＸ／ＤＯＸ）及び直列
アクセス用入出力（ＳＤＸ）信号の外部端子（ＭＤＯ／
ＤＯ〜ＭＤ３／Ｄ３．ＳＤＯ〜５Ｄ３）を持つ。ＣＧは
クロックジェネレータ部、ＲＣはリフレッシュコントロ
ール部、ＡＢはアドレスバッファ部、ＲＡＤは行アドレ
スデコーダ部、ＣＤ△は列デコーダアンプ部、ＲＰはレ
ジスタポインタ部、ＩＯＢはＩ１０バッファ部、ＷＣＧ
はライトクロックジェネレータ部、ＴＣはトランスファ
コントロール部である。
示す。このものは、１ビデオＲＡＭ素子内を４分割し、
４ビット構成とし、各メ王リアレイ部（ＭＡ）は独立に
並列アクセス用入出力信号（ＭＤＸ／ＤＯＸ）及び直列
アクセス用入出力（ＳＤＸ）信号の外部端子（ＭＤＯ／
ＤＯ〜ＭＤ３／Ｄ３．ＳＤＯ〜５Ｄ３）を持つ。ＣＧは
クロックジェネレータ部、ＲＣはリフレッシュコントロ
ール部、ＡＢはアドレスバッファ部、ＲＡＤは行アドレ
スデコーダ部、ＣＤ△は列デコーダアンプ部、ＲＰはレ
ジスタポインタ部、ＩＯＢはＩ１０バッファ部、ＷＣＧ
はライトクロックジェネレータ部、ＴＣはトランスファ
コントロール部である。
ここで、描画時は並列アクセスを行いローアドレススト
ローブ信号（１（△Ｓ）、カラムアドレスストローブ信
号（ＣＡＳ）、アドレス信＠（△×）、マスクイネーブ
ル／ライトイネーブル信号（ＭＥ／ＷＥ）、トランスフ
ァイネーブル／アウトプットイネーブル信号（ＴＲ１０
Ｅ）の各制御信号によってＭＤＸｍ子からのマスクデー
タを取込んで必要なビット単位に書込みの可否を決め、
次に、同じ端子より書込みデータを入力しでＭＡに書込
む。一方、表示装置への表示等への直列アクセスは上記
各制御信号によってＲＰにデータを読出し、シリアルア
クセスメモリストローブ（Ｍｆｌ（ＳＡＳ）の制御によ
ってＲＰに読出された１行のデータをＳＤＸ端子にシリ
アルに出力する。なお、百了はシリアルイネーブル信号
である。
ローブ信号（１（△Ｓ）、カラムアドレスストローブ信
号（ＣＡＳ）、アドレス信＠（△×）、マスクイネーブ
ル／ライトイネーブル信号（ＭＥ／ＷＥ）、トランスフ
ァイネーブル／アウトプットイネーブル信号（ＴＲ１０
Ｅ）の各制御信号によってＭＤＸｍ子からのマスクデー
タを取込んで必要なビット単位に書込みの可否を決め、
次に、同じ端子より書込みデータを入力しでＭＡに書込
む。一方、表示装置への表示等への直列アクセスは上記
各制御信号によってＲＰにデータを読出し、シリアルア
クセスメモリストローブ（Ｍｆｌ（ＳＡＳ）の制御によ
ってＲＰに読出された１行のデータをＳＤＸ端子にシリ
アルに出力する。なお、百了はシリアルイネーブル信号
である。
第８図は従来のビデオＲＡＭ素子の他の例のブロック図
を示す。このものは並列アクセスデータにピット論理演
篩部（ＢＯ）を有し、予めＲＡＳ。
を示す。このものは並列アクセスデータにピット論理演
篩部（ＢＯ）を有し、予めＲＡＳ。
ＣＡＳの制御のもとにＡ×のデータにより演算内容を決
め、次に続くアーリライトを始めとする各種のライトサ
・イクルで論理演算をし乍ら書込む。
め、次に続くアーリライトを始めとする各種のライトサ
・イクルで論理演算をし乍ら書込む。
■はビット演ロ部タイミング信号、Ａはピット演筒部ア
ドレスである。
ドレスである。
第９図は一般の描画装置のブロック図、第１０図は従来
のフレームメモリの一例のブロック図を示す。第９図に
おいて、上位装置１からの描画指示を描画装置制御部２
で受け、各種ｌ１０３を含めて描画装置を描画に必要な
状態とし、更に、描画制御部４に描画指示を出す。描画
制御部４は描画指示に基づき、描画メｔり部５のフレー
ムメモリ（ＦＭ）の指示された番地に指示された図形及
び文字等の描画を行なう。ＦＭの出力データは描画制御
部４の指示によって表示部６に順を追って入力され、更
に、表示部６から表示装置７へ出力される。
のフレームメモリの一例のブロック図を示す。第９図に
おいて、上位装置１からの描画指示を描画装置制御部２
で受け、各種ｌ１０３を含めて描画装置を描画に必要な
状態とし、更に、描画制御部４に描画指示を出す。描画
制御部４は描画指示に基づき、描画メｔり部５のフレー
ムメモリ（ＦＭ）の指示された番地に指示された図形及
び文字等の描画を行なう。ＦＭの出力データは描画制御
部４の指示によって表示部６に順を追って入力され、更
に、表示部６から表示装置７へ出力される。
第１０図中、ＦＭＣはフレームメモリ制御部、Ｖ ＲＣ
ハヒテオＲＡ Ｍ ｔｉ’ｌ ＩＩ部、Ｖ ＲＴ ハヒ
７” ；ｔ ＲＡＭタイミング制御部、ＶＤＣはビデオ
ＲＡＭデータ制御部、ＶＡＣはビデオＲＡＭアドレス制
御部、ＤＣはデータ制御部、８０はビット演算部、ＰＤ
ＣはビデオＲＡＭ表示データ制御部、ＶＲはビデオＲＡ
Ｍ５ＶＰはビデオＲＡＭプレーン部である。
ハヒテオＲＡ Ｍ ｔｉ’ｌ ＩＩ部、Ｖ ＲＴ ハヒ
７” ；ｔ ＲＡＭタイミング制御部、ＶＤＣはビデオ
ＲＡＭデータ制御部、ＶＡＣはビデオＲＡＭアドレス制
御部、ＤＣはデータ制御部、８０はビット演算部、ＰＤ
ＣはビデオＲＡＭ表示データ制御部、ＶＲはビデオＲＡ
Ｍ５ＶＰはビデオＲＡＭプレーン部である。
従来のビデオＲＡＭ （１ビットがｍ行・ｎ／４列で４
ビットからなる）を使用したＦＭは、１ｖＰを、表示ビ
ット数を満足する個数、この例ではｖＲ１〜ＶＲ８の８
個で構成し、かつ、このプレーンを並列にこの例ではＶ
Ｐ１〜ＶＰ４の４プレーンを置く。異なるアドレスによ
るアクセスで【よ４プレーン（１プレーンはｍＸ （ｎ
／４ ）Ｘ４Ｘ８ビット）とし、又、同じアドレスによ
るアクセスでは１６色１プレーンとしてカラー表示等を
行なう。
ビットからなる）を使用したＦＭは、１ｖＰを、表示ビ
ット数を満足する個数、この例ではｖＲ１〜ＶＲ８の８
個で構成し、かつ、このプレーンを並列にこの例ではＶ
Ｐ１〜ＶＰ４の４プレーンを置く。異なるアドレスによ
るアクセスで【よ４プレーン（１プレーンはｍＸ （ｎ
／４ ）Ｘ４Ｘ８ビット）とし、又、同じアドレスによ
るアクセスでは１６色１プレーンとしてカラー表示等を
行なう。
この様な構成において、描画制御部４からの指示はＦＭ
のＦＭＣによって各■Ｐのアクセスデータ、アドレス制
御信号を作り、各々をアクセスする。アクセスされた各
Ｖ Ｐ Ｇ、ｔ Ｖ ＲＣにて制御される。即ら、ＶＲ
の動作タイミングはＶＲＴで制御され、書込み及び読出
しデータはｖＤＣで制御Ｉされ、アドレスはＶＡＣで制
御される。なお、書込みデータ及び読出しデータをマス
ク付き論理演算回路で演算して再書込みする場合、ＦＭ
Ｃの制御下でＶＲ１〜ＶＲ８から読出されたデータはＤ
Ｃを経てＢＯへ、又、書込みデータはＦＭＣよりＤＣを
経てＢＯへ夫々入力され、ＢＯにて論理演算後ＤＣを経
て、ＶＲへと書込まれる。
のＦＭＣによって各■Ｐのアクセスデータ、アドレス制
御信号を作り、各々をアクセスする。アクセスされた各
Ｖ Ｐ Ｇ、ｔ Ｖ ＲＣにて制御される。即ら、ＶＲ
の動作タイミングはＶＲＴで制御され、書込み及び読出
しデータはｖＤＣで制御Ｉされ、アドレスはＶＡＣで制
御される。なお、書込みデータ及び読出しデータをマス
ク付き論理演算回路で演算して再書込みする場合、ＦＭ
Ｃの制御下でＶＲ１〜ＶＲ８から読出されたデータはＤ
Ｃを経てＢＯへ、又、書込みデータはＦＭＣよりＤＣを
経てＢＯへ夫々入力され、ＢＯにて論理演算後ＤＣを経
て、ＶＲへと書込まれる。
これらは１６色構成の場合、４プレ一ン同時に対応する
同じアドレスにて行なわれる。同様に、表示動作として
は、１６色表示の場合はＦＭＣの制御の下に４プレーン
の各ＶＲ１〜ＶＲ８に書込まれたデータは指定のアドレ
スで同時に読出され、ＰＤＣを経て表示部６に送る。
同じアドレスにて行なわれる。同様に、表示動作として
は、１６色表示の場合はＦＭＣの制御の下に４プレーン
の各ＶＲ１〜ＶＲ８に書込まれたデータは指定のアドレ
スで同時に読出され、ＰＤＣを経て表示部６に送る。
又、プレーン構成方法としては同様のビデオＲＡＭを複
数使用し、ビデオＲＡＭ内の外部端まで１ビットに相当
する１メモリアレイの同一行の列方向のビットをプレー
ン対応とし、例えば、４ビット単位に４プレーンのビッ
トとし、同一メモリ容ａであれば３２個でＩ ＶＰ４プ
レーン構成とし、各プレーンのアクセスはシリアル動作
とすること等で実現していた。
数使用し、ビデオＲＡＭ内の外部端まで１ビットに相当
する１メモリアレイの同一行の列方向のビットをプレー
ン対応とし、例えば、４ビット単位に４プレーンのビッ
トとし、同一メモリ容ａであれば３２個でＩ ＶＰ４プ
レーン構成とし、各プレーンのアクセスはシリアル動作
とすること等で実現していた。
第７図及び第８図に示す従来のビデオＲＡＭ１子は、１
つのＭＡが表示画面に対し２次元配列対応であるために
素子の記憶容量を増加させた時、表示面積を同一容量と
すると書込みのための入力端子が相対的に少なくなり、
描画性能が入力端子数に逆比例して低下してしまう問題
点があった。
つのＭＡが表示画面に対し２次元配列対応であるために
素子の記憶容量を増加させた時、表示面積を同一容量と
すると書込みのための入力端子が相対的に少なくなり、
描画性能が入力端子数に逆比例して低下してしまう問題
点があった。
一方データ端子数を集積度に比例して増加するとパッケ
ージが大形化し、出力データの変化時の雑音が大きくな
る等実現困難となる問題点があった。
ージが大形化し、出力データの変化時の雑音が大きくな
る等実現困難となる問題点があった。
又、第１０図において、表示画面に対し２次元配列対応
のビデオＲＡＭを使用したＦＭでは多数色又は多プレー
ンを構成する場合は並列にビデオＲＡＭを設けるか、又
は、ビデオＲＡＭをシリアルアクセスして各プレーンを
構成する必要があり、使用素子数や周辺回路を多く必要
とし、高速動作が不可能である問題点があった。
のビデオＲＡＭを使用したＦＭでは多数色又は多プレー
ンを構成する場合は並列にビデオＲＡＭを設けるか、又
は、ビデオＲＡＭをシリアルアクセスして各プレーンを
構成する必要があり、使用素子数や周辺回路を多く必要
とし、高速動作が不可能である問題点があった。
本発明になるマルチプレーンビデオＲＡＭ素子は、第１
図に示す如く、外部から与えられる複数ビットのデータ
入力のうちの１ビットのデータ入力とチップ上に記憶さ
れた情報とからｋ（但し、ｋは２以上）ビットの情報を
生成し、ｍ行ｎ（ｎはｋより大）列からなるメモリアレ
イ部（ＭＡ）の行方向アドレス入力により選択された一
行のｎビットのうちの列方向アドレス入力により選択さ
れたにビットに対して同時に書込む機能（ＭＢＯ。
図に示す如く、外部から与えられる複数ビットのデータ
入力のうちの１ビットのデータ入力とチップ上に記憶さ
れた情報とからｋ（但し、ｋは２以上）ビットの情報を
生成し、ｍ行ｎ（ｎはｋより大）列からなるメモリアレ
イ部（ＭＡ）の行方向アドレス入力により選択された一
行のｎビットのうちの列方向アドレス入力により選択さ
れたにビットに対して同時に書込む機能（ＭＢＯ。
０ＤＡ）を有してなる。
１つのＭＡをカラーデータ等を含む３次元表示に対応し
たアクセスができる構成とし、１人カデータで第３軸方
向（奥行方向）の複数ビットを同時に書込み得、少ない
入力データ端子数で多プレーン構成をとり得、周辺回路
を小形化し冑、高速動作可能にし得る。
たアクセスができる構成とし、１人カデータで第３軸方
向（奥行方向）の複数ビットを同時に書込み得、少ない
入力データ端子数で多プレーン構成をとり得、周辺回路
を小形化し冑、高速動作可能にし得る。
第１図は本発明のブロック図を示し、同図中、第７図及
び第８図と同一構成部分には同一符号を付してその説明
を省略する。同図（Ａ）はマルチプレーン・ビデオＲＡ
Ｍ素子全体のブロック図、同図（Ｂ）は同図（Ａ）中Ｍ
ＢＯ（マルチプレーン・ビット演樟部）の具体的ブロッ
ク図である。
び第８図と同一構成部分には同一符号を付してその説明
を省略する。同図（Ａ）はマルチプレーン・ビデオＲＡ
Ｍ素子全体のブロック図、同図（Ｂ）は同図（Ａ）中Ｍ
ＢＯ（マルチプレーン・ビット演樟部）の具体的ブロッ
ク図である。
このものは、例えば同時アクセスＩＭＡで４ビット（列
方向の１アドレスで４ビット店込まれる。
方向の１アドレスで４ビット店込まれる。
このビットは３次元表示における第３軸例えば奥行方向
のデータとなる。）、かつ、同一素子内に４ビットある
場合の図で、理解し易くするために、ＭＡ及び周辺回路
を本来第２図（△）のように記すべきを同図（Ｂ）の様
に記す。第３図はタイミングチャートを示す。
のデータとなる。）、かつ、同一素子内に４ビットある
場合の図で、理解し易くするために、ＭＡ及び周辺回路
を本来第２図（△）のように記すべきを同図（Ｂ）の様
に記す。第３図はタイミングチャートを示す。
先ず、モード指定信号（ＭＯＤ）によりレジスタモード
（ＲＭ）にし、ＲＡＳ、ＣＡＳ、Ａｘ。
（ＲＭ）にし、ＲＡＳ、ＣＡＳ、Ａｘ。
Ｄｘ 、ＭＥ／ＷＥ、ＴＲ１０Ｅ（７）各端子を従来の
ビデオＲＡＭと同じライトサイクルのタイミングで活性
化し、第３図に示す如く、１ＧＤ（第１のレジスタデー
タ、以下これに準じる）、２ＧＤ。
ビデオＲＡＭと同じライトサイクルのタイミングで活性
化し、第３図に示す如く、１ＧＤ（第１のレジスタデー
タ、以下これに準じる）、２ＧＤ。
３ＧＤ、４ＧＤ、５ＧＤの各並列データを、その時の１
ＧＡ（第１のレジスタアドレス、以下これに準じる）、
２ＧＡ、３ＧＡ、４ＧＡ、５ＧＡの各アドレスを指定し
乍らＭＢＯのＩＲ（第１のレジスタ、以下これに準じる
）、２Ｒ，３Ｒ，４Ｒ。
ＧＡ（第１のレジスタアドレス、以下これに準じる）、
２ＧＡ、３ＧＡ、４ＧＡ、５ＧＡの各アドレスを指定し
乍らＭＢＯのＩＲ（第１のレジスタ、以下これに準じる
）、２Ｒ，３Ｒ，４Ｒ。
５Ｒの各レジスタにセットする。ＢＴはマルチプレーン
ビット演算タイミング、Ｂ△はマルチプレーンビット演
算アドレス、ＢＣＴはビット演算コントロール部である
。１Ｒ、２Ｒ，３Ｒはｋ（＝４）ビット長を有し、ＩＯ
Ｂの各入力端子のデータが１Ｒ、２Ｒ，３Ｒの各にビッ
トに夫々入力される。
ビット演算タイミング、Ｂ△はマルチプレーンビット演
算アドレス、ＢＣＴはビット演算コントロール部である
。１Ｒ、２Ｒ，３Ｒはｋ（＝４）ビット長を有し、ＩＯ
Ｂの各入力端子のデータが１Ｒ、２Ｒ，３Ｒの各にビッ
トに夫々入力される。
次に、ＭＯＤによりメモリアクセスモード（ＭＭ）にし
て描画動作にする。例えば破線を描く場合、５Ｒ（制御
レジスタ）の内容を「０」 （第４図）、４Ｒ（論理演
算内容指定レジスタ）の内容をｒｌｏｌｏＪ （第５図
）とし、又、素子当り複数ビット構成の場合は必要ビッ
トだけに描画するためにマクスデータ／並列入出力デー
タ（ＭＤ／Ｄ）よりマスクデータを入力する。このデー
タは１０Ｂ、データ集合分配部（ＤＡＤ）を経て３Ｒの
出力データとマスクデータ作成部（ＭＧ）で論理和をと
られ、ラスクオペレーション部（ＲＯＰ）の動作を禁止
（マスク）する。
て描画動作にする。例えば破線を描く場合、５Ｒ（制御
レジスタ）の内容を「０」 （第４図）、４Ｒ（論理演
算内容指定レジスタ）の内容をｒｌｏｌｏＪ （第５図
）とし、又、素子当り複数ビット構成の場合は必要ビッ
トだけに描画するためにマクスデータ／並列入出力デー
タ（ＭＤ／Ｄ）よりマスクデータを入力する。このデー
タは１０Ｂ、データ集合分配部（ＤＡＤ）を経て３Ｒの
出力データとマスクデータ作成部（ＭＧ）で論理和をと
られ、ラスクオペレーション部（ＲＯＰ）の動作を禁止
（マスク）する。
次に、例として１ビット（ビクセル）分の線分データを
入力する。このデータはＩＯＢ、ＤＡＣを経てＳＩＣに
入力され、ここで５ＲのデータがｒＯＪのためにソース
データマルチプレクサ（ＳＭＸ）入力データ制御部（Ｓ
ＩＣ）は外部からの線分データをそのまま出力し、ソー
スデータマルチプレクサ（ＳＭＸ）の選択端子に入力さ
れる。
入力する。このデータはＩＯＢ、ＤＡＣを経てＳＩＣに
入力され、ここで５ＲのデータがｒＯＪのためにソース
データマルチプレクサ（ＳＭＸ）入力データ制御部（Ｓ
ＩＣ）は外部からの線分データをそのまま出力し、ソー
スデータマルチプレクサ（ＳＭＸ）の選択端子に入力さ
れる。
線分データとしては、破線の実線部分は「１」、切れた
部分はｒＯＪで入力され、ＩＯＢの１端子の１１０のデ
ータに応じて１Ｒ，２Ｒのデータが選択（例えば、「１
」では２Ｒ１「Ｏ」では１Ｒが選択〉される。１Ｒ，２
Ｒの奥行方向の各ビットはＳＭＸの奥行方向の各ビット
に入力され、ＳＭＸの選択により、［ＯＢの１ビットの
データ入力で奥行方向４ビットを持つ１Ｒ又は２Ｒのデ
ータが取出される。このデータはＭＧによって禁止され
ていないビットのみＲＯＰによって演算され、ＯＤＡに
よりＭＡに書込まれる。
部分はｒＯＪで入力され、ＩＯＢの１端子の１１０のデ
ータに応じて１Ｒ，２Ｒのデータが選択（例えば、「１
」では２Ｒ１「Ｏ」では１Ｒが選択〉される。１Ｒ，２
Ｒの奥行方向の各ビットはＳＭＸの奥行方向の各ビット
に入力され、ＳＭＸの選択により、［ＯＢの１ビットの
データ入力で奥行方向４ビットを持つ１Ｒ又は２Ｒのデ
ータが取出される。このデータはＭＧによって禁止され
ていないビットのみＲＯＰによって演算され、ＯＤＡに
よりＭＡに書込まれる。
この時、描画位置のアドレスは従来方法と同様に入力さ
れ、ＭＡのビット位置の選択として入力されることは勿
論である。又、この時、ＩＲ。
れ、ＭＡのビット位置の選択として入力されることは勿
論である。又、この時、ＩＲ。
２Ｒの突行き方向のカラーデータは同時に４ビット分Ｍ
Ａに書込まれる。１ビデオＲＡＭで４反子分ずなわち４
ビット分の線分データについて、各１ビット独立に同様
に行われる。
Ａに書込まれる。１ビデオＲＡＭで４反子分ずなわち４
ビット分の線分データについて、各１ビット独立に同様
に行われる。
次に、外部からのソースデータ（Ｓ）と既にＭＡに書込
まれているデスティネーションデーシダ （Ｄ〉とを
ビット対応で論即演算を行ない、再度デスティネーショ
ンデータ部分に内込む場合について説明する。先ず、各
レジスタのデータ設定を前記の如く行ない、５Ｒの内容
を「１」 （第４図）、４Ｒの内容を「１１１０」 （
論理和をとる場合）又はｒｌｏｏＯＪ （論Ｆ！！積
をとる場合） （第５図）とする。
まれているデスティネーションデーシダ （Ｄ〉とを
ビット対応で論即演算を行ない、再度デスティネーショ
ンデータ部分に内込む場合について説明する。先ず、各
レジスタのデータ設定を前記の如く行ない、５Ｒの内容
を「１」 （第４図）、４Ｒの内容を「１１１０」 （
論理和をとる場合）又はｒｌｏｏＯＪ （論Ｆ！！積
をとる場合） （第５図）とする。
次に、ソースデータ（Ｓ）として外部から１０Ｂにデー
タを入力する。データはＩＯＢ、ＤＡＤを経てＳＭＸに
入力され、このデータはＳＩＣの＆ｌ ＩＩＩによって
出力として選択され、ＲＯＰの１入力になる。同時に、
ＭＡからＹステイネ−ジョンデータ（Ｄ）を読出し、Ｍ
Ａ、ＯＤＡを経てＲＯＰの他の入力となり、ＲＯＰは４
Ｒの指定論理演騨モードによって演算を行ない、出力を
デスティネーションデータ（Ｄ）としてＯＤＡを経てＭ
Ａに、デスティネーションデータ（Ｄ）の読出しと合わ
せてリードモディファイライ１〜動作で書込む。
タを入力する。データはＩＯＢ、ＤＡＤを経てＳＭＸに
入力され、このデータはＳＩＣの＆ｌ ＩＩＩによって
出力として選択され、ＲＯＰの１入力になる。同時に、
ＭＡからＹステイネ−ジョンデータ（Ｄ）を読出し、Ｍ
Ａ、ＯＤＡを経てＲＯＰの他の入力となり、ＲＯＰは４
Ｒの指定論理演騨モードによって演算を行ない、出力を
デスティネーションデータ（Ｄ）としてＯＤＡを経てＭ
Ａに、デスティネーションデータ（Ｄ）の読出しと合わ
せてリードモディファイライ１〜動作で書込む。
このように本発明装置は、外部から与えられる１ビット
のデータ入力及びチップ上に記憶された情報から一定の
規則に従ってｋ（但し、ｋは２以上）ビットの情報を生
成し、ｍ行ｎ列からなるＭＡの行方向アドレス入力によ
り選択された一行のｎビットのうちの列方向アドレス入
力により選択されたにビットに対して同時に出込むよう
にしたものである。従って、ＭＡを画面素子における３
次元（Ｘ、Ｙ、Ｚ”）対応の構成とすることで１ビデオ
ＲＡＭで、カラーデータ、奥行きデータ等の３次元デー
タを書込むことができ、１人カデータで２方向の複数ビ
ットを同時に描画する機能とマスク付きのビットの論理
演算機能とを付加することで、複数プレーン構成及び論
理演算機能を持ち高速に描画できるマルチプレーン・ビ
デオＲＡＭ素子を少ない入力端子数で実現し得る。
のデータ入力及びチップ上に記憶された情報から一定の
規則に従ってｋ（但し、ｋは２以上）ビットの情報を生
成し、ｍ行ｎ列からなるＭＡの行方向アドレス入力によ
り選択された一行のｎビットのうちの列方向アドレス入
力により選択されたにビットに対して同時に出込むよう
にしたものである。従って、ＭＡを画面素子における３
次元（Ｘ、Ｙ、Ｚ”）対応の構成とすることで１ビデオ
ＲＡＭで、カラーデータ、奥行きデータ等の３次元デー
タを書込むことができ、１人カデータで２方向の複数ビ
ットを同時に描画する機能とマスク付きのビットの論理
演算機能とを付加することで、複数プレーン構成及び論
理演算機能を持ち高速に描画できるマルチプレーン・ビ
デオＲＡＭ素子を少ない入力端子数で実現し得る。
第６図は本発明素子を用いた描画装置のフレームメモリ
のブロック図を示す。同図中、ＭＶＰはマルチプレーン
・ビデオＲＡＭプレーン部、ＭＶＲＣはマルチプレーン
・ビデオＲＡＭｆｉｌＩＩＩ１部、ＭＶＲＴはマルチプ
レーン・ビデオＲＡＭタイミング制御部、ＭＶＤＣ）は
マルチプレーン・ビデオＲＡＭデータ制御部、ＭＶＡＣ
はマルチプレーン・ビデオＲＡＭアドレス制御部、ＭＶ
Ｐはマルチプレーン・ビデオＲＡＭ部、ＭＰＤＣはマル
チプレーン・ビデオＲＡＭ表示データ制御部である。
のブロック図を示す。同図中、ＭＶＰはマルチプレーン
・ビデオＲＡＭプレーン部、ＭＶＲＣはマルチプレーン
・ビデオＲＡＭｆｉｌＩＩＩ１部、ＭＶＲＴはマルチプ
レーン・ビデオＲＡＭタイミング制御部、ＭＶＤＣ）は
マルチプレーン・ビデオＲＡＭデータ制御部、ＭＶＡＣ
はマルチプレーン・ビデオＲＡＭアドレス制御部、ＭＶ
Ｐはマルチプレーン・ビデオＲＡＭ部、ＭＰＤＣはマル
チプレーン・ビデオＲＡＭ表示データ制御部である。
このものは、４ビットで、かつ、ｋが４の構成（７）Ｍ
ＶＲをＭＶＲｌ 〜ＭＶＲ８（７）８ｆｔＮ［］するも
ので、従来例のビデオＲＡＭの４倍の記憶容量を持つ。
ＶＲをＭＶＲｌ 〜ＭＶＲ８（７）８ｆｔＮ［］するも
ので、従来例のビデオＲＡＭの４倍の記憶容量を持つ。
ＭＶＲＣはＭＶＲの各種レジスタを設定した後、各種メ
モリ動作を行なう。
モリ動作を行なう。
このように本発明素子を用いた描画装置のフレームスｔ
りは、第１図（Ａ）、（Ｂ）で説明したＰビット入力の
ビデオＲＡＭをＱ個（例えば４ビット入力のＭＶＲ１〜
ＭＶＲ８の８個）使用し、１プレーンをｍｘ （ｎ／ｋ
）ｘｐｘＱ、 つまり、ｍｘ （ｎ／４）ｘ４ｘ８のビ
ット数で構成し、かつ、ｋプレーンを持つものである。
りは、第１図（Ａ）、（Ｂ）で説明したＰビット入力の
ビデオＲＡＭをＱ個（例えば４ビット入力のＭＶＲ１〜
ＭＶＲ８の８個）使用し、１プレーンをｍｘ （ｎ／ｋ
）ｘｐｘＱ、 つまり、ｍｘ （ｎ／４）ｘ４ｘ８のビ
ット数で構成し、かつ、ｋプレーンを持つものである。
多数色表示等釜プレーン構成をとる場合に使用する素子
を１／ｋに減らし、かつ、多プレーンの描画をビット間
のマスク付き論理演ｎも同時に素子内で実現できるため
、フレームメモリを構成する制御部の回路数を減少し得
、かつ、高速動作を可能にし得る。
を１／ｋに減らし、かつ、多プレーンの描画をビット間
のマスク付き論理演ｎも同時に素子内で実現できるため
、フレームメモリを構成する制御部の回路数を減少し得
、かつ、高速動作を可能にし得る。
なお、前記に、ｎを２のべき乗に設定してもよい。
又、第１図＜Ａ）、（Ｂ）に示す様に実際に構成する場
合、複数のＭＡを同一チップ上に集積する場合は、１Ｒ
，２Ｒ（及び３Ｒ）を１１１のみ備えて複数のＭＡで共
用する。
合、複数のＭＡを同一チップ上に集積する場合は、１Ｒ
，２Ｒ（及び３Ｒ）を１１１のみ備えて複数のＭＡで共
用する。
又、第６図において、ＭＶＲ１〜ＭｖＲ８を並列にＲ個
使用し、ｋ ｘ Ｒのプレーン数を持たせるように構成
してもよい。
使用し、ｋ ｘ Ｒのプレーン数を持たせるように構成
してもよい。
本発明によれば、ＭＡを画面表示における３次元対応に
アクセスできる構成とし、１人カデータで３次元方向の
データに相当する複数ビットを同時に書込み得、少ない
入力データ端子数で多プレーン構成をとり得、画面表示
における３次元対応の構成や多プレーン構成をとる場合
ビデオＲＡＭを並列に設けなければならない従来例に比
して回路を小形にし得、又、描画装置等に適用した場合
、並列にビデオＲＡＭを設けたり、ビデオＲＡＭをシリ
アルにアクセスする従来例に比して使用素子や周辺回路
を簡単に構成し得、又、高速動作が可能である等の特長
を有する。
アクセスできる構成とし、１人カデータで３次元方向の
データに相当する複数ビットを同時に書込み得、少ない
入力データ端子数で多プレーン構成をとり得、画面表示
における３次元対応の構成や多プレーン構成をとる場合
ビデオＲＡＭを並列に設けなければならない従来例に比
して回路を小形にし得、又、描画装置等に適用した場合
、並列にビデオＲＡＭを設けたり、ビデオＲＡＭをシリ
アルにアクセスする従来例に比して使用素子や周辺回路
を簡単に構成し得、又、高速動作が可能である等の特長
を有する。
第１図は本発明のビデオＲＡＭ素子のブロック図、
第２図はメモリアレイ１１Ｑ連部の表記法を示す図、第
３図は本発明のビデオＲＡＭ素子のタイミングチャート
、 第４図は制御レジスタの内容、 第５図は論理演算内容指定レジスタの内容、第６図は本
発明素子を用いた描画装置のフレームメモリのブロック
図、 第７図及び第８図は従来のビデオＲＡＭ素子のブロック
図、 第９図は一般の描画装置のブロック図、第１０図は従来
のフレームメモリのブロック図である。 図において、 ＭＡはメモリアレイ部、 ＲＡＤは行アドレスデコーダ部、 ＯＤＡは列アドレスデコーダアンプ部、ＭＢＯはマルチ
プレーンビット演算部、ＩＯＢはＩ１０バッファ部、 八Ｂはアドレスバッファ部、 ＣＧはクロックジェネレータ部、 １Ｒ、２Ｒ，’３Ｒ，４Ｒ，５Ｒはレジスタ、Ｓ、Ｉ
ＣはＳＭＸ入カデカデータ制御部Ｇはマスクデータ作成
部、 ＳＭＸはソースデ゛−タマルチブレクサ部、ＲＯＰはラ
スクオペレーション部、 ＣＡＤはデータ集合分配部、 ＦＭはフレームメモリ部、 ＭＶＰはマルチプレーンビデオＲＡＭプレーン部、 ＦＭＣはフレームメモリ制御部、 ＭＶＲＣはマルチプレーンビデオＲＡ Ｍ １ｌｉｌｌ
ｔ１１部、ＭＶＲ１〜ＭＶＲ８はマルチプレーンビデ
オＲＡＭ部、 ＭＰＤＣはマルチプレーンビデオＲＡＭ表示データ制御
部である。 （Ａ） （Ｂ）メ
もリアに／Ｔ（Ｍ＾）ｋ這旬−赤１ε畝官示す間第２図 並Ｊ１１デー？ 瞑 胚ｐ 籾 信模 匹Ｖ殺四−−
−−ア）１し＾ ＫΔ π込 匹６ ｇ込 設置シ
、ＣＡ−−−−（メモリすイ２？ンエユ上 ｗｗ 上
−−−−−）ＲＭ
ＭＭＬ−ド 本を４−ｅつわ情１食子の夕づ之ン２−ト臂−１第３図 Ｏｔｊ”Ｉ［ｊ！ｚ ｃ−）’ １ ｔＰｌｍｓ−ａ−ｒ 伸制御しジス？（５Ｒ）の内１弘 第４図 ００１１ 百 ０１００ ＤＡＮＤＳ ｏｌｏｌ 百 ０ １ １０ ＤＥＯＲ５ ０１１１５；Ｂ ｔｏｏｏ ＤＡＮＤＳ １００１ ＤＥ）ＦＩＳ ｌｏｌｏ ５ １０１１ 百ｏｒｓ １１００ Ｄ １１０１ ＤｏｒＳ １ １ １０ ［ｋｒＳ ｌ １１１ °１＃ を断頌し軒茸内官暦Ｉヒレジス？（４尺）の内容第Ｓ図 −禾／）Ｓ把兼僅戸プロヤ２匈 Ｗ＃９図
３図は本発明のビデオＲＡＭ素子のタイミングチャート
、 第４図は制御レジスタの内容、 第５図は論理演算内容指定レジスタの内容、第６図は本
発明素子を用いた描画装置のフレームメモリのブロック
図、 第７図及び第８図は従来のビデオＲＡＭ素子のブロック
図、 第９図は一般の描画装置のブロック図、第１０図は従来
のフレームメモリのブロック図である。 図において、 ＭＡはメモリアレイ部、 ＲＡＤは行アドレスデコーダ部、 ＯＤＡは列アドレスデコーダアンプ部、ＭＢＯはマルチ
プレーンビット演算部、ＩＯＢはＩ１０バッファ部、 八Ｂはアドレスバッファ部、 ＣＧはクロックジェネレータ部、 １Ｒ、２Ｒ，’３Ｒ，４Ｒ，５Ｒはレジスタ、Ｓ、Ｉ
ＣはＳＭＸ入カデカデータ制御部Ｇはマスクデータ作成
部、 ＳＭＸはソースデ゛−タマルチブレクサ部、ＲＯＰはラ
スクオペレーション部、 ＣＡＤはデータ集合分配部、 ＦＭはフレームメモリ部、 ＭＶＰはマルチプレーンビデオＲＡＭプレーン部、 ＦＭＣはフレームメモリ制御部、 ＭＶＲＣはマルチプレーンビデオＲＡ Ｍ １ｌｉｌｌ
ｔ１１部、ＭＶＲ１〜ＭＶＲ８はマルチプレーンビデ
オＲＡＭ部、 ＭＰＤＣはマルチプレーンビデオＲＡＭ表示データ制御
部である。 （Ａ） （Ｂ）メ
もリアに／Ｔ（Ｍ＾）ｋ這旬−赤１ε畝官示す間第２図 並Ｊ１１デー？ 瞑 胚ｐ 籾 信模 匹Ｖ殺四−−
−−ア）１し＾ ＫΔ π込 匹６ ｇ込 設置シ
、ＣＡ−−−−（メモリすイ２？ンエユ上 ｗｗ 上
−−−−−）ＲＭ
ＭＭＬ−ド 本を４−ｅつわ情１食子の夕づ之ン２−ト臂−１第３図 Ｏｔｊ”Ｉ［ｊ！ｚ ｃ−）’ １ ｔＰｌｍｓ−ａ−ｒ 伸制御しジス？（５Ｒ）の内１弘 第４図 ００１１ 百 ０１００ ＤＡＮＤＳ ｏｌｏｌ 百 ０ １ １０ ＤＥＯＲ５ ０１１１５；Ｂ ｔｏｏｏ ＤＡＮＤＳ １００１ ＤＥ）ＦＩＳ ｌｏｌｏ ５ １０１１ 百ｏｒｓ １１００ Ｄ １１０１ ＤｏｒＳ １ １ １０ ［ｋｒＳ ｌ １１１ °１＃ を断頌し軒茸内官暦Ｉヒレジス？（４尺）の内容第Ｓ図 −禾／）Ｓ把兼僅戸プロヤ２匈 Ｗ＃９図
Claims (11)
- （１）外部から与えられる複数ビットのデータ入力のう
ちの１ビットのデータ入力とチップ上に記憶された情報
とからｋ（但し、ｋは２以上）ビットの情報を生成し、
ｍ行ｎ（ｎはｋより大）列からなるメモリアレイ部（Ｍ
Ａ）の行方向アドレス入力により選択された一行のｎビ
ットのうちの列方向アドレス入力により選択されたｋビ
ットに対して同時に書込む機能（ＭＢＯ、ＣＤＡ）を有
してなることを特徴とするマルチプレーンビデオＲＡＭ
素子。 - （２）該ｋ及び該ｎは、２のべき乗であることを特徴と
する特許請求の範囲第１項記載のマルチプレーンビデオ
ＲＡＭ素子。 - （３）該ｋビットの情報を生成する手段は、チップ上に
設けられており該データ入力のビットに対応したｋビッ
ト長の２つのレジスタ（１Ｒ、２Ｒ）と、 該外部から与えられる１ビットのデータ入力の１／０に
応じて該２つのレジスタ（１Ｒ、２Ｒ）のいずれか一方
を選択して該１ビットデータ入力当りｋビットのレジス
タ出力を取出す選択手段（ＳＭＸ）とよりなり、 該選択手段（ＳＭＸ）にて選択されたレジスタに記憶さ
れた情報を該メモリアレイ部（ＭＡ）に書込むことを特
徴とする特許請求の範囲第１項記載のマルチプレーンビ
デオＲＡＭ素子。 - （４）該ｋビットの情報を生成する手段は、チップ上に
設けられており該データ入力のビットに対応したｋビッ
ト長の第１乃至第３のレジスタ（１Ｒ、２Ｒ、３Ｒ）と
、 該外部から与えられる１ビットのデータ入力の１／０に
応じて該第１、第２のレジスタ（１Ｒ、２Ｒ）のいずれ
か一方を選択して該１ビットデータ入力当りｋビットの
レジスタ出力を取出す選択手段（ＳＭＸ）と、 該選択されたｋビットのうち該第３のレジスタ（３Ｒ）
に記憶された状態に応じて書込み可能となっているビッ
トのみに書込みを行ない、それ以外のビットは以前の状
態を保持する禁止手段（ＭＧ、ＲＯＰ）とよりなり、 該禁止手段（ＭＧ、ＲＯＰ）からの情報を該メモリアレ
イ部（ＭＡ）に書込むことを特徴とする特許請求の範囲
第１項記載のマルチプレーンビデオＲＡＭ素子。 - （５）該ｋビットの情報を生成する手段は、チップ上に
設けられており該データ入力のビットに対応したｋビッ
ト長の第１及び第２のレジスタ（１Ｒ、２Ｒ）と、 該外部から与えられる１ビットのデータ入力の１／０に
応じて該第１、第２のレジスタ（１Ｒ、２Ｒ）のいずれ
か一方を選択して該１ビットデータ入力当りｋビットの
レジスタ出力を取出す選択手段（ＳＭＸ）とよりなり、 該メモリアレイ部（ＭＡ）に書込む手段は、該メモリア
レイ部（ＭＡ）に既に書込まれたｋビットのデータを読
出して該選択手段（ＳＭＸ）の出力とビット対応に論理
演算手段（ＲＯＰ）による演算を行い書込む手段（ＢＯ
Ｕ）であることを特徴とする特許請求の範囲第１項記載
のマルチプレーンビデオＲＡＭ素子。 - （６）該ｋビットの情報を生成する手段は、チップ上に
設けられており該データ入力のビットに対応したｋビッ
ト長の第１乃至第３のレジスタ（１Ｒ、２Ｒ、３Ｒ）と
、 該外部から与えられる１ビットのデータ入力の１／０に
応じて該第１、第２のレジスタ（１Ｒ、２Ｒ）のいずれ
か一方を選択して該１ビットデータ入力当りｋビットの
レジスタ出力を取出す選択手段（ＳＭＸ）と、 該選択されたｋビットのうち該第３のレジスタ（３Ｒ）
に記憶された状態に応じて書込み可能となっているビッ
トのみに書込みを行ない、それ以外のビットは以前の状
態を保持する禁止手段（ＭＧ）とよりなり、 該メモリアレイ部（ＭＡ）に書込む手段は、該選択手段
（ＳＭＸ）にて選択されたレジスタに記憶された情報を
書込み、又、該メモリアレイ部（ＭＡ）に既に書込まれ
たｋビットのデータを読出して論理演算手段（ＲＯＰ）
による演算を行い書込む手段（ＢＯＵ）であることを特
徴とする特許請求の範囲第１項記載のマルチプレーンビ
デオＲＡＭ素子。 - （７）該メモリアレイ部（ＭＡ）を複数個同一チップ上
に集積し、該複数のレジスタを１組だけ備えて該複数の
メモリアレイ部（ＭＡ）で共用した構成としてなること
を特徴とする特許請求の範囲第３項乃至第６項のうちい
ずれか一項記載のマルチプレーンビデオＲＡＭ素子。 - （８）外部から与えられる複数ビットのデータ入力のう
ちの１ビットのデータ入力とチップ上に記憶された情報
とからｋ（但し、ｋは２以上）ビットの情報を生成し、
ｍ行ｎ（ｎはｋより大）列からなるメモリアレイ部（Ｍ
Ａ）の行方向アドレス入力により選択された一行のｎビ
ットのうちの列方向アドレス入力により選択されたｋビ
ットに対して同時に書込む機能（ＭＢＯ、ＣＤＡ）を有
してなるＰビット入力のマルチプレーンビデオＲＡＭ素
子を複数個使用したフレームメモリで構成されたことを
特徴とする描画装置。 - （９）該複数個は直列に接続されたＱ個で、１プレーン
がｍ×（ｎ／ｋ）×Ｐ×Ｑのビット数よりなり、ｋプレ
ーンを持つフレームメモリで構成されたことを特徴とす
る特許請求の範囲第８項記載の描画装置。 - （１０）該複数個は直列に接続されたＱ個を更に並列に
Ｒ組接続したもので、１プレーンがｍ×（ｎ／ｋ）×Ｐ
×Ｑのビット数よりなり、（ｋ×Ｒ）プレーンを持つフ
レームメモリで構成されたことを特徴とする特許請求の
範囲第８項記載の描画装置。 - （１１）該書込む機能（ＭＢＯ）である、マスク付き多
プレーン描画機能（ＭＧ、ＳＭＸ）及びマスク付き論理
演算結果による描画機能（ＭＧ、ＳＭＸ、ＲＯＰ）によ
り描画することを特徴とする特許請求の範囲第８項記載
の描画装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010381A JPS63178288A (ja) | 1987-01-20 | 1987-01-20 | マルチプレ−ンビデオｒａｍ素子とその描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010381A JPS63178288A (ja) | 1987-01-20 | 1987-01-20 | マルチプレ−ンビデオｒａｍ素子とその描画装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63178288A true JPS63178288A (ja) | 1988-07-22 |
Family
ID=11748548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62010381A Pending JPS63178288A (ja) | 1987-01-20 | 1987-01-20 | マルチプレ−ンビデオｒａｍ素子とその描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63178288A (ja) |
-
1987
- 1987-01-20 JP JP62010381A patent/JPS63178288A/ja active Pending
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