JPH01163881A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、例えば画像表示処理を行う際に用いられて
好適なメモリ装置に関する。

「従来の技術」 画像表示に使用されるメモリは、多色表示、高解像度表
示の要求に応じて高速かつ大容量化する傾向にある。そ
して、画像表示用の画像データが記憶されるフレームバ
ッファの容量は、表示エリアの大きさと解像度に比例す
るとともに、表示画面の数（画面を予め複数用意してお
く場合など）や表示色の数に対応して増加する。

例えば、１６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、第５図に示すように４面分の
フレームメモリＦＭＯ〜ＦＭ３を必要とする。この場合
、各フレームメモリＦＭＯ〜ＦＭ３の同一ビット位置に
ある破線で囲んだデータ（この破線の方向を、以下ピク
セル方向という）が、表示面上の１ドツトに対応する。

そして、画像表示を行う際は、各フレームメモリＦＭＯ
〜ＦＭ３のピクセル毎に、データを表示面のスキャンに
従って順次読み出し、これにより、多数色表示を可能と
している。また、実際には、フレームメモリＦＭＯ〜Ｆ
Ｍ３として、ランダム・アクセスとシリアル・アクセス
が同時に可能なデュアルポート・ダイナミック・メモリ
を４面並列に設け、各チップのシリアルデータ出力端か
ら、ピクセルデータを同期して読み出す方法か一般に採
られている。なお、第５図に示す場合において、ワード
単位でアクセスを行う際のアクセス方向を、以下ワード
方向という（図では１点鎖線の矢印で示す）。

第６図は、従来のデュアルポート・ダイナミック・メモ
リの構成を示すブロック図であり、図において、ＭＯ〜
Ｍ７は各々２５６Ｘ　２５Ｂビツトのメモリセルアレイ
である。１はメモリセルアレイＭＯ〜Ｍ７へのカラムア
ドレスおよびロウアドレスが供給されるアドレスバッフ
ァ、２はロウアドレスをデコードするロウデコーダ、３
ａ〜３ｈは各々カラムアドレスをデコードするとともに
、メモリセルアレイＭ　Ｏ−Ｍ　７内のデータに対して
入出力ゲートとして作用するカラムデコーダ／入出力ゲ
ートである。４ａ〜４ｈは各々入出力バッファ（１ビツ
ト）であり、各々が入出力端子（ＭＤＯ／　ＤＱＯ）〜
（ＭＤ７／ＤＱ？）とカラムデコーダ／ＩＯゲート３　
ａ　〜３ｈとの間でデータの授受を行う。５ａ〜５ｈは
、各々パラレル入出力端を介してメモリセルアレイＭＯ
〜Ｍ７内のＩカラム（２５６ビツト）分のデータを入出
力するとともに、シリアル入出力端からデータの人出力
をシリアルに行うデータレジスタである。このデータレ
ジスタ５ａ〜５ｈは、シリアルデータの入出力に際して
は、各々ポインタ６ａ〜６ｈが指し示すビットに対して
データの入出力を行うようになっており、ポインタ６ａ
〜６ｈは、各々クロック５Ｃｉｎをカウントして指示ポ
イントをインクリメントするようになっている。この場
合、ポインタ６ａ〜６ｈの初期値は、所定のタイミング
においてアドレスバッファｌから供給されるカラムアド
レスに共通設定される。７ａ〜７ｈは、各々シリアル入
出力端ＳＤＯ〜ＳＤ７とデータレジスタ５ｒ〜５ｈの入
出力端との間に設けられるシリアル人出力バッファであ
る。また、８は書込クロックを発生するライトクロック
ジェネレータ、９はデータの転送を制御する転送コント
ロール、１０はロウアドレスストローブ信号およびカラ
ムアドレスストローブ信号に基づいて回路内の動作クロ
ックを発生するクロックジェネレータであり、】１はメ
モリセルアレイＭＯ〜Ｍ７のリフレッシュアドレスを設
定するリフレッシュアドレスカウンタである。

上記構成によるデータ読み出し動作は以下の通りである
。まず、メモリセルアレイＭＯ〜Ｍ７からデータレジス
タ５ａ〜５ｈにデータ転送が行なわれると、以後データ
レジスタ５ａ〜５ｈ内のデータレジスタは、クロック信
号５Ｃ４ｎが供給される毎にポインタ６ａ〜６ｈが指し
示すビットから順次出力されていく。このシリアルデー
タが出力されている間においては、データレジスタ５ａ
〜５ｈはメモリセルアレイＭＯ〜Ｍ７に対してアクセス
を行わないから、この間メモリセルアレイＭＯ〜Ｍ７は
、アドレスバッファ１を介してアドレスデータＡ。−Ａ
、を供給することにより、自由にアクセスし得る状態に
ある。したがって、アドレスデータＡ。−Ａ７によって
任意のカラムアドレスおよびロウアドレスを与えれば、
メモリセルアレイＭ　Ｏ−Ｍ　７内の所望のアドレスに
おけるデータを、カラムデコーダ／ＩＯゲート３ａ〜３
ｈおよび人出力バッファ４ａ〜４ｈを介して読み出すこ
とができる。すなわち、データレジスタ５ａ〜５ｈおよ
びシリアル人出力バッファ７ａ〜７ｈはシリアルアクセ
スポートとして機能し、人出力バッファ４ａ〜４ｈはワ
ード方向のランダムアクセスポートとして機能する。

一方、データの書込を行う際も上記場合と同様であり、
データレジスタ５ａ〜５ｈがメモリセルアレイＭ　Ｏ−
Ｍ　７にアクセスを行うタイミング以外においては、メ
モリセルアレイＭＯ〜Ｍ７の任意のアドレスに対しデー
タの書込を行うことができる。また、ランダムアクセス
ポートおよびシリアルアクセスポートのいずれか一方が
書込、他方が続出の場合においても、上記と同様の動作
となる。

したがって、例えば、メモリセルアレイＭＯ〜Ｍ７に画
像データを記憶するとともに、シリアル・アクセス・ボ
ートから出力されるデータをラスクスキャンに基づく画
像表示用ドツトデータとして用いれば、画像表示処理と
独立に画像データの書き換えを任意に行うことができ、
極めて効率の良い画像処理を行うことができる。

一方、ダイナミック・メモリの分野において、画像表示
処理を好適に行いうる機能を持たせるために、前記ワー
ド方向のみならず前記ピクセル方向にもアクセスを行い
うる構成のダイナミック・メモリが近年提案されている
。従って、前述のデュアルポート・ダイナミック・メモ
リに、このようなピクセル方向のアクセスを行うピクセ
ルボートを付加すれば、画像表示処理に用いられるフレ
ームバッファを構成するメモリとして非常に好適なメモ
リを実現できるものと期待される。

「発明が解決しようとする問題点」 ところで、ｌチップで実現された従来のデュアル、ボー
ト・ダイナミック・メモリの内部を改造して新たにピク
セルボートを付加しようとする場合、このピクセルボー
トのデータ入出力用端子を追加する必要に迫られる。し
かしながら、既存のデュアルポート・ダイナミック・メ
モリのビン配列の汎用性を保持しつつ、これにピクセル
ボートを付加できれば、既存の回路等の改造を行うこと
なくこれにピクセル方向のアクセスという機能を付加で
き、大変好ましいことは勿論である。

この発明は前述した事情に鑑みてなされたもので、デュ
アルポート・ダイナミック・メモリの既存のピン配列を
生かしつつ、これにピクセル方向のアクセスという機能
を付加しうるメモリ装置を提供することを目的としてい
る。

「問題点を解決するための手段」 この発明は、前述した問題を解決するために、複数のメ
モリ部からなり、画像データのビットがワード方向及び
ピクセル方向に２次元的に記憶されることで、前記ワー
ド方向及びピクセル方向のいずれかを選択して、その選
択された方向に対してデータアクセスが行えるように前
記各メモリ部が構成された記憶手段を備えたメモリ装置
において、前記ピクセルデータ用のバスをゲート手段を
介して前記アドレスバスと共通にしたことを特徴として
いる。

「作用」 この発明では、複数のメモリ部からなり、画像データの
ビットがワード方向及びピクセル方向に２次元的に記憶
されることで、前記ワード方向及びピクセル方向のいず
れかを選択して、その選択された方向に対してデータア
クセスが行えるように前記各メモリ部が構成された記憶
手段を備えたメモリ装置において、前記ピクセルデータ
用のバスをゲート手段を介して前記アドレスバスと共通
にしているので、このゲート手段によりアドレスデータ
やピクセルデータのピクセルデータ用バスへの入出力を
切り換えることで、この共通バスにおいてアドレスデー
タ入力とピクセルデータの入出力とを共通して行うこと
かできる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

５実施例の全体構成 第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、Ｍ１〜Ｍ４は、各々２５
６Ｘ　２５６ビツトのメモリセルアレイであり、全体と
して４ビツト×６４にのメモリブロックＭＢＯを構成し
ている。

ＡＢはメモリセルアレイＭ１〜Ｍ、へのカラムアドレス
及びロウアドレスがアドレスバスＡ０〜Ａ７を介して供
給されるアドレスバッファ、ＲＤはロウアドレスをデコ
ードするロウデコーダ、ＣＤは各々カラムアドレスをデ
コードするとともに、メモリセルアレイＭ、−Ｍ、内の
データに対して入出力ゲートとして作用するカラムデコ
ーダ／入出力ゲートである。

１０Ｂ−０は人出力バッファ（４ビツト）であり、デー
タバス（Ｗ、／１０１）〜（Ｗ、／　Ｉ　Ｏ、）とカラ
ムデコーダ／入出力ゲートＣＤとの間でそれぞれ１ビツ
トのデータの授受を行う。ＰＤＢ−０はデータバスｌ０
ｐ−０との間でピクセル方向のいずれか１ビツトのデー
タ（以下、ピクセルデータという）の授受を行うととも
に、人出力バッファｌ０Ｂ−０を介して前記ピクセルデ
ータの授受を行うピクセルデータバッファである。また
、前記データバスｌ０ｐ−０とアドレスバスＡ。とは共
通のパスラインとされ、すなわちアドレス人力／ピクセ
ルデータ入出力用バスＡ。／ｌ０ｐ−０とされている。

ＤＴＲ，〜ＤＴＲ，は、各々トランスファーゲートＴＦ
Ｇを介してメモリセルアレイＭ１〜Ｍ４内の１カラム（
２５６ビツト）分のデータを入出力するとともに、シリ
アルデータセレクタＳＤＳ、〜５ＤＳ４との間でデータ
の入出力をシリアルに行うデータレジスタである。この
シリアルデータセレクタＳＤＳ、−９ＤＳ、は、シリア
ルデータの人出力に際しては、各々アドレスカウンタＡ
Ｃが指し示すビットに対してデータの入出力を行うよう
になっており、アドレスカウンタＡＣは、各々クロック
ＳＣをカウントして指示ポイントをインクリメントする
ようになっている。この場合、アドレスカウンタＡＣの
初期値は、所定のタイミングにおいてアドレスバッファ
ＡＢから供給されるカラムアドレスに共通設定される。

５ＩＢ−０は、各々シリアル入出力端ｓｏ、−ｓｏ、と
シリアルデータセレクタＳＤＳ、−５ＤＳ、の入出力端
との間に設けられ、外部から供給されるシリアル・アウ
トプットイネーブル信号ＳＯＥに従ってシリアルデータ
の入出力を行うシリアル人出力バッファである。

また、ＣＣは、外部から供給されるロウアドレス・スト
ローブ信号−ＲＡＳ（＝はロウアクティブの意味）、カ
ラムアドレス・ストローブ信号−〇ＡＳ、アウトプット
・イネーブル信号−〇Ｅ。

ライト・イネーブル信号＝ＷＥおよびアドレス人力Ａ０
〜Ａ、から入力されるコマンドに基づいて、後述するピ
クセルモード信号ＰＸＭなど、メモリブロックＭＢＯの
アクセス制御及び回路各部の制御信号を発生する制御信
号発生回路である。

上述した構成要素により、メモリ部＃ＯＭが構成されて
いる。そして、この実施例のメモリ装置は、メモリ部＃
ＯＭおよびこれと同一構成のメモリ部＃１Ｍ〜＃３Ｍの
合計４つの部分から成っている。この場合、各メモリ部
＃！Ｍ〜＃３Ｍ内のメモリブロックはＭＢＩ〜ＭＢ３と
、ピクセルデータバッファはＰＤＢ−１−ＰＤＢ−３と
、人出カバッファはＩ　ＯＢ−１−Ｉ　０Ｂ−３と、シ
リアル人出力バッファは５ＯＥ３−１−９ＯＢ−３と、
また、各ピクセルデータバッファに接続されるデータバ
スはＴｏｐ−１〜ｌ０ｐ−３と表して区別する。

第２図は、これらメモリ部＃ＯＭ〜＃３Ｍの接続状態を
示しており、この図に示すように各メモリ部＃ＯＭ〜＃
３ＭのデータバスＩＯ５〜Ｉ０４がビット毎に共通接続
され、また、各メモリ部＃ＯＭ〜＃３Ｍのデータバスｌ
０ｐ−０〜ｌ０ｐ−３は、各々個別の配線となっている
。

９実施例の各部の構成 以下、上述した回路各部の構成について、より詳細に説
明する。

（１）構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡単に説明する。

（ａ）ノーマルモード このモードは、メモリ部＃ＯＭ〜＃３Ｍのいずれかｌっ
を選択し、この選択したメモリ部について４ビット単位
のデータアクセスを行うモードである。このモードにお
けるデータは、データバスＩＯ，−１０，を介して入出
力される。すなわち、いずれか１つのメモリ部＃ＯＭ〜
＃３Ｍに対し、通常の４ビツトパラレルのアクセスを行
うモードである。

また、記憶されるデータの容量によっては、各メモリブ
ロックＭＢＯ〜ＭＢａ内の全ての領域が使用されない場
合もある。このような時は、本モードにより、メモリブ
ロックＭＢ　Ｏ−ＭＢ　ａ内の残りのエリアをシステム
プログラム等のためのメモリエリアとして使用すること
も可能である。

（ｂ）マスクモード このマスクモードは、ワードアクセスモードとピクセル
アクセスモードとに分かれ、ワードアクセスモードの場
合は、データバスＩＯ，〜１０．を介してワード方向の
データの入出力が行なわれ、ピクセルアクセスモードの
場合はデータバス１０ｐ−０〜ｔｏｐ−３を介してピク
セル方向のデータの入出力が行なわれる。

すなわち、ワードアクセスモードは、第５図に示すメモ
リブロックＭＢ　Ｏ−ＭＢ　３のワード方向のデータ（
−点鎖線参照）をアクセスするモードであり、例えば、
第５図に示すｗｄｏ（４ビツト）をアクセスしたい場合
には、メモリブロックＭＢＱ以外のメモリブロックをマ
スクしてアクセスを禁止し、このメモリブロックＭＢＯ
をワード方向にアクセスしてｗｄａのみをアクセスする
。

また、ピクセルアクセスモードは、例えば、第５図に示
すメモリブロックＭＢＯ〜ＭＢ３のピクセル方向のアク
セス（破線参照）を行うモードであり、例えば、第５図
に示すＰ　ＣＯ（４ビツト）をアクセスする場合は、ｂ
ｏ以外のビットをマスクした後、メモリブロックＭＢＯ
〜ＭＢ３をピクセル方向にアクセスしてＰＣＯのみをア
クセスする。

なお、マスクモードにおいては、マスクデータを全ビッ
トとも０にすることにより、いずれのビット、あるいは
いずれのメモリ装置もマスクしないようにすることも可
能となっている。

以上が、この実施例における動作モードの概略である。

（ＩＩ）各部の構成 次に、第１図に示す回路各部の構成について説明するが
、メモリ部＃ＯＭ〜＃３Ｍは、すべて同一構成であるか
ら、以下の構成説明は、メモリ部＃ＯＭを例にとって行
う。また、この回路各部の構成は、人出力バッファｒＯ
Ｂ−０及びピクセルデータバッファＰＤＢ付近を除いて
第６図に示した従来のデュアル・ダイナミック・メモリ
の各部の構成と同様なものであるので、その詳細な説明
を省略する。

第３図はピクセルデータバッファＰＤＢ−０の構成を示
す図である。第３図において、人出力バッファｌ０Ｂ−
〇（第１図参照）から出力されたピクセルデータＲＤＴ
は、バッファＢＦ’ＦＩを介してアドレス人力／ピクセ
ルデータ入出力用バスＡ。

／ｌ０ｐ−０（第１図参照）に接続されている。この場
合、バッファＢＦＦ　ｌは、アンドゲートＡＮから供給
される信号ＰＯＥが“ｌ”になっているときのみイネー
ブル状態になる。アンドゲートＡＮは、外部から供給さ
れるアウトプット・イネーブル信号ＯＥ、カラムアドレ
ス・ストローブ信号ＣＡＳ、及び前記制御信号発生回路
ＣＣから供給されるピクセルモード信号ＰＸＭの論理積
をとって信号ＰＯＥを作成する。

また、アドレス人力／ピクセルデータ入出力用バスＡ。

／ｌ０ｐ−０からのピクセルデータＷＤＴは、バッファ
ＢＦＦ２を介して入出力バッファｌ０Ｂ−０に接続され
ている。なお、バッファＢＦＦｌの出力端とバッファＢ
ＦＦ　２の入力端は共通接続され、すなわちアドレス人
力／ピクセルデータ入出力用バスＡ。／ｒｏｐ−ｏへの
データ入出力用ラインは１本のみである。

一方、人出力バッファｌ０Ｂ−０は、前述の如く人出力
データパス（Ｗ　＋　／　Ｉ　Ｏ、）〜（ｗ　４／　（
Ｏ’、）及びカラムデコーダ／入出力ゲートＣＤの間で
それぞれ４ビツトパラレルのデータ（すなわちワード方
向のデータ）の授受を行うバッファである。

また、これら４ビツトのデータのうち、いずれか１ビツ
トのデータをピクセル方向のデータとして前記ピクセル
データバッファＰＤＢ−０との間で授受を行う機能を有
している。さらに、外部から供給されるビットマスクデ
ータＢＭｉ（ｉ＝ｏ〜３）に基づいて、前記ワード方向
及びピクセル方向のデータのマスクを行う機能を有して
いる。このマスクデータＢ　Ｍ　ｉは、例えばマスクし
ようとするビットあるいはメモリ部を“０”、マスクし
ないビットあるいはメモリ部を“Ｉ“とじたデータであ
る。

これを前述のマスクモードの記述に対応して説明すれば
、第７図はワード方向の読み出しを行った場合、すなわ
ちワードアクセスモードにおけるマスク状態を示してお
り、この図においては、メモリ部＃ＯＭ、＃３Ｍ内の信
号が“０”、メモリ部＃ＩＭ、＃２Ｍ内の信号が“ｌ”
の場合を示している。信号ＢＭＯ〜ＢＭ、が第７図に示
す値になると、信号Ｂ　Ｍ　ｉが“１”となっているメ
モリ装置のデータのみが出力許可状態となり、さらに、
出力されたデータが競合した場合は、“０”信号が優先
するようになっている。第８図は、ピクセル方向のデー
タ読み出しを行った場合のマスク状態を示しており、こ
の場合においては、信号Ｂ　Ｍ　ｉが“ｌ”となってい
るビットのみが出力許可状態となり、各メモリ部内の該
当するビットが入力端子ｌ０ｐ−０〜ｌ０ｐ−３に各々
出力される。この際、同一メモリ部内でデータが競合し
た場合には、上記と同様に“０”信号が優先となって出
力されるようになっている。

一方、ライトサイクルにおいても、ビット単位あるいは
メモリ部単位のマスクは上記と同様に信号Ｂ　Ｍ　ｉが
行う。そして、ワード方向の書込に対して同一ビット番
号が書込許可となった場合には、これらに同一データが
書き込まれ、また、ピクセル方向のデータ書込において
は、書込許可となったメモリ部のマスクされていないビ
ットに対して同一のデータが書き込まれる（第９図、第
１０図参照）。

＠実施例の動作 次に、上記構成によるこの実施例の動作について説明す
る。

（１）マスクモードの動作 まず、この実施例には、前述したようにメモリーリード
／ライトサイクルにおいてノーマルモードとマスクモー
ドの２種の動作モードがあるが、この実施例の特徴とす
る動作はマスクモード、特にピクセルアクセスモードに
おいて行なわれるので、以下にピクセルアクセスモード
についてのみ説明する。

ピクセルアクセスモードにおいては、データ書込あるい
はデータ続出において、ビット毎にマスクが可能となる
。このピクセルアクセスモード設定は、事前にアドレス
バスＡ０〜Ａ７より所定のコマンドを人力することによ
り行われる。ピクセルアクセスモードが設定された状態
では、制御信号発生回路はピクセルモード信号ＰＸＭを
“ｌ”に維持する。

まず、第４図に示す時刻【Ｉにおけるロウアドレス・ス
トローブ信号−ＲＡＳの立ち下がり時において、カラム
アドレス・ストローブ信号−〇ＡＳおよびアウトプット
・イネーブル信号−ｏＥが“ｌ”レベルにあり、さらに
ライト・イネーブル信号−ＷＥが、同図（ニ）の点Ｐ、
に示すように“０”レベルにあることを条件に、ロウア
ドレスＲＡが取、り込まれる。

また、第４図（へ）に示す時刻ｔ１において、ビットマ
スクデータＢＭｉ（ｉ＝ｏ〜３）をデータバスＩＯ１〜
ＩＯ２を介しテメモリ部＃ｏＭ〜＃３Ｍの人出力バッフ
ァＴＯＢ−０〜ｌ０Ｂ−３へ供給する。人出力バッファ
ｒＯＢ−０〜ｌ０Ｂ−３においては、前述の如き動作に
より、マスクしようとするビットに対応するメモリセル
Ｍ、−Ｍ、のアクセスが禁止され、ビットマスクが行わ
れる。

次に、時刻すにおいてカラムアドレス・ストローブ信号
−〇ＡＳが立ち下がると、この時点でカラムアドレスＣ
Ａが取り込まれ、アクセスすべきアドレスが確定する。

そして、この時のライト・イネーブル信号−ＷＥが“１
″レベルにあれば、す−ドサイクルの実行に入り、その
後時刻ｔ３において信号−ＯＥが０”レベルになると、
アクセスアドレスが確定してから所定時間が経過した時
刻ｔ４において、メモリ内の該当するアドレスのうちマ
スクされていないビットのピクセルデータＲＤＴが出力
される。すなわち、前述した条件が満たされると、第１
図に示す人出力バッファｌ０Ｂ−０からメモリ内の該当
するアドレスのうちマスクされていないビットのピクセ
ルデータＲＤＴが出力されるとともに、ピクセルアクセ
スモードにおいてはピクセルモード信号ＰＸＭが“ｌｏ
であることから、第３図に示すアンドゲートＡＮの出力
信号ＰＯＥが“１″信号となり、従ってバッファＢＦＦ
’ｌがイネーブル状態となることで、ピクセルデータＲ
ＤＴがアドレス人力／ピクセルデータ入出力用バスＡ、
／Ｉ　ｏｐ−０に出力される。そして、アウトプット・
イネーブル信号−ＯＥが″ｌ″ｌｏとなると、アンドゲ
ートＡＮから出力される信号ＰＯＥが“０”信号となり
、ピクセルデータＲＤＴの出力が終了する。

また、アクセスアドレス確定後の時刻ｔ、にライト・イ
ネーブル信号−ＷＥが“０”レベルになると、メモリ内
の該当するアドレスにピクセルデータＷＤＴの書込が行
なわれる。すなわち、第４図において、アドレス人力／
ピクセルデータ入出力用バスから人力されたピクセルデ
ータＷＤＴは、バッファＢＦＦ２を介してそのまま人出
力バッファ■ＯＢ−〇に入力され、ライト・イネーブル
信号−ＷＥの立ち下がりを待ってメモリ内の該当するア
ドレスのうちマスクされていないビットに書き込まれる
。

このようにして、アドレス人力／ピクセルデータ入出力
用バスＡ。／１ｏｐ−０において、アドレスデータＲＡ
ＳＣＡ人力とピクセルデータＲＤＴ。

Ｗ　Ｄ　Ｔの人出力とを共通して行うことができ、従来
のデュアルポート・ダイナミック・メモリのピン配列を
変更することなく、ピクセル方向のアクセスという機能
を付加することかできる。

口実流側の応用例 次に、前記実施例の応用例について説明する。

先に、本朝出願人は、アクセス回数を減少してデータの
転送を高速化する目的で、アドレスバスを共通にして複
数面設けられるメモリ部と、前記各メモリ部へのアクセ
スに際し１回のメモリサイクルでアクセスし得る記憶エ
リア内の特定部分をセレクトしてイネーブル状態とする
セレクト手段と、１回のメモリサイクルで前記特定部分
を順次又はランダムに選択することにより各メモリ部に
おけるアクセスデータを選択するアクセスデータ選択手
段とを具備したメモリ装置を提案した（特願昭６１−１
９５９０３号明細書）。このメモリ装置によれば、前記
アクセスデータ選択手段により、■回のメモリサイクル
でアクセスし得る記憶エリア内の特定部分のセレクト位
置を異ならせることができるから、セレクトを各面につ
いて行えばアドレスを与え直すことなく各面分にデータ
読み出しを行うことができ、また、セレクトをビット方
向に行えばアドレスを与え直すことなくピクセル単位の
データ読み出しを行うことができる。

これにより、データの転送を行う際に、各面について一
々アクセスし直す必要がなくなり、アクセス回数を少な
くして転送時間を極めて短くすることができる。

従って、第１図に示す前記実施例の構成中に、前述の如
き作用をするセレクト手段およびアクセスデータ選択手
段を付加することで、アドレスを与え直すことなくピク
セル単位のデータ読み出しを行うことができ、これによ
り、アクセス回数を少なくしてピクセルデータＷＤＴ、
ＲＤＴの転送時間を極めて短くすることができる。

具体的には、セレクト手段は前記実施例においては制御
信号発生回路ＣＣに相当するので、アクセスデータ選択
手段のみを前記実施例の構成中に付加すれば良い。−例
として、この制御信号発生回路ＣＣ中にアクセスデータ
選択回路を付加したような変形例について説明する。

このアクセスモード選択回路は、ピクセルアクセスモー
ドにおいて、入出力データバス１０．〜１０、とアウト
プット・イネーブル信号ＯＥ又はライト・イネーブル信
号ＷＥとの論理積が“１”信号となった時に、このデー
タバスＩＯ，〜■０４から入力されたリードセレクトデ
ータＲＭ　ｉ又はライトセレクトデータＷＭｉ（＋＝０
〜３）に基づいて、ダイナミックにビットマスクデータ
Ｂ　Ｍ　ｉを人出力バッファｌ０Ｂ−０に送出するよう
な回路である。これにより、１回のメモリサイクルでメ
モリ部内の該当するアドレス中のビットを順次又はラン
ダムに選択することにより、各メモリ部におけるピクセ
ル方向のアクセスデータを選択することが可能となる。

前述の如きアクセスデータ選択回路を制御信号発生回路
ＣＣ中に付加したことにより、マスクモードには、マス
クデータが１回のメモリサイクル毎に供給されるライト
・パア・ビットモード（第４図中（へ））と、１回のメ
モリサイクル中に複数回供給されるデータ・ライン・セ
レクトモード（第４図中（ト））との２種類が存在する
ことになる。

これら２種類のモードの設定は、事前にアドレスバスＡ
。−Ａ７より所定のコマンドを入力することにより行わ
れる。なお、このライト・パア・ビット・モードの動作
は、前記実施例で説明した動作であるから、その詳細な
説明は省略する。

データ・ライン・セレクトモードも前述と同様にワード
アクセスモードとピクセルアクセスモードとの２種類あ
るが、この場合においても特徴とする動作はピクセルア
クセスモードの動作であるので、このピクセルアクセス
モードについてのみ説明する。

ピクセルアクセスモードが、事前にアドレスバスＡ０〜
Ａ７より所定のコマンドを入力することにより行われる
と、制御信号発生回路ＣＣはピクセルモード信号ＰＸＭ
を“ｌ”に維持する。

次に、第４図に示す時刻１．におけるロウアドレス・ス
トローブ信号−ＲＡＳの立ち下がり時において、カラム
アドレス・ストローブ信号−〇ＡＳおよびアウトプット
・イネーブル信号−ＯＥが“ｌ”レベルにあり、さらに
ライト・イネーブル信号−ＷＥが、同図（ニ）の点Ｐ、
に示すように”０″レベルにあることを条件に、ロウア
ドレスＲＡが取り込まれる。この場合、第４図（ト）に
示すように、データバスＩＯ，−１０，からの信号はド
ントケア状態にある。

さらに、時刻ｔ、においてカラムアドレス・ストローブ
信号−〇ＡＳが立ち下がると、この時点でカラムアドレ
スＣＡが取り込まれ、アクセスすべきアドレスが確定す
る。そして、この時のライト・イネーブル信号−ＷＥが
“ｌ”レベルにあれば、リードザイクルの実行に入る。

また、第４図（ト）に示す時刻ｔ３より少し前に、リー
ドセレクトデータＲＭ　ｉをデータバスＩＯ，〜ｌＯ４
を介してメモリ部＃ＯＭ〜＃３Ｍの制御信号発生回路Ｃ
Ｃへ供給する。このリードセレクトデータＲＭ　ｉは、
前記ビットマスクデータＢ　Ｍ　ｉと同様に、例えばマ
スクしようとするビットを“０”、マスクしないビット
を“ｌ”としたデータである。

すると、制御信号発生回路ＣＣ中にあるアクセスモード
選択回路が、このリードセレクトデータＲＭｉに基づい
て入出力バッファｌ０Ｂ−０〜１０Ｂ−３にビットマス
クデータＢ　Ｍ　ｉを送出し、これによりマスクしよう
とするビットに対応するメモリセルＭ１〜Ｍ４のアクセ
スが禁止され、ビットマスクが行われる。

その後時刻ｔ３において信号−ＯＥが“０”レベルにな
ると、アクセスアドレスが確定してから所定時間が経過
した時刻ｔ４において、メモリ内の該当するアドレスの
うちマスクされていないビットのピクセルデータＲＤＴ
が出力される。すなわち、前述した条件が満たされると
、第１図に示す人出力バッファｌ０Ｂ−０からメモリ内
の該当するアドレスのうちマスクされていないビットの
ピクセルデータＲＤＴが出力されるとともに、ピクセル
アクセスモードにおいてはピクセルモード信号ＰＸＭが
“ｌ”であることから、第３図に示すアンドゲートＡＮ
の出力信号ＰＯＥｈ（”１”信号となり、従ってバッフ
ァＢＦＦＩがイネーブル状態となることで、ピクセルデ
ータＲＤＴがアドレス人力／ピクセルデータ入出力用バ
スＡ。／ｌ０ｐ−０に出力される。そして、アウトプッ
ト・イネーブル信号−ＯＥが“ｌ”信号となると、アン
ドゲートＡＮから出力される信号ＰＯＥが“０”信号と
なり、ピクセルデータＲＤＴの出力が終了する。

一方、ライトサイクルにおいては、第４図（ト）に示す
時刻ｔ５より少し前に、ライトセレクトデータＷ　Ｍ　
ｉをデータバスＩＯ＋〜１０４を介してメモリ部＃ＯＭ
〜＃３Ｍの制御信号発生回路ＣＣへ供給する。このライ
トセレクトデータＷ　Ｍ　ｉは前記リードセレクトデー
タＲＭ　ｉと同様のデータである。

さらに、アクセスアドレス確定後の時刻ｔ、にライト・
イネーブル信号−ＷＥが“０”レベルになると、メモリ
内の該当するアドレスにピクセルデータＷＤＴの書込が
行なわれる。すなわち、第４図において、アドレス人力
／ピクセルデータ入出力用バスから入力されたピクセル
データＷＤＴは、バッファＢＦＦ２を介してそのまま人
出力バッファｌ０Ｂ−０に入力され、ライト・イネーブ
ル信号−ＷＥの立ち下がりを待ってメモリ内の該当する
アドレスのうちマスクされていないビットに書き込まれ
る。

そして、前記アクセスモード選択回路は、１回のメモリ
サイクル中においてアドレス中のビットマスクを順次又
はランダムに選択できるので、前記リードセレクトデー
タＲＭ　ｉ又はライトセレクトデータＷ　Ｍ　ｉを順次
又はランダムに変更すれば、これらセレクトデータに応
じたピクセルデータＲＤＴ、ＷＤＴを読出／書込するこ
とができる。これにより、アクセス回数を少なくしてピ
クセルデータＷＤＴ、ＲＤＴの転送時間を極めて短くす
ることができる。

なお、この発明のメモリ装置は、その構成が前記実施例
に限定されず、種々の変形例が可能である。−例として
、各メモリ部＃ＯＭ〜＃３Ｍのピクセル入出力用バスｆ
ｏｐ−０の本数は前記実施例の如く１本に限定されず、
実施例の如く４ビツトでワードが構成されていれば最大
４本まで可能である。この場合、それぞれにピクセルデ
ータバッファＰＤＢが必要であるが、アンドゲートＡＮ
は共通で構わない。当然、これら複数本のピクセル入出
力用バスは、それぞれがアドレスバス（ピクセル入出力
用バスが４本であればＡ。−Ａ３）に１本ずつ共通接続
される。

「発明の効果」 以上詳細に説明したように、この発明によれば、複数の
メモリ部からなり、画像データのビットがワード方向及
びピクセル方向に２次元的に記憶されることで、前記ワ
ード方向及びピクセル方向のいずれかを選択して、その
選択された方向に対してデータアクセスが行えるように
前記各メモリ部が構成された記憶手段を備えたメモリ装
置において、前記ピクセルデータ用のバスをゲート手段
を介して前記アドレスバスと共通にしたので、このゲー
ト手段によりアドレスデータやピクセルデータのピクセ
ルデータ用バスへの入出力を切り換えることで、この共
通バスにおいてアドレスデータ入力とピクセルデータの
人出力とを共通して行うことができ、従来のデュアルポ
ート・ダイナミック・メモリのビン配列を変更すること
なく、ピクセル方向のアクセスという機能を付加するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ部の接続状態を示すブロック図、第
３図はピクセルデータバッファＰＤＨの構成を示すブロ
ック図、第４図はピクセルアクセスモードにおける制御
信号のタイミングチャート、第５図はフレームメモリと
表示面との関係を示す概念図、第６図は従来のデュアル
ポート・ダイナミック・メモリの構成を示すブロック図
、第７図ないし第８図はそれぞれリードサイクルにおけ
るマスク状態と出力データとの関係を示す図、第９図な
いし第１Ｏ図はそれぞれライトサイクルにおけるマスク
状態と入力データとの関係を示す図である。 Ａ　ｏ　”−Ａ　？・・・・・・アドレスバス、ＭＢＯ
〜ＭＢ３・・・・・・メモリブロック（記憶手段）、＃
ＯＭ〜＃３Ｍ・・・・・・メモリ部、Ｉ　Ｏ＋”−Ｉ　
Ｏ４・・・・・・入出力データバス（ワード方向データ
バス）、ｔｏｐ−ｏ〜ｔｏｐ−３・・・・・入出力デー
タパス（ピクセル方向データバス）、ＰＤＢ・・・・・
・ピクセルデータバッファ（ゲート手段）、ＣＣ・・・
・・・制御信号発生回路（セレクト手段、アクセスモー
ド選択手段）。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリ部からなり、画像データのビットが
   ワード方向及びピクセル方向に２次元的に記憶されるこ
   とで、前記ワード方向及びピクセル方向のいずれかを選
   択して、その選択された方向に対してデータアクセスが
   行えるように前記各メモリ部が構成された記憶手段を備
   えたメモリ装置であって、前記ピクセルデータ用のバス
   がゲート手段を介して前記アドレスバスと共通にされて
   いることを特徴とするメモリ装置。
2. （２）複数のメモリ部からなり、画像データのビットが
   ワード方向及びピクセル方向に２次元的に記憶されるこ
   とで、前記ワード方向及びピクセル方向のいずれかを選
   択して、その選択された方向に対してデータアクセスが
   行えるように前記各メモリ部が構成された記憶手段と、 前記各メモリ部への共通アクセスに際し任意のビット位
   置をセレクトしてイネーブル状態とするセレクト手段と
   、 １回のメモリサイクルでビット位置を順次又はランダム
   に選択することによって複数のビット位置をセレクトし
   、これによりセレクトされたビット位置に対応するピク
   セルデータのアクセスを行うアクセス制御手段と を備えたメモリ装置であって、前記ピクセルデータ用の
   バスがゲート手段を介して前記アドレスバスと共通にさ
   れていることを特徴とするメモリ装置。