JP2502753C - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマップデータを展開して出力すべき画像メモリを有する画像
出力装置に関するものである。 従来の技術 画像出力装置のなかでも一般的である、レーザプリンタを例に従来の画像出力
装置を説明する。第７図は従来のレーザプリンタのブロック図である。ここに示
すようにレーザプリンタはインターフェース手段２、ビデオデータ処理手段３、
レーザスキャンユニット部４（以下LSU部と略称する。）エンジン制御手段５エ
ンジンメカ部６からなる５つのブロックで構成されている。 以下にこの構成によるレーザプリンタの概略を説明する。ホストコンピュータ
１と接続されたレーザプリンタはホストコンピュータ１から送られてくるテキス
トデータをインターフェース手段２を介して受信し、ビデオデータ処理手段３内
のメモリに記憶する。次にこのテキストデータはビデオデータ処理手段３内でイ
メージデータであるビットマップデータに展開され、出力装置であるLSU部４か
ら 送られる水平同期信号（以下HSYNCと略称する）に同期をとって、シリアル出力
であるビデオデータ（以下VDOUTと略称する）としてLSU部に送られる。また、ビ
デオデータ処理手段３ではVDOUTを出力するのに合わせて、紙送りやメインモー
タ駆動などのエンジンメカ部６の制御をしているエンジン制御手段５の管理を行
っている。このようにしてイメージデータの画像形成を行なっている。 以上のように構成されるレーザプリンタにおいて、ビデオデータ処理手段３の
従来の構成であるビデオデータ処理部のブロック図を第８図に示す。ここで７は
MPU、８はDRAMを有しているDRAMブロック部、９はVRAMブロック部を示している
。10はアドレスデコード手段であり、MPU７のアドレスバス（MPUA）を入力とし
アドレスのデコードを行い、MPU７がDRAMブロック部８とVRAMブロック部９との
どちらのメモリとアクセスを要求しているのかを識別し、後述DRAM調停手段12に
対しDRAMとのアクセル要求信号（DRAMRQ）、或いは後述VRAM調停手段16に対して
VRAM９とのアクセス要求信号（VRAMRQ）を発生させる。１１、１５、はそれぞれ
DRAMブロック部８及びVRAMブロック部９のリフレッシュ手段であり、DRAMブロッ
ク部８及びVRAMブロック部９のリフレッシュを要求する手段である。リフレッシ
ュ手段11は後述のDRAM調停手段12に対してリフレッシュ要求信号（DREFRQ）を発
生させ、リフレッシュ手段15は後述VRAM調停手段16に対してリフレッシュ要求信
号（VREFRQ）を発生させる。12、16はそれぞれDRAMブロック部８及びVRAMブロッ
ク部９の調停手段であり、DRAM調停手段12はアクセス要求信号DRAMRQとリフレッ
シュ要求信号DREFRQの調停をとり後述のDRAMタイミング手段13に対してどの調停
をとったかの状態を示すDRAMスタート命令信号群（DSTCOM）をVRAM調停手段16は
アクセス要求信号VRAMRQとリフレッシュ要求信号VREFRQの調停をとり後述のVRAM
タイミング手段17に対してどの調停をとったかの状態を示すVRAMスタート命令信
号群（VSTCOM）を送る。14はアドレスバスMPUAを入力とし後述のDRAMタイミング
手段13に対してバンク切り換え状態信号群（BANKST）を送るバンク切り換え手段
である。ここでバンク切り換えはDRAMブロック部８内のテキストデータを記憶す
るユーザエリアが固定されており限りがあるため、メモリオーバーフローを起こ
さないようにユーザーのテキストデータ量に応じてメモリを拡張する必要があり
、このDRAM拡張の際に使用する。13はDRAMタイミング信号であり、DRAM調停手段
12から送 られる信号群DSTCOMによってDRAMブロック部８に対してDRAMアクセスのためのタ
イミング信号群（DRAMT）を発生するとともに、バンク切り換え手段14から送ら
れる信号群BANKSTを入力しDRAMブロック部８に対してバンク情報信号（BANK0）
を送る。第８図には図示していないが、バンク情報信号BANK0に対するDRAMブロ
ック部８と同様にバンク情報信号BANK1およびBANK2に対する拡張DRAMブロック部
が存在するものとする。このようにするDRAMブロック部８にはアドレスMPUA、バ
ンク情報信号BANK0、タイミング信号群DRAMＴ、データバスMPUDがつながれ、MPU
７からDRAMへのアクセスを可能としている。17はVRAMタイミング手段であり、VR
AM調停手段16から送られる信号群VSTCOMを入力しVRAMブロック部９に対してVRAM
アクセスのためのタイミング信号群（VRAMT）を送る。VRAMブロック部９はアド
レスバスMPUA及びデータバスMPUDとに接続され、信号群VRAMTを入力し後述のビ
デオ信号同期手段18からビデオデータ（VDB）を通して送られるクロックに合わ
せてシリアル出力であるビデオデータをビデオ信号同期手段18に送っている。こ
のようにデータバスVDBはクロック線とシリアルデータ線とシリアルデータ線で
構成されている。ここでVRAMブロック部９のメモリバッファの容量は一般に限ら
れているため、このメモリフバッファへのイメージデータの展開スピードよりも
同期信号HSYNCのシーケンシャル読み出しスピードの方が速いときにはイメージ
データ展開前のデータの転送を行なうエラー状態（以下このエラー状態をオーバ
ーランという）が発生してしまう。このオーバーラン限界を広げるにはVRAMブロ
ック部９のメモリバッファの拡張が必要である。18はビデオ信号同期手段であり
、LSU部（図示せず）から送られる同期信号HSYNCと同期をとり、ブランキング時
間をカウントして有効印字領域にVRAMブロック部９から送られるビデオデータを
出力するようにVRAMブロック部９に対しクロックを発生し、シリアルビデオデー
タ出力VDOUTとしてLSUに送っている。またMPU７は同期信号HSYNCを検出し、出力
データのラスタ数をカウントするとともに、VRAMブロック部９及びビデオ信号同
期手段18の制御、管理を行なっている。 以上のようにシステム及びユーザエリアをDRAMブロック部８へ、イメージデー
タの展開はVRAMブロック部９上へとメモリを分け独立させており、VRAMブロック
部９においてはデュアルポートであるためMPU７からのアクセスとビデオ信号同
期 手段18からのクロックによるアクセスが行い易いなど制御がしやすい構成であっ
た。 反面、メモリ領域を広げるための拡張ボードがDRAMブロック部８とVRAMブロッ
ク部９に独立して必要であるなどユーザーにとっては使い勝手が悪いシステム構
成であった。 第９図に画像のイメージデータであるビットマップデータとして展開された文
字を示す。例として文字Ａと文字Ｂの展開について説明を行なう。ここでは説明
がしやすいように各文字が25×25のドットで構成され、１ドットを１ビット単位
とし、黒く塗った１ドットを１、空のドットを０として考える。文字フォントの
中にはこの25×25の各ビット情報を１か０の符号で記憶している。DRAMに記憶し
てあるテキストデータは、MPUを介して文字フォントを参照しながらVRAMのバッ
ファへのビットマップデータとして展開されていく。一般にこの展開は文字１つ
１つを順次展開しバッファに書き込んでいく。第９図においてはまず文字「Ａ」
を先にVRAMのバッファにビットマップ展開を行ない文字フォントの符号に合わせ
て各ビットを書き込んでいく。次に文字「Ｂ」のビットマップ展開を行なうわけ
であるが、ここで文字「Ａ」と文字「Ｂ」が重なっている場合には通常の書込動
作を行なうと、文字「Ｂ」の書込動作を行なう時点で25×25のビットは文字「Ｂ
」の情報で書込まれてしまい、文字「Ａ」が部分的に消えてしまうことになる。
これを防ぐために、文字「Ａ」を展開した後に文字「Ａ」と文字「Ｂ」のビット
単位での論理和を行い、バッファ上に重ねた情報を書き込むことで第９図のよう
な重ね文字を書くことができる。この機能を以下重ね書きと称する。一般にVRAM
は、この重ね書き機能を有しており、以後取り上げるVRAMはこの機能を有してい
るものとして扱う。 次に第10図のフローチャートを使って第９図のMPU７が行なう制御を説明する
。ここでHSYNC割り込みルーチンはHSYNCにパルスが入力される毎に、MPU７へ割
り込みが発生する。以下フローチャートについて説明する。まずメインルーチン
ではステップ（ａ）は変数Ｘ、Ｙを初期化する。ここでＸはMPU７がVRAMエリア
へ書き込むラスター番号であり、ＹはHSYNC毎の割り込み回数を示すカウンタ数
である。ステップ（ｂ）ではＮに印字すべきラスター数を設定する。ステップ（
ｃ）では HSYNC割り込みを許可する。ステップ（ｄ）はビデオ信号同期手段18に対してブ
ランキング時間などの設定を行い起動をかける。ステップ（ｅ）はVRAMブロック
部９にビットマップデータを書き込むための空ラスターがあるか否かを判断する
ため、ＸとＹとの大小比較を行なう。もし空ラスターがないときはステップ（ｅ
）に戻り、空ラスターがあるならばステップ（ｆ）へ行く。ステップ（ｆ）では
ビットマップデータを１ラスター分VRAMブロック部９へ書き込み、Ｘの値を＋１
加算する。ステップ（ｇ）ではHSYNCカウンタ数Ｙが印字すべきラスター数Ｎと
等しいか否かを判断し、もしＸ＝Ｙならばステップ（ｈ）へ行く。ステップ（ｈ
）ではビデオ信号同期手段18を停止し、VRAMブロック部９へのビットマップデー
タの書き込みを終了する。次にHSYNC割り込みルーチンでステップ（ｉ）は出力
ラスター数Ｙの値を＋１加算する。ステップ（ｊ）では印字が終了か否かを判断
するためＹとＮとを比較して、もしＹ＝Ｎならばステップ（ｋ）へ、Ｙ≠Ｎなら
ば終了する。ステップ（ｋ）ではHSYNCの割り込みを禁止する。 発明が解決しようとする課題 しかしながらこの場合、DRAMブロック部とVRAMブロック部とが別々のブロック
に分かれているため、ユーザデータのオーバーフロー及びVRAMブロック部のオー
バーランを防止するためにDRAMブロック部とVRAMブロック部とを各々増設する必
要があり、コストや作業の手間が多くかかっていた。 課題を解決するための手段 この課題を解決するために本発明は、外部から送られる印字すべき画像データ
をビット展開して出力する画像出力装置であって、外部からの印字すべきデータ
をビットマップに展開する処理手段と、前記処理手段によってビット展開すべき
データの記憶領域及び前記処理手段によってビット展開されたイメージデータを
記憶するイメージ記憶領域を同一アドレス空間内に有する記憶手段と、外部の前
記イメージデータが出力される側からの周期的な信号に同期して前記記憶手段内
のイメージ記憶領域をアクセスして順次出力するアクセス手段と、前記処理手段
と前記アクセス手段との同時アクセスを阻止する調停手段とを有する構成でなる
。 作用 この構成によって、DRAMブロック部とVRAMブロック部とが同一のアドレス空間 内に設けても、調停手段によって同時のアクセスが阻止されるので、同一アドレ
ス空間に設けてもデータの破壊は避けられる。 実施例 以下、本発明の一実施例における画像出力装置について説明をする。 先ず第１図は、本実施例の構成を示すブロック図である。ここで、30は本画像
出力装置を制御するためのマイクロプロセッサユニット（以下MPUと称する）、3
1はDRAMブロック部42が複数個ある場合にどのDRAMブロック部をアクセスするか
を決めるためのバンク切り換え手段、32はMPU30から出力されたアドレスバスMPU
Aの値を変換するためのアドレス変換手段、33はアドレスデコード手段、34はDRA
Mブロック部42の記憶領域の一部分であるビデオバンドバッファ（以下VBBと称す
る）の記憶容量を切り換えるためのVBBモード切り換え手段、35はビデオデータ
出力信号VDOUTを出力するためのビデオデータ発生手段（以下VDGと称する）、36
はDRAMアドレス発生手段であり、DRAMブロック部42へ出力するアドレスバスDRAM
を生成する。37はDRAM用のリフレッシュ手段であり、DRAMのリフレッシュサイク
ル時間の周期でDRAMアクセス要求信号REFREQが出力される。38はDRAM調停手段で
あり、DRAMブロック部42への複数のアクセス要求信号の調停をとり、どれか一つ
のアクセス要求のみアクセス許可する手段である。39はDRAMタイミング手段であ
り、DRAMブロック部をアクセスするためのタイミング信号群DRAMT出力及びバン
ク信号BANK0、BANK1、BANK2を出力する手段である。40はMPUのデータバスMPUDを
電気的に接続するか否かを切り換えるためのバス切り換え手段である。41は重ね
書きパターン発生手段であり、重ね書きについては先に説明した機能である。42
はDRAMブロック部である。 以上のように構成された本実施例の画像出力装置のビデオデータ処理部ブロッ
クの構成について以下にその動作を説明する。本ビデオデータ処理部ブロック構
成でのデータの処理の概要を先ず説明する。外部より印字すべきデータがDRAMブ
ロック部42の一部であるユーザデータエリアに格納されているので、本データを
MPU30によりビットマップのデータに展開する。この際フォントデータが必要な
場合にはフォントメモリ（図示せず）を参照する等の処理を伴う。ビットマップ
データは再びDRAMブロック部42の一部であるVBBエリアに格納される。本VBBエリ
ア に格納されたデータをVDG35を用いて読み出しを行い、本データをシリアルデー
タに変換し、HSYNCの信号に同期させ前述したLSUへ送信する。以上のデータ処理
を行うための構成を以下に説明する。 DRAMブロック部42でのアクセス要求は全部で４つのモードがある。第１はMPU
からのVBBエリアへのアクセス要求である。第２はMPUからのVBBエリア以外のエ
リアへのアクセス要求である。第３はVDG35がVBBエリアをアクセスするための要
求である。第４はDRAMブロック部42のDRAM上のデータを保持するためのリフレッ
シュを行うためのリフレッシュアクセス要求である。このようにDRAMブロック部
42へのアクセスは４つのモードがあり、最低２モード、多いときは３モードが同
時にアクセス要求を出すため、何らかの調停が必要になる。これらの調停をとる
手段が38に示すDRAM調停手段であり、MPUからのVBBエリアへのアクセス要求信号
VBBRQと、MPUからのVBBエリア以外へのアクセス要求信号MPURQと、リフレッシュ
手段37からのアクセス要求信号REFRQの４信号を入力し、内部で調停をとり、そ
のうち１つのアクセス要求信号を許可し、スタート命令信号群STCOMを出力する
ことにより、何れのアクセス要求を実行するのかをDRAMタイミング手段39へ知ら
せる。DRAMタイミング手段39は前述の信号群STCOM及びDRAMブロック部42が複数
個ある場合に必要なバンク切り換えのためのバンク切り換え手段31の出力信号BA
NKSTを入力し、本手段でDRAMアクセスのために必要なタイミング信号群DRAMTを
発生させると共にバンク切り換え信号BAN0、BANK1、BANK2を発生させる。またDR
AMアドレス発生手段36はDRAM調停手段38でどのアクセス要求を実行するかをDRAM
タイミング手段39に知らせ、そのタイミングに応じてどのアドレスバスをDRAMブ
ロック部42へ送出すればよいかを決定する。従ってDRAMアドレス発生手段36はDR
AMタイミング手段39のアドレス切り換え制御出力信号群DAGCOMがDRAMアドレス発
生手段36へ入力されると、この信号群DAGCOMに従って、VBBアドレスバスVBBA、M
PUアドレスバスMPUA，VDGアドレスバスVDGAのいずれかを選択しDRAMブロック部4
2へ送出するアドレスバスDRAMAへ接続する機能を有している。 次にVBBエリアにおける重ね書きの動作について説明する。従来例で説明した
ようにVBBエリアでの重ね書きが必要であるが、本発明におけるDRAMブロック部4
2は従来例でのVRAMの付加機能を持たないため重ね書きの手段が別途必要である
。ま ず、MPU30からVBBエリアへ書きこみデータがデータバスMPUDを通して送出される
のでこのデータは重ね書きパターン発生手段41のＡ部へ入力される。また一方DR
AMタイミング信号39よりDRAMブロック部42への読み出しタイミングが実行されVB
BエリアのデータがDRAMデータバスDRAMDを通して重ね書きパターン発生手段41の
Ｂ部へ入力される。このＢ部への入力データをDRAMタイミング手段39の出力信号
OVCによりラッチし、Ａ部へ入力されたデータと重ね合わせの演算を実行し、最
終VBBエリアへ書きこむデータとしてデータバスDRAMDへ出力する。このようにVB
Bエリアのデータを読み取りMPU30から送出されたデータと重ね合わせの演算を行
い、その結果をVBBエリアへ書き込む。このような方法をリードモディファイラ
イトといい、以下RMWと称する。以上のようにMPU30からみればVBBエリアへ書き
込みサイクルが一回あるようにしか認識できないが、実際のハードウェアではRM
Wサイクルを自動的に作り出しているのである。これらのサイクルはDRAMタイミ
ング手段39で全て作られている。 次にVBBモード切り換え手段34について説明する。VBBエリアは後で詳細に説明
するがVBBエリアのメモリ容量を可変にしたり、またDRAMブロック部42のメモリ
容量を増すために複数個のDRAMブロック部へ拡張したときにVBBエリアのロケー
ションを変更する必要がある。いま仮にVBBエリアのメモリ容量を変化させたと
する。このときの動作はMPU30からVBBモード切り換え手段34へデータバスMPUDを
介してメモリ容量情報を入力する。VBBモード切り換え手段34はVBBデータバスVB
BDを介してメモリ容量情報を各手段、即ちVDG35、アドレス変換手段32、へ送出
する。VDG35は上記メモリ容量情報を入力して、メモリ容量情報に応じてVDGアド
レスバスVDGAへ発生させる信号パターンを切り換える。また後述するがVBBエリ
アはリングバッファ方式を用いているため、実際にMPUから出力されるアドレス
情報をVBB上の物理アドレス情報に変換する必要があるためメモリ容量情報に応
じてアドレス変換手段32を切り換えることが必要となる。またバンク切り換え手
段31はVBBエリアのロケーションを変更するときに用いる手段である。 次にVDG35についてさらに詳細に説明する。第２図はVDG35の内部ブロック図で
ある。44はタイミング制御手段であり、VDG35の内部タイミングを外部周期信号H
SYNCと同期をとるためのものである。45はアドレス発生用カウンタ手段であり、 ＋１づつカウントアップするカウンタでありその出力をVBBエリアをアクセスす
るためのアドレスバスとして用いる。46はVBBメモリ容量選択手段であり、VBBエ
リアのメモリ容量情報をVBBバスVBBDより入力し、実際にVBBエリアをアクセスす
るためのアドレスに変換し、VDGアドレスバスVDGAへ出力するための手段である
。47はデータラッチ手段であり、VBBエリアのデータがDRAMデータバスDRAMDを介
して入力されるのでこれをラッチするための手段である。48はパラレル−シリア
ル変換手段であり、VBBエリアのデータをデータバスVDQを介して入力し、本デー
タをパラレルデータからシリアルデータへ変換し、ビデオデータ出力信号VDOUT
として前述のLSUへ送出する。49はVDG制御手段であり、ビデオデータ出力信号VD
OUTを何番目のラスターまで送出したかを知るために外部同期信号HSYNCのパルス
数をカウントしMPU30へMPUデータバスMPUDを介して送出する機能を有する。また
、何番目のラスターまでビデオデータ出力信号VDOUTを出力すべきかをMPU30から
MPUDを介して入力し、MPU30の指定するラスターまでVDOUTから出力データを送出
すると、自動的にVDG35がストップするようにストップ信号STOPをタイミング制
御手段44へ送出する機能を持っている。また、同様にスタート信号を介してスタ
ート機能も有している。 次にVDG35の内部ブロックの動作を説明する。外部同期信号HSYNCに同期したク
ロックをタイミング制御手段44で発生させ、本クロックを分周した信号PSCLK、L
D、VDGRQを作る。VDGRQはVDG35からVBBエリアをアクセスするためにDRAM調停手
段38に送出される要求信号であり、このDRAM調停手段38で許可されたときVDG35
から出力されるアドレスバスVDGAのアドレスが示すVBBエリアのデータをVDG35へ
読みこむ。一方アドレス発生用カウンタ手段45はタイミング制御手段44の出力信
号ACLKを入力することにより、カウンタを＋１づつ増加させるものであり、この
出力をバスＱを介してVBBメモリ容量選択手段46へ送る。VBBメモリ容量選択手段
46はVBBバスVBBDより入力されたVBBエリアのメモリ容量に応じてバスＱからのデ
ータを加工し、実際のアドレス情報としてVDGAへ出力する。ここでどのような加
工かを説明すると、例えばメモリ容量が少ない状態のときバスＱからのデータの
上位ビットを削除し、実際のアドレス空間に合うビット数のみをVDGアドレスバ
スVDGＡへ出力する等のことを意味する。このように出力されたアドレスが示すV
BBエリ アのデータはDRAMデータバスDRAMDを介してデータラッチ手段47へラッチされる
。このパラレルデータをパラレル−シリアル変換手段48を介してシリアルデータ
へ変換し、ビデオデータ出力信号としてVDGOUTから送出する。以上第１図、第２
図を用いてビデオデータ処理部の信号の流れを説明した。 次にVBBエリアの説明をする。第３図にDRAMブロック部42のメモリマップを示
す。50はDRAMブロック部42の実メモリ空間を示す。51はシステムが使用するエリ
ア、52は画像形成装置にユーザが送出してきたデータを格納するユーザデータエ
リア、53はVBBエリアである。54はMPU30からみたVBBエリアの仮想メモリ空間で
ある。以上のようにマッピングされたメモリにおいて仮想メモリ空間54は画像形
成装置から出力される印刷用紙の１ページ分のビットマップに展開されたデータ
を格納する場所である。いまMPU30が仮想メモリ空間54にアドレスＡからＢへ順
次ビットマップデータを書き込んだとき、実際には実メモリ空間50のVBBエリア5
3のアドレスａからｂへ順に書き込まれる。このデータはVDG35を通してアドレス
ａからｂの順に読み出され、シリアルデータに変換されLSUへ送出される。次に
仮想メモリ空間54のアドレスｃからｄへ書き込まれたデータは同様に実際にはVB
Bエリアのアドレスａからｂへ書き込まれる。以上のようになっているため、VBB
エリア53はリングバッファの構成をとっている。従ってVBBエリア53のデータはV
DG35を介してアドレスａからｂ、ａからｂ…と次々に読み出されLSUへ送出され
る。またMPU30から仮想メモリ空間54へアドレスＡからＢ、ＣからＤ…とビット
マップデータを書き込んだとき、実際にはVBBエリア53へアドレスａからｂ、ａ
からｂと書き込まれる。 次に本実施例におけるMPU30が行う制御を第４図のフローチャートを用いて説
明する。ここでHSYNC割込ルーチンは、ハードウェア的には第１図の外部同期信
号HSYNCをMPU30の割り込み端子へ入力することにより、HSYNCにパルスが入力さ
れる毎に、MPU30へ割り込みが発生する。このことは１ラスター毎に割り込みが
発生することを意味する。以下フローチャートを説明する。まず、メインルーチ
ンでは、ステップ（イ）で変数Ｘ，Ｙを初期化する。ＸはMPU30がVBBエリアへ書
き込むラスター番号であり、ＹはHSYNC毎の割り込み回数を示すカウンタ数であ
る。ステップ（ロ）では印字をすべきラスター数ＮをVDGに設定する。ステップ
（ハ）においてHSYNC割り込みを許可し、VDGに機動をかける。ステップ（ニ）で
はVBBにビット マップデータを書き込むための空ラスターがあるか否かを調べるためＸとＹとを
参照し判断する。 もし空ラスターがないならばステップ（ニ）へ戻り、あるならばステップ（ホ
）へ移行する。ステップ（ホ）はビットマップデータを１ラスター分VBBへ書込
、Ｘの値に１を加算する。ステップ（ヘ）ではHSYNCカウンタ数が印字すべきラ
スター数と等しいか否がを判断し、もしＸ≠Ｙのときステップ（ニ）へ戻り、Ｘ
＝ＹならばVBBへのビットマップデータの書き込みを終了する。次にHSYNCカウン
タ数をVDGから読み出して、Ｙへ格納する。ステップ（チ）は印字が終了するか
否かを判断するためＹをＮとを比較して、もしＹ＝Ｎならばステップ（リ）へ移
行し、Ｙ≠Ｎならば終了する。ステップ（リ）においてHSYNC割り込みを禁止す
る。以上第１図に示すビデオデータ処理部ブロック構成の動作説明を第２図第３
図及び第４図を用いて説明した。 次にVBBエリアを可変にする場合の説明を第５図を用いて説明する。VBBエリア
が64KBのとき実メモリ空間でのアドレスFFFFF（Ｈ）からF0000（Ｈ）に対応する
仮想メモリ空間のアドレスはバンク１が0からFFFF（Ｈ）バンク２が10000（Ｈ）
から1FFFF（Ｈ）、バンク３が20000（Ｈ）から２FFFF（Ｈ）…となるため、仮想
メモリ空間のアドレス上位ビットを無視して16進数の下位４桁のみを有効にする
ことにより簡単に実メモリ空間のアドレスへ変換される。次にVBBエリアが48KB
のときは実メモリ空間でのアドレスFFFFF（Ｈ）からＦ4000（Ｈ）に対応する仮
想メモリ空間のアドレスはバンク１が０からBEF（Ｈ）、バンク２がC000（Ｈ）
から17FFF（Ｈ）、バンク３が18000（Ｈ）から23FFF（Ｈ）となるため、上記64K
B時のように簡単に仮想メモリから実メモリへのアドレス変換ができない。一般
に次のようになる。 Ap＝INV（Al−Bp×INT（Al/Bp））…（１） 但しApは実メモリ空間のアドレス（物理アドレス）、Alは仮想メモリ空間のアド
レス（論理アドレス）BpはVBBのメモリ容量を示し、INV（Ｘ）はＸを２進数表示
したとき、１と０とを逆にすることを意味する。またINT（Ｘ）はＸの整数部分
を示す。式（１）に示すように論理アドレスへ変換する変換手段は乗除算器と加
減算器とがあれば一般に実現できる。また上記の64KB時のように２のｎ乗（ｎは
整 数）のVBBメモリ容量のときは上位ビットを無視し、必要なビット数のみを利用
すればよいので簡単に構成できる。以上説明したようにVBBエリアを可変容量に
するために第１図に示すアドレス変換手段32を用い、その内部は式（１）の機能
を満足するように構成されている。 次に第６図にDRAMブロック部を拡張する場合のメモリマップを示す。DRAMブロ
ック部のみを別プリント基板（以下拡張RAMボードと称する）として、ユーザの
希望に合わせメモリ容量を拡張できる構成をとった場合の例である。第６図にお
いて左半分にVBBエリアが64KBで拡張RAMボードがない場合と拡張RAMボードを１
枚増設した場合を示す。図においてアドレスｅからｈが拡張された部分である。
ここでもし拡張RAMボードを１枚増設したときのVBBエリアのマッピングが固定で
あれば図のアドレスｃからｄに配置されるようになる。従ってユーザデータエリ
アがアドレスａからｂとｅからｈとに２分割されるため連続したユーザデータエ
リアが確保できなくなりデータ処理を行うときに煩雑になる。これを解消するた
めにVBBエリアをメモリの最後尾にマッピングし、図に示すようにアドレスｇか
らｈとすればよい。一般にメモリ容量を拡張しても最後のアドレスは有効ビット
数全部が全て１となる場合が多いため第１図に示すVDG35から発生されるアドレ
ス生成のための手段は共用して仕様可能なためハードウェアは簡単に実現できる
。また一方ユーザデータエリアを連続して確保するもう１つの方法はシステムエ
リアに隣接してVBBのエリアをマッピングすればよいが、この場合システムの改
訂に伴って、システムエリアの容量が変更になったときVDG35のハードウェアを
変更せざるを得ないため著しく不便である。以上の理由により本実施例ではVBB
エリアを実装メモリの最後尾にマッピングしている。次に第６図の右半分に拡張
RAMボードが２枚増設されてVBBエリアが64KBの場合と 128KBの場合とを示す。図
に示すようにVBBエリアを可変にできるようにしているためユーザデータエリア
を連続して確保することが容易に実現できかつユーザデータエリアの管理も容易
である。また、外部より入力されるユーザからのデータ量に応じてVBBエリア容
量を最適化することが可能であり、従来例で説明したオーバーランにも強いシス
テムが構成できる。つまりユーザデータエリアに実際に格納されているユーザデ
ータエリアに実際に格納されているユーザデータを除いた空エリアでVBBエリア
として最大メモリ容量が 確保できるVBBメモリ容量を決定し、第１図のVBBモード切り替え手段に設定すれ
ばよいことがわかる。またVBBエリアが十分に確保できるか否かを判別し、可能
な場合には１ページ分のメモリ容量をVBBエリアとして固定することも可能であ
り、この場合にはオーバーランは絶対に発生しない。また第６図において拡張RA
Mボードが１枚、２枚、無しの３つの場合について示しているがVBBエリアのロケ
ーションを最後尾にもってくるためには第１図のバンク切り換え手段31に然るべ
き設定を行えばよい。以上VBBエリアを中心に本発明の一実施例について説明し
た。 発明の効果 以上のように、本発明は、外部から送られる印字すべき画像データをビット展
開して出力する画像出力装置であって、外部からの印字すべきデータをビットマ
ップに展開する処理手段と、前記処理手段によってビット展開すべきデータの記
憶領域及び前記処理手段によってビット展開されたイメージデータを記憶するイ
メージ記憶領域を同一アドレス空間内に有する記憶手段と、外部の前記イメージ
データが出力される側からの周期的な信号に同期して前記記憶手段内のイメージ
記憶領域をアクセスして順次出力するアクセス手段と、前記処理手段と前記アク
セス手段との同時アクセスを阻止する調停手段とを有する構成にしたので、ビッ
ト展開前の印字データの記憶領域とビット展開後のイメージデータの記憶領域と
を同一アドレス空間に配置することができ、記憶容量の増設作業が容易になる。

【図面の簡単な説明】 第１図は本発明の一実施例におけるビデオデータ処理部のブロック構成図 第２図は同VDG内部のブロック図 第３図は同仮想メモリ空間と実メモリ空間を示すメモリマップ図 第４図は同フローチャート 第５図は同VBBエリアを可変にする場合のメモリマップ図 第６図は同DRAMブロック部を拡張する場合のメモリマップ図 第７図はレーザプリンタのブロック構成図 第８図は従来のビデオデータ処理部のブロック構成図 第９図は重ね書きの説明のためのビットマップデータ展開図 第10図は従来の制御手順を示すフローチャートである。 １…ホストコンピュータ ２…インターフェース手段 ３…ビデオデータ処理部 ４…LSU部 ５…エンジン制御手段 ６…エンジンメカ部 42…DRAMブロック部 ９…VRAMブロック部 12…DRAM調停手段

Claims (1)

1. 【特許請求の範囲】 外部から送られる印字すべき画像データをビット展開して出力する画像出力装
   置であって、 外部からの印字すべきデータをビットマップに展開する処理手段と、 前記処理手段によってビット展開すべきデータの記憶領域及び前記処理手段に
   よってビット展開されたイメージデータを記憶するイメージ記憶領域を同一アド
   レス空間内に有する記憶手段と、 外部の前記イメージデータが出力される側からの周期的な信号に同期して前記
   記憶手段内のイメージ記憶領域をアクセスして順次出力するアクセス手段と、 前記処理手段と前記アクセス手段との同時アクセスを阻止する調停手段と、 を有することを特徴とする画像出力装置。