KR920015923A - 신호 처리 시스템 - Google Patents

신호 처리 시스템 Download PDF

Info

Publication number
KR920015923A
KR920015923A KR1019920001105A KR920001105A KR920015923A KR 920015923 A KR920015923 A KR 920015923A KR 1019920001105 A KR1019920001105 A KR 1019920001105A KR 920001105 A KR920001105 A KR 920001105A KR 920015923 A KR920015923 A KR 920015923A
Authority
KR
South Korea
Prior art keywords
signal processing
processing system
address
array
hxw
Prior art date
Application number
KR1019920001105A
Other languages
English (en)
Other versions
KR100249409B1 (ko
Inventor
파다비-아르데카니 잴릴
Original Assignee
제이스 에이취. 폭스
아메리칸 텔리폰 앤드 텔레그라프 캄파니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이스 에이취. 폭스, 아메리칸 텔리폰 앤드 텔레그라프 캄파니 filed Critical 제이스 에이취. 폭스
Publication of KR920015923A publication Critical patent/KR920015923A/ko
Application granted granted Critical
Publication of KR100249409B1 publication Critical patent/KR100249409B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Complex Calculations (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Studio Circuits (AREA)
  • Television Systems (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

내용 없음

Description

신호 처리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라서 메로리 어레이 및 어드레스 발생기의 실시예를 도시한 도, 제2도는 메모리 어드레스의 시퀀스를 결정하기 위한 논리도, 제3도는 제2도의 논리를 수행하기 위한 전형적인 회로 블럭도.

Claims (11)

  1. 행과 열간에 2 - 디멘죤 데이타 어레이를 트랜스포즈하기 위한 수단을 구비하는 신호처리 시스템에 있어서, 트랜스포즈하기 위한 상기 수단이 : 상기 2 - 디멘죤 데이타 어레이의 H는 행수이고 W는 열수이며, 적어도 HXW어드레스 위치를 갖는 메모리 어레이(10) : 소정 반복 시퀀스 사이클에서 각각의 상기 HxW 위치를 선택하기 위한 어드레스 발생 수단(13) ; 및 시퀀스적으로 다음 어드레스로 진행하기 전 각 선택된 메모리 어드레스에 따라서 기입 동작을 한 후에 판독 동작을 수행하기 위한 수단(11, 12, 15)를 구비하며, 그것에 의해 상기 어드레스 발생수단에 의해 선택된 어드레스의 상기 시퀀스가 상기 트랜스포즈하는 신호 처리 시스템.
  2. 제1항에 있어서, 상기 어드레스 발생 수단(13)이 소정의 어드레스 위치(P)상에서 모듈런스 연산을 수행하기 위한 수단(408, 409, 410)을 포함하여 식 P = P + L mod(M)에 따라서 다음 어드레스를 발생시키며, 여기서 모듈러스(M)는 M = HxW - 1에 의해 결정되는 신호 처리 시스템.
  3. 제2항에 있어서, 상기 어드레스 발생 수단이 소정 L값에 따라 모듈런스 연산을 수행하기 위한 수단(405, 406)을 포함하여 식 L = LxH mod(M)에 따라서 사이클내의 다음 시퀀스 동안 다음 L값을 발생시키는 신호 처리 시스템.
  4. 제1항에 있어서, 행과 열에 의해 상기 데이타 어레이상에서 선형 변환을 수행하기 위한 수단을 추가로 구비하는 신호 처리 시스템.
  5. 제4항에 있어서, 상기 선형 변환이 불연속 코사인 변환인 신호 처리 시스템.
  6. 제1항에 있어서, 상기 어드레스 발생수단이 상기 메모리 어레이와 같은 집적 회로상에 위치되는 신호 처리 시스템.
  7. 제1항에 있어서, 상기 어레이가 비스퀘어(HW)인 신호 처리 시스템.
  8. 제1항에 있어서, 상기 어레이가 스퀘어(H = W)인 신호 처리 시스템.
  9. 제1항에 있어서, 상기 메모리 어레이에 의해 트랜스포즈되는 비디오 정보를 표시하기 위한 디스플레이 수단을 추가로 구비하는 신호 처리 시스템.
  10. 제9항에 있어서, 상기 비디오 정보가 고화질 텔레비젼(HDTV)정보인 신호 처리 시스템.
  11. 제9항에 있어서, 상기 비디오 정보가 컴퓨터 그래픽 정보인 신호 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920001105A 1991-01-29 1992-01-27 신호처리 시스템 KR100249409B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US64732591A 1991-01-29 1991-01-29
US647,325 1991-01-29

Publications (2)

Publication Number Publication Date
KR920015923A true KR920015923A (ko) 1992-08-27
KR100249409B1 KR100249409B1 (ko) 2000-03-15

Family

ID=24596515

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920001105A KR100249409B1 (ko) 1991-01-29 1992-01-27 신호처리 시스템

Country Status (5)

Country Link
US (1) US5412740A (ko)
EP (1) EP0497493A3 (ko)
JP (1) JPH06223099A (ko)
KR (1) KR100249409B1 (ko)
CA (1) CA2058585C (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255034B2 (ja) * 1996-08-09 2002-02-12 日本電気株式会社 音声信号処理回路
JPH10207868A (ja) * 1997-01-21 1998-08-07 Sharp Corp ２次元配列転置回路
US5933855A (en) * 1997-03-21 1999-08-03 Rubinstein; Richard Shared, reconfigurable memory architectures for digital signal processing
US5917769A (en) * 1997-08-12 1999-06-29 Lucent Technologies Inc. Method and system rotating data in a memory array device
US7292730B1 (en) * 1999-12-09 2007-11-06 Intel Corporation Two-dimensional inverse discrete cosine transforming
EP1176550A1 (en) * 2000-07-27 2002-01-30 STMicroelectronics S.r.l. Method for storing data in a memory
EP1447771A1 (en) * 2003-02-13 2004-08-18 Sony Ericsson Mobile Communications AB Method and apparatus for rotation of an image
US7058787B2 (en) 2003-05-05 2006-06-06 Stmicroelectronics S.R.L. Method and circuit for generating memory addresses for a memory buffer
CN100366068C (zh) * 2004-03-09 2008-01-30 北京中星微电子有限公司 一种节省存储空间的存储处理方法
EP2030166A1 (en) * 2006-05-24 2009-03-04 Nxp B.V. Integrated circuit arrangement for carrying out block and line based processing of image data
KR101228111B1 (ko) * 2006-11-01 2013-02-01 삼성전자주식회사 움직임 보상을 위한 더블 레지스터 어레이 버퍼

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3922642A (en) * 1970-05-26 1975-11-25 Toyoda Automatic Loom Works Automatic spinning system
US4153944A (en) * 1973-11-12 1979-05-08 Bell Telephone Laboratories, Incorporated Method and arrangement for buffering data
US3922643A (en) * 1974-09-04 1975-11-25 Gte Sylvania Inc Memory and memory addressing system
FR2626693B1 (fr) * 1987-12-03 1990-08-10 France Etat Dispositif et procede a memoire tampon, notamment pour la transposition matricielle ligne-colonne de sequences de donnees
US4972495A (en) * 1988-12-21 1990-11-20 General Electric Company Feature extraction processor
US5048104A (en) * 1989-10-10 1991-09-10 Unisys Corporation Method and apparatus for transposing image data

Also Published As

Publication number Publication date
EP0497493A2 (en) 1992-08-05
US5412740A (en) 1995-05-02
JPH06223099A (ja) 1994-08-12
CA2058585C (en) 1996-06-25
KR100249409B1 (ko) 2000-03-15
EP0497493A3 (en) 1993-10-06

Similar Documents

Publication Publication Date Title
US5606650A (en) Method and apparatus for storage and retrieval of a texture map in a graphics display system
US5561777A (en) Process for sequentially reading a page from an image memory in either of two directions
US7580042B2 (en) Systems and methods for storing and fetching texture data using bank interleaving
KR910012933A (ko) 고성능 프레임 버퍼 및 캐쉬 메모리 시스템
KR920015923A (ko) 신호 처리 시스템
EP0403122A2 (en) Processor controlled image overlay
US5889893A (en) Method and apparatus for the fast rotation of an image
KR950006578A (ko) 고속 카피 수단을 갖는 프레임 버퍼를 구성하기 위한 방법 및 장치
KR910003520A (ko) 화상데이타 처리장치
US7397477B2 (en) Memory system having multiple address allocation formats and method for use thereof
KR950020279A (ko) 그래픽스 컴퓨터
KR970062965A (ko) 화상 처리 장치 및 화상 메모리의 매핑 방법
KR900013420A (ko) 감소화상 및 더 적은 이진 픽셀수를 구현하는 방법 및 장치
KR880011671A (ko) 하드웨어윈도우 기능을 갖는 비트맵 표시장치
KR920000057A (ko) 화상 기억방법 및 그 장치
US5742298A (en) 64 bit wide video front cache
KR910015944A (ko) 화상편집능력을 갖춘 정보처리시스템
KR880002094A (ko) 도형처리 장치
KR100297716B1 (ko) 높은멀티비트자유도의반도체메모리장치
JPH0751370B2 (ja) 像形成装置
KR950033862A (ko) Ram과의 인터페이스 방법 및 장치
SU1709385A1 (ru) Устройство дл формировани видеосигнала
JPS60162287A (ja) 画像メモリのアクセス処理装置
JPS60188981A (ja) 文字デ−タの倍率変換方式
KR100195199B1 (ko) 메타얼라인 모드 데스티네이션 어드레스 발생회로 및 이를 이용한 그래픽 콘트롤러

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee