JP3255034B2 - 音声信号処理回路 - Google Patents
音声信号処理回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/66—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for reducing bandwidth of signals; for improving efficiency of transmission
- H04B1/665—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission for reducing bandwidth of signals; for improving efficiency of transmission using psychoacoustic properties of the ear, e.g. masking effect
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理装置に関
し、特に音声信号処理装置に関する。
し、特に音声信号処理装置に関する。
【０００２】
【従来の技術】図５に、従来の音声信号処理回路の全体
構成を示す。図５に示した回路構成は、ＩＳＯ／ＩＥＣ
１１１７２−３の圧縮音声信号の伸長回路の一部であ
り、サブバンド信号にＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏ
ｓｉｎｅ Ｔｒａｎｓｆｏｒｍ；離散コサイン変換）を
施し帯域合成して音声信号を生成する回路である。
構成を示す。図５に示した回路構成は、ＩＳＯ／ＩＥＣ
１１１７２−３の圧縮音声信号の伸長回路の一部であ
り、サブバンド信号にＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃｏ
ｓｉｎｅ Ｔｒａｎｓｆｏｒｍ；離散コサイン変換）を
施し帯域合成して音声信号を生成する回路である。
【０００３】図５を参照して、逆量子化回路１２は、各
周波数帯域毎に異なる語長で量子化された入力サブバン
ドサンプル１を３２サンプル毎に逆量子化し、逆量子化
結果の３２サンプルをＤＣＴメモリ１４に格納する。
周波数帯域毎に異なる語長で量子化された入力サブバン
ドサンプル１を３２サンプル毎に逆量子化し、逆量子化
結果の３２サンプルをＤＣＴメモリ１４に格納する。
【０００４】ＤＣＴ回路１６は、ＤＣＴメモリ１４に格
納されているＤＣＴサンプル１５の３２サンプルに対し
てＤＣＴを施し、結果の３２サンプルの帯域合成サンプ
ル１７を帯域合成メモリ１８に格納する。これらの結果
の３２サンプルをｓｙｎ［０］〜ｓｙｎ［３１］とする
と、それらは次のように計算される。
納されているＤＣＴサンプル１５の３２サンプルに対し
てＤＣＴを施し、結果の３２サンプルの帯域合成サンプ
ル１７を帯域合成メモリ１８に格納する。これらの結果
の３２サンプルをｓｙｎ［０］〜ｓｙｎ［３１］とする
と、それらは次のように計算される。
【０００５】
【数１】
【０００６】アドレス生成回路４４は、ＤＣＴ回路１６
が計算した帯域合成サンプル１７を帯域合成メモリ１８
に格納する際のアドレスを生成する。
が計算した帯域合成サンプル１７を帯域合成メモリ１８
に格納する際のアドレスを生成する。
【０００７】帯域合成メモリ１８は、全部で５１２サン
プル分のメモリとして構成され、３２サンプルを１つの
ブロックとして１６ブロックから成っている。
プル分のメモリとして構成され、３２サンプルを１つの
ブロックとして１６ブロックから成っている。
【０００８】１回のＤＣＴ結果である３２サンプルはこ
の１６ブロック（ブロック１〜ブロック１６）のうちの
１ブロックに順次格納されていく。すなわち１回目のＤ
ＣＴ結果はブロック１に、２回目のＤＣＴ結果はブロッ
ク２に、という具合に格納されていく。
の１６ブロック（ブロック１〜ブロック１６）のうちの
１ブロックに順次格納されていく。すなわち１回目のＤ
ＣＴ結果はブロック１に、２回目のＤＣＴ結果はブロッ
ク２に、という具合に格納されていく。
【０００９】１６ブロックすべて書き終えたら、次のＤ
ＣＴ結果は再びブロック１に格納される。
ＣＴ結果は再びブロック１に格納される。
【００１０】帯域合成回路２０は、帯域合成メモリ１８
に格納されているデータを１ブロックについて１サンプ
ルずつ、合計１６サンプル取り出し、これらに積和演算
を施し、１サンプルの出力音声サンプル１１として出力
する。
に格納されているデータを１ブロックについて１サンプ
ルずつ、合計１６サンプル取り出し、これらに積和演算
を施し、１サンプルの出力音声サンプル１１として出力
する。
【００１１】出力音声サンプルは、一定時間（出力音声
サンプルのサンプリング周期）毎に１サンプル計算され
る。
サンプルのサンプリング周期）毎に１サンプル計算され
る。
【００１２】また、制御回路４３はこれらの回路全体の
動作の制御をする。
動作の制御をする。
【００１３】次に、図５に示した回路の全体の動作を説
明する。
明する。
【００１４】まず、量子化された入力サブバンドサンプ
ル１が、３２サンプル逆量子化回路１２に入力される
と、逆量子化回路１２は、それらを逆量子化し、結果の
３２サンプルのＤＣＴサンプル１３をＤＣＴメモリ１４
に格納する。
ル１が、３２サンプル逆量子化回路１２に入力される
と、逆量子化回路１２は、それらを逆量子化し、結果の
３２サンプルのＤＣＴサンプル１３をＤＣＴメモリ１４
に格納する。
【００１５】３２サンプルのＤＣＴサンプル１３がＤＣ
Ｔメモリ１４に格納されると、ＤＣＴ回路１６はこれら
に対してＤＣＴ演算を施し、結果の３２サンプルの帯域
合成サンプル１７を帯域合成メモリ１８のうちの１ブロ
ックに格納する。
Ｔメモリ１４に格納されると、ＤＣＴ回路１６はこれら
に対してＤＣＴ演算を施し、結果の３２サンプルの帯域
合成サンプル１７を帯域合成メモリ１８のうちの１ブロ
ックに格納する。
【００１６】ここで、ｐ回目のＤＣＴ結果である３２サ
ンプルの帯域合成サンプル１７をｓｙｎp［０］〜ｓｙ
ｎp［３１］とする。
ンプルの帯域合成サンプル１７をｓｙｎp［０］〜ｓｙ
ｎp［３１］とする。
【００１７】ｎ回目のＤＣＴが終了し、帯域合成サンプ
ル１７が帯域合成メモリ１８に格納された後、３２サン
プルの出力音声サンプル１１（ｐｃｍn［０］〜ｐｃｍn
［３１］と表す）を計算する。このとき、１サンプルの
出力音声サンプル１１の計算は、帯域合成メモリ１８の
各ブロックから帯域合成サンプル１９を１サンプルず
つ、合計１６サンプル使用する。
ル１７が帯域合成メモリ１８に格納された後、３２サン
プルの出力音声サンプル１１（ｐｃｍn［０］〜ｐｃｍn
［３１］と表す）を計算する。このとき、１サンプルの
出力音声サンプル１１の計算は、帯域合成メモリ１８の
各ブロックから帯域合成サンプル１９を１サンプルず
つ、合計１６サンプル使用する。
【００１８】３２サンプルのうちのｉ番目（ｉ＝０〜３
１）の出力音声サンプルｐｃｍn［ｉ］は、次式（２）
で計算される。
１）の出力音声サンプルｐｃｍn［ｉ］は、次式（２）
で計算される。
【００１９】
【数２】
【００２０】ここで、一例として１６回目のＤＣＴ結果
をブロック１６に格納した直後に、出力音声サンプル１
１のｐｃｍ16［ｉ］をｉ＝０からｉ＝３１まで順番に計
算して行く場合、この関係より、必要となる帯域合成サ
ンプルを図示すると、図６（ａ）に示すようなものとな
る。
をブロック１６に格納した直後に、出力音声サンプル１
１のｐｃｍ16［ｉ］をｉ＝０からｉ＝３１まで順番に計
算して行く場合、この関係より、必要となる帯域合成サ
ンプルを図示すると、図６（ａ）に示すようなものとな
る。
【００２１】また、その次の１７回目のＤＣＴ結果を帯
域合成メモリ１８のブロック１に格納した後に、出力音
声サンプル１１のｐｃｍ17［ｉ］の計算に必要となる帯
域合成サンプル１９を図示すると、図６（ｂ）に示すよ
うなものとなる。
域合成メモリ１８のブロック１に格納した後に、出力音
声サンプル１１のｐｃｍ17［ｉ］の計算に必要となる帯
域合成サンプル１９を図示すると、図６（ｂ）に示すよ
うなものとなる。
【００２２】図６において、網かけを施した部分が必要
なデータの領域である。
なデータの領域である。
【００２３】今、図６（ａ）に示す状態のとき、ブロッ
ク１のｓｙｎ1［１７］〜ｓｙｎ1［３１］（図中※印の
領域のデータ）はもはや使われない。
ク１のｓｙｎ1［１７］〜ｓｙｎ1［３１］（図中※印の
領域のデータ）はもはや使われない。
【００２４】また、上式（２）より、ｐｃｍ16［１６］
を計算した以降は、ブロック１のｓｙｎ1［０］から順
にメモリが空いていく。すなわち、ｐｃｍ16［１６］を
計算した後はｓｙｎ1［０］が不必要となり、ｐｃｍ16
［１７］を計算した後はｓｙｎ1［１］が不必要とな
る。
を計算した以降は、ブロック１のｓｙｎ1［０］から順
にメモリが空いていく。すなわち、ｐｃｍ16［１６］を
計算した後はｓｙｎ1［０］が不必要となり、ｐｃｍ16
［１７］を計算した後はｓｙｎ1［１］が不必要とな
る。
【００２５】順次不必要となる領域に新たに帯域合成サ
ンプル１９を格納していくようにして、処理を継続して
いくことができる。
ンプル１９を格納していくようにして、処理を継続して
いくことができる。
【００２６】逆量子化処理、ＤＣＴ処理、合成処理の関
係を、図７にそれぞれのタイミングチャートにて示す。
図７に示すタイミングチャートでは、３２サンプルの出
力音声サンプル１１の計算と、次の３２サンプルの出力
音声サンプル７の計算の開始までが示してある。
係を、図７にそれぞれのタイミングチャートにて示す。
図７に示すタイミングチャートでは、３２サンプルの出
力音声サンプル１１の計算と、次の３２サンプルの出力
音声サンプル７の計算の開始までが示してある。
【００２７】このとき、帯域合成メモリ１８には、ブロ
ック１〜ブロック１６まで帯域合成サンプルが格納され
ているとする。
ック１〜ブロック１６まで帯域合成サンプルが格納され
ているとする。
【００２８】まず、ｐｃｍ16［０］の計算が始まると
（図７の３５）、逆量子化回路１２が入力サブバンドサ
ンプル１を逆量子化し、ＤＣＴメモリ１４に格納する
（図７の３６）。
（図７の３５）、逆量子化回路１２が入力サブバンドサ
ンプル１を逆量子化し、ＤＣＴメモリ１４に格納する
（図７の３６）。
【００２９】このときには、帯域合成メモリ１８はすで
に、ブロック１のｓｙｎ1［１７］〜ｓｙｎ1［３１］が
格納されていた部分は空いており、またｐｃｍ16［１
６］を計算した以降はｓｙｎ1［０］から順に、ｓｙｎ1
［１］、ｓｙｎ1［２］、…と順に空いていくため、Ｄ
ＣＴ回路１６は、空いた部分から順に、ｓｙｎ17［ｉ］
を計算し、格納していく（図７の３７）。
に、ブロック１のｓｙｎ1［１７］〜ｓｙｎ1［３１］が
格納されていた部分は空いており、またｐｃｍ16［１
６］を計算した以降はｓｙｎ1［０］から順に、ｓｙｎ1
［１］、ｓｙｎ1［２］、…と順に空いていくため、Ｄ
ＣＴ回路１６は、空いた部分から順に、ｓｙｎ17［ｉ］
を計算し、格納していく（図７の３７）。
【００３０】この従来例の構成に必要なメモリは、ＤＣ
Ｔメモリが３２サンプル分（１サンプルを２４ビットと
すると７６８ビット）、帯域合成メモリが５１２サンプ
ル分（１サンプルを２４ビットとすると１２、２８８ビ
ット）となる。
Ｔメモリが３２サンプル分（１サンプルを２４ビットと
すると７６８ビット）、帯域合成メモリが５１２サンプ
ル分（１サンプルを２４ビットとすると１２、２８８ビ
ット）となる。
【００３１】
【発明が解決しようとする課題】上記したように、従来
技術では、必要なメモリ容量としては、ＤＣＴメモリ３
２サンプル分、帯域合成メモリが５１２サンプル分必要
とされ、このためメモリが大きいと回路が大きくなり、
コストが高くなるという問題点を有している。
技術では、必要なメモリ容量としては、ＤＣＴメモリ３
２サンプル分、帯域合成メモリが５１２サンプル分必要
とされ、このためメモリが大きいと回路が大きくなり、
コストが高くなるという問題点を有している。
【００３２】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、帯域合成回路にお
いて必要となるメモリを削減する信号処理回路を提供す
ることにある。
なされたものであって、その目的は、帯域合成回路にお
いて必要となるメモリを削減する信号処理回路を提供す
ることにある。
【００３３】
【課題を解決するための手段】前記目的を達成するた
め、本発明の音声信号処理回路は、予め各周波数帯域毎
に分割され量子化された入力サブバンドサンプルに信号
処理を施して出力音声サンプルを得る音声信号処理回路
において、Ｎ（但し、Ｎは４倍数）サンプルの前記入力
サブバンドサンプルに、逆量子化を施してＮサンプルの
ＤＣＴサンプルを出力する逆量子化回路と、前記逆量子
化回路から出力されたＮサンプルの前記ＤＣＴサンプル
を格納するＤＣＴメモリと、前記ＤＣＴメモリに格納さ
れたＮサンプルの前記ＤＣＴサンプルに対して、離散コ
サイン変換（Ｄiscrete Ｃosine Ｔransform；「ＤＣ
Ｔ」という）を施し帯域合成サンプルを算出するＤＣＴ
回路と、前記ＤＣＴ回路から出力された前記帯域合成サ
ンプルをＮサンプル格納することができるブロックをＭ
−１（但し、Ｍは２以上の整数）個有する帯域合成メモ
リと、前記ＤＣＴ回路から出力される前記帯域合成サン
プルを前記帯域合成メモリに格納する際のアドレスとし
て、不要な帯域合成サンプルを格納しないように、２種
のデータ配置方式を実現するアドレスをそれぞれ生成す
る第１及び第２のアドレス生成回路と、前記第１及び第
２のアドレス生成回路でそれぞれ生成されたアドレスを
交互に選択して前記帯域合成メモリに出力するアドレス
選択回路と、サンプリング周期毎に前記帯域合成メモリ
に格納された前記帯域合成サンプルをＭサンプル取り出
し、１サンプルの出力音声サンプルを算出する帯域合成
回路と、を備えたことを特徴とする。
め、本発明の音声信号処理回路は、予め各周波数帯域毎
に分割され量子化された入力サブバンドサンプルに信号
処理を施して出力音声サンプルを得る音声信号処理回路
において、Ｎ（但し、Ｎは４倍数）サンプルの前記入力
サブバンドサンプルに、逆量子化を施してＮサンプルの
ＤＣＴサンプルを出力する逆量子化回路と、前記逆量子
化回路から出力されたＮサンプルの前記ＤＣＴサンプル
を格納するＤＣＴメモリと、前記ＤＣＴメモリに格納さ
れたＮサンプルの前記ＤＣＴサンプルに対して、離散コ
サイン変換（Ｄiscrete Ｃosine Ｔransform；「ＤＣ
Ｔ」という）を施し帯域合成サンプルを算出するＤＣＴ
回路と、前記ＤＣＴ回路から出力された前記帯域合成サ
ンプルをＮサンプル格納することができるブロックをＭ
−１（但し、Ｍは２以上の整数）個有する帯域合成メモ
リと、前記ＤＣＴ回路から出力される前記帯域合成サン
プルを前記帯域合成メモリに格納する際のアドレスとし
て、不要な帯域合成サンプルを格納しないように、２種
のデータ配置方式を実現するアドレスをそれぞれ生成す
る第１及び第２のアドレス生成回路と、前記第１及び第
２のアドレス生成回路でそれぞれ生成されたアドレスを
交互に選択して前記帯域合成メモリに出力するアドレス
選択回路と、サンプリング周期毎に前記帯域合成メモリ
に格納された前記帯域合成サンプルをＭサンプル取り出
し、１サンプルの出力音声サンプルを算出する帯域合成
回路と、を備えたことを特徴とする。
【００３４】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて説明する。本発明は、その好ましい実施の形態にお
いて、予め各周波数帯域毎に分割され量子化された入力
サブバンドサンプルに信号処理を施して出力音声サンプ
ルを得る音声信号処理回路において、Ｎ（Ｎは４の倍
数）サンプルの前記入力サブバンドサンプル（図１の
１）に逆量子化を施して、ＮサンプルのＤＣＴサンプル
を出力する逆量子化回路（図１の２）と、逆量子化回路
から出力されたＮサンプルの前記ＤＣＴサンプルを格納
するＤＣＴメモリ（図１の４）と、ＤＣＴメモリに格納
されたＮサンプルの前記ＤＣＴサンプルに対して、離散
コサイン変換（ＤＣＴ）を施し帯域合成サンプルを算出
するＤＣＴ回路（図１の６）と、ＤＣＴ回路から出力さ
れた帯域合成サンプルをＮサンプル格納することができ
るブロックをＭ−１個（図１ではＭ＝１６）有する帯域
合成メモリ（図１の８）と、帯域合成サンプルを帯域合
成メモリに格納する際のアドレスを生成する第１、第２
のアドレス生成回路（図１の３９、４０）と、第１、第
２のアドレス生成回路で生成されたアドレスを選択し帯
域合成メモリ（図１の８）に出力するアドレス選択回路
（図１の４１）と、サンプリング周期毎に前記帯域合成
メモリに格納された前記帯域合成サンプルをＭサンプル
取り出し、１サンプルの出力音声サンプルを算出する帯
域合成回路（図１の１０）と、制御回路（図１の３８）
と、を備えて構成される。
いて説明する。本発明は、その好ましい実施の形態にお
いて、予め各周波数帯域毎に分割され量子化された入力
サブバンドサンプルに信号処理を施して出力音声サンプ
ルを得る音声信号処理回路において、Ｎ（Ｎは４の倍
数）サンプルの前記入力サブバンドサンプル（図１の
１）に逆量子化を施して、ＮサンプルのＤＣＴサンプル
を出力する逆量子化回路（図１の２）と、逆量子化回路
から出力されたＮサンプルの前記ＤＣＴサンプルを格納
するＤＣＴメモリ（図１の４）と、ＤＣＴメモリに格納
されたＮサンプルの前記ＤＣＴサンプルに対して、離散
コサイン変換（ＤＣＴ）を施し帯域合成サンプルを算出
するＤＣＴ回路（図１の６）と、ＤＣＴ回路から出力さ
れた帯域合成サンプルをＮサンプル格納することができ
るブロックをＭ−１個（図１ではＭ＝１６）有する帯域
合成メモリ（図１の８）と、帯域合成サンプルを帯域合
成メモリに格納する際のアドレスを生成する第１、第２
のアドレス生成回路（図１の３９、４０）と、第１、第
２のアドレス生成回路で生成されたアドレスを選択し帯
域合成メモリ（図１の８）に出力するアドレス選択回路
（図１の４１）と、サンプリング周期毎に前記帯域合成
メモリに格納された前記帯域合成サンプルをＭサンプル
取り出し、１サンプルの出力音声サンプルを算出する帯
域合成回路（図１の１０）と、制御回路（図１の３８）
と、を備えて構成される。
【００３５】ＤＣＴ回路は、帯域合成サンプルのサンプ
ルＮ／２〜サンプルＮ−１を計算し、帯域合成メモリに
格納した後、処理を中断し、帯域合成メモリのブロック
の中で、最も以前にＤＣＴ結果が格納されたブロック中
の帯域合成サンプルで、出力音声サンプルの計算に既に
使用し今後使用しない不要帯域合成サンプルの個数が非
零となった後に、処理を再開し、帯域合成サンプルのサ
ンプル０〜サンプルＮ／２−１を計算して、不要帯域合
成サンプルが格納されていた領域に格納する。
ルＮ／２〜サンプルＮ−１を計算し、帯域合成メモリに
格納した後、処理を中断し、帯域合成メモリのブロック
の中で、最も以前にＤＣＴ結果が格納されたブロック中
の帯域合成サンプルで、出力音声サンプルの計算に既に
使用し今後使用しない不要帯域合成サンプルの個数が非
零となった後に、処理を再開し、帯域合成サンプルのサ
ンプル０〜サンプルＮ／２−１を計算して、不要帯域合
成サンプルが格納されていた領域に格納する。
【００３６】また、ＤＣＴ回路は、帯域合成サンプルの
Ｎ／２〜サンプルＮ−１を計算する際に、サンプルＮ／
２を最初に計算する。
Ｎ／２〜サンプルＮ−１を計算する際に、サンプルＮ／
２を最初に計算する。
【００３７】第１のアドレス生成回路（図１の３９）
が、ｎ回目のＤＣＴ結果のＮサンプルのうち、サンプル
０〜サンプルＮ／２−１とｎ＋１回目のＤＣＴ結果のＮ
サンプルのうちのサンプルＮ／２〜サンプルＮ−１の計
Ｎサンプルをそれぞれ第１〜第Ｎ／２、第Ｎ／２〜第Ｎ
−１の所定アドレスに格納する第１の配置方式のアドレ
スを生成し、第２のアドレス生成回路（図１の４０）
が、第１〜第Ｎ／４の所定アドレスと第３Ｎ／４＋１〜
第Ｎの所定アドレスにｎ回目のＤＣＴ結果のサンプル０
〜サンプルＮ／２−１を格納し、かつ、第Ｎ／４＋１〜
第Ｎ／２の所定アドレスおよび第Ｎ／２＋１〜第３Ｎ／
４の所定アドレスにｎ＋１回目のＤＣＴ結果のサンプル
Ｎ／２〜サンプルＮ−１が格納される第２の配置方式の
アドレスを生成し、アドレス選択回路（図１の４１）
は、帯域合成サンプルを帯域合成メモリに格納する際
に、第１の配置方式と第２の配置方式のうち、格納する
ブロックに前回書き込まれたときの配置方式とは異なる
配置方式を選択し、帯域合成メモリに出力する。
が、ｎ回目のＤＣＴ結果のＮサンプルのうち、サンプル
０〜サンプルＮ／２−１とｎ＋１回目のＤＣＴ結果のＮ
サンプルのうちのサンプルＮ／２〜サンプルＮ−１の計
Ｎサンプルをそれぞれ第１〜第Ｎ／２、第Ｎ／２〜第Ｎ
−１の所定アドレスに格納する第１の配置方式のアドレ
スを生成し、第２のアドレス生成回路（図１の４０）
が、第１〜第Ｎ／４の所定アドレスと第３Ｎ／４＋１〜
第Ｎの所定アドレスにｎ回目のＤＣＴ結果のサンプル０
〜サンプルＮ／２−１を格納し、かつ、第Ｎ／４＋１〜
第Ｎ／２の所定アドレスおよび第Ｎ／２＋１〜第３Ｎ／
４の所定アドレスにｎ＋１回目のＤＣＴ結果のサンプル
Ｎ／２〜サンプルＮ−１が格納される第２の配置方式の
アドレスを生成し、アドレス選択回路（図１の４１）
は、帯域合成サンプルを帯域合成メモリに格納する際
に、第１の配置方式と第２の配置方式のうち、格納する
ブロックに前回書き込まれたときの配置方式とは異なる
配置方式を選択し、帯域合成メモリに出力する。
【００３８】
【実施例】図１は、本発明の実施例の構成を示す図であ
る。図１を参照して、本発明の実施例において、逆量子
化回路２は、３２サンプルのサブバンドサンプル１を逆
量子化し、結果の３２サンプルＤＣＴサンプル３をＤＣ
Ｔメモリ４に格納する。
る。図１を参照して、本発明の実施例において、逆量子
化回路２は、３２サンプルのサブバンドサンプル１を逆
量子化し、結果の３２サンプルＤＣＴサンプル３をＤＣ
Ｔメモリ４に格納する。
【００３９】ＤＣＴ回路６は、ＤＣＴメモリ４に格納さ
れた３２サンプルのＤＣＴサンプル５にＤＣＴを施し、
結果の３２サンプルの帯域合成サンプル７を帯域合成メ
モリ８に格納する。
れた３２サンプルのＤＣＴサンプル５にＤＣＴを施し、
結果の３２サンプルの帯域合成サンプル７を帯域合成メ
モリ８に格納する。
【００４０】第１のアドレス生成回路３９と第２のアド
レス生成回路４０は、ＤＣＴ回路６が計算した帯域合成
サンプル７を帯域合成メモリ８に格納する際のアドレス
を生成する。
レス生成回路４０は、ＤＣＴ回路６が計算した帯域合成
サンプル７を帯域合成メモリ８に格納する際のアドレス
を生成する。
【００４１】第１のアドレス生成回路３９の生成するア
ドレスを図４（ａ）に、第２のアドレス生成回路４０の
生成するアドレスを図４（ｂ）に示す。
ドレスを図４（ａ）に、第２のアドレス生成回路４０の
生成するアドレスを図４（ｂ）に示す。
【００４２】アドレス選択回路４１は、第１及び第２の
アドレス生成回路３９、４０により生成されたアドレス
のうち、一方を選択し帯域合成メモリ８に出力する。
アドレス生成回路３９、４０により生成されたアドレス
のうち、一方を選択し帯域合成メモリ８に出力する。
【００４３】帯域合成メモリ８は、全部で４８０サンプ
ル分の帯域合成サンプル７を格納するメモリとして構成
され、３２サンプルを１つのブロックとして１５ブロッ
クから成っている。
ル分の帯域合成サンプル７を格納するメモリとして構成
され、３２サンプルを１つのブロックとして１５ブロッ
クから成っている。
【００４４】この帯域合成メモリ８には、ｉ回目のＤＣ
Ｔの結果の帯域合成サンプル７の３２サンプルのうちの
前半１６サンプル（ｓｙｎi［０］〜ｓｙｎi［１５］）
と、次のＤＣＴの結果である帯域合成サンプル７の３２
サンプルのうちの後半１６サンプル（ｓｙｎi+1［１
６］〜ｓｙｎi+1［３１］）がこの１５ブロックのうち
の１ブロックに順次格納されていく。
Ｔの結果の帯域合成サンプル７の３２サンプルのうちの
前半１６サンプル（ｓｙｎi［０］〜ｓｙｎi［１５］）
と、次のＤＣＴの結果である帯域合成サンプル７の３２
サンプルのうちの後半１６サンプル（ｓｙｎi+1［１
６］〜ｓｙｎi+1［３１］）がこの１５ブロックのうち
の１ブロックに順次格納されていく。
【００４５】すなわち、１回目のＤＣＴ結果の後半１６
サンプルはブロック１に、１回目のＤＣＴ結果の前半１
６サンプルと２回目のＤＣＴ結果の後半１６サンプルは
ブロック２に、２回目のＤＣＴ結果の前半１６サンプル
と３回目のＤＣＴ結果の後半サンプルがブロック３に、
という具合に格納されていく。
サンプルはブロック１に、１回目のＤＣＴ結果の前半１
６サンプルと２回目のＤＣＴ結果の後半１６サンプルは
ブロック２に、２回目のＤＣＴ結果の前半１６サンプル
と３回目のＤＣＴ結果の後半サンプルがブロック３に、
という具合に格納されていく。
【００４６】１５ブロックすべて格納し終わったら、次
のＤＣＴ結果は再びブロック１に格納される。
のＤＣＴ結果は再びブロック１に格納される。
【００４７】帯域合成回路１０は、帯域合成メモリ８に
格納されている帯域合成サンプル９を合計１６サンプル
取り出し、これらに積和演算を施し、１サンプルの出力
音声サンプル１１として出力する。
格納されている帯域合成サンプル９を合計１６サンプル
取り出し、これらに積和演算を施し、１サンプルの出力
音声サンプル１１として出力する。
【００４８】また、制御回路３８はこれらの回路全体の
動作の制御を行う。
動作の制御を行う。
【００４９】次に、本発明の実施例の動作について、上
記した従来例と比較しながら説明する。
記した従来例と比較しながら説明する。
【００５０】従来技術の動作を説明する図６を参照する
と、１６回目のＤＣＴが終わり、帯域合成メモリ１８の
ブロック１６に帯域合成サンプル１７が書き込まれた後
の３２サンプルの出力音声サンプル１１のｐｃｍ
16［０］〜ｐｃｍ16［３１］の計算には、ブロック１に
格納されている最も古い３２サンプルの帯域合成サンプ
ルのうちのｓｙｎ1［１７］〜ｓｙｎ1［３１］と、ブロ
ック１６に格納されている最も新しい３２サンプルの帯
域合成サンプルのうちのｓｙｎ16［１７］〜ｓｙｎ
16［１５］は必要ではない。
と、１６回目のＤＣＴが終わり、帯域合成メモリ１８の
ブロック１６に帯域合成サンプル１７が書き込まれた後
の３２サンプルの出力音声サンプル１１のｐｃｍ
16［０］〜ｐｃｍ16［３１］の計算には、ブロック１に
格納されている最も古い３２サンプルの帯域合成サンプ
ルのうちのｓｙｎ1［１７］〜ｓｙｎ1［３１］と、ブロ
ック１６に格納されている最も新しい３２サンプルの帯
域合成サンプルのうちのｓｙｎ16［１７］〜ｓｙｎ
16［１５］は必要ではない。
【００５１】また、その次の１７回目のＤＣＴが終わ
り、帯域合成メモリ１８のブロック１に帯域合成サンプ
ル１７が書き込まれた直後の３２サンプルの出力音声サ
ンプルのｐｃｍ17［０］〜ｐｃｍ17［３１］の計算に
は、ブロック２に格納されている最も古い３２サンプル
の帯域合成サンプル１９のうちのｓｙｎ2［１７］〜ｓ
ｙｎ2［３１］とブロック１に格納されている最も新し
い３２サンプルの帯域合成サンプル１９のうちのｓｙｎ
17［０］〜ｓｙｎ17［１５］は必要ではない。
り、帯域合成メモリ１８のブロック１に帯域合成サンプ
ル１７が書き込まれた直後の３２サンプルの出力音声サ
ンプルのｐｃｍ17［０］〜ｐｃｍ17［３１］の計算に
は、ブロック２に格納されている最も古い３２サンプル
の帯域合成サンプル１９のうちのｓｙｎ2［１７］〜ｓ
ｙｎ2［３１］とブロック１に格納されている最も新し
い３２サンプルの帯域合成サンプル１９のうちのｓｙｎ
17［０］〜ｓｙｎ17［１５］は必要ではない。
【００５２】一般に、最も古い３２サンプルの帯域合成
サンプル１９のうちのサンプル１７〜サンプル３１と、
最も新しい３２サンプルの帯域合成サンプル１９のうち
のサンプル０〜サンプル１５は必要ではない。
サンプル１９のうちのサンプル１７〜サンプル３１と、
最も新しい３２サンプルの帯域合成サンプル１９のうち
のサンプル０〜サンプル１５は必要ではない。
【００５３】本発明は、この処理手順を工夫をし、これ
らの不要データを記憶しないようにしてメモリを削減し
たものである。
らの不要データを記憶しないようにしてメモリを削減し
たものである。
【００５４】また、後に述べる方法で、最も古い帯域合
成サンプル１９のうちのサンプル１６を格納するための
メモリも削減することができる。
成サンプル１９のうちのサンプル１６を格納するための
メモリも削減することができる。
【００５５】本実施例の帯域合成メモリの使い方の一例
図２に、動作タイミングを図３のタイミングチャートと
して示す。
図２に、動作タイミングを図３のタイミングチャートと
して示す。
【００５６】ここでは、一例として、１５回のＤＣＴが
終了して、１５回分の結果の帯域合成サンプル７が帯域
合成メモリ８に格納されている状態を初期値として、１
６回目を説明する。
終了して、１５回分の結果の帯域合成サンプル７が帯域
合成メモリ８に格納されている状態を初期値として、１
６回目を説明する。
【００５７】まず、入力サブバンドサンプル１に逆量子
化を施し、結果のＤＣＴサンプル３をＤＣＴメモリ４に
格納し、その後、ＤＣＴサンプル７に対し、ＤＣＴを施
すが、これを次のようにする。
化を施し、結果のＤＣＴサンプル３をＤＣＴメモリ４に
格納し、その後、ＤＣＴサンプル７に対し、ＤＣＴを施
すが、これを次のようにする。
【００５８】図３において、で示した時刻から、１６
回目のＤＣＴを開始する。この時、１６回目のＤＣＴ結
果である３２サンプルの帯域合成サンプル９のｓｙｎ16
［０］〜ｓｙｎ16［３１］の中で、次の３２サンプルの
出力音声サンプルのｐｃｍ16［０］〜ｐｃｍ16［３１］
の計算に必要となるのは、ｓｙｎ16［１６］〜ｓｙｎ16
［３１］であるため、これらのサンプルから先に計算す
る。
回目のＤＣＴを開始する。この時、１６回目のＤＣＴ結
果である３２サンプルの帯域合成サンプル９のｓｙｎ16
［０］〜ｓｙｎ16［３１］の中で、次の３２サンプルの
出力音声サンプルのｐｃｍ16［０］〜ｐｃｍ16［３１］
の計算に必要となるのは、ｓｙｎ16［１６］〜ｓｙｎ16
［３１］であるため、これらのサンプルから先に計算す
る。
【００５９】ｐｃｍ16［０］の計算にはｓｙｎ16［１
６］が、ｐｃｍ16［１］の計算にはｓｙｎ16［１７］が
必要となるため、ｓｙｎ16［１６］、ｓｙｎ16［１
７］、ｓｙｎ16［１８］、…と順に計算していく（図３
の３２）。
６］が、ｐｃｍ16［１］の計算にはｓｙｎ16［１７］が
必要となるため、ｓｙｎ16［１６］、ｓｙｎ16［１
７］、ｓｙｎ16［１８］、…と順に計算していく（図３
の３２）。
【００６０】そして、ｓｙｎ16［１６］〜ｓｙｎ16［３
１］の計算が終わった後、帯域合成メモリ８が空くま
で、すなわち出力音声サンプルのｐｃｍ［１６］の計算
が終わるまで、帯域合成回路１０は制御回路３８にＤＣ
Ｔ待機信号４２を出力し、これによりＤＣＴ回路は待機
する（図３の３３）。
１］の計算が終わった後、帯域合成メモリ８が空くま
で、すなわち出力音声サンプルのｐｃｍ［１６］の計算
が終わるまで、帯域合成回路１０は制御回路３８にＤＣ
Ｔ待機信号４２を出力し、これによりＤＣＴ回路は待機
する（図３の３３）。
【００６１】上式（２）より、ｐｃｍ16［１６］の計算
後は、最も古い帯域合成サンプル９が格納されているブ
ロック２のｓｙｎ2［０］が格納されていた部分が、ｐ
ｃｍ16［１７］の計算後は、ｓｙｎ2［１］とｓｙｎ
1［３１］が、続いてｓｙｎ2［２］とｓｙｎ1［３
０］、ｓｙｎ2［３］とｓｙｎ1［２９］、…というよう
に、順番にメモリが空いていくため、この部分に、次の
出力音声サンプル１１のｐｃｍ17［０］〜ｐｃｍ17［３
１］の計算に必要となるｓｙｎ16［０］〜ｓｙｎ16［１
５］を計算し格納していく（図３の３４）。
後は、最も古い帯域合成サンプル９が格納されているブ
ロック２のｓｙｎ2［０］が格納されていた部分が、ｐ
ｃｍ16［１７］の計算後は、ｓｙｎ2［１］とｓｙｎ
1［３１］が、続いてｓｙｎ2［２］とｓｙｎ1［３
０］、ｓｙｎ2［３］とｓｙｎ1［２９］、…というよう
に、順番にメモリが空いていくため、この部分に、次の
出力音声サンプル１１のｐｃｍ17［０］〜ｐｃｍ17［３
１］の計算に必要となるｓｙｎ16［０］〜ｓｙｎ16［１
５］を計算し格納していく（図３の３４）。
【００６２】空いたところから順番に帯域合成サンプル
を格納していくが、格納するためのデータの配置は、図
４に示すように、２種類となるだけであり、アドレス選
択回路４１の選択を交互に変更することによって実現で
きる。
を格納していくが、格納するためのデータの配置は、図
４に示すように、２種類となるだけであり、アドレス選
択回路４１の選択を交互に変更することによって実現で
きる。
【００６３】すなわち、図２（ｂ）に示すように、ブロ
ック２に１６回目のＤＣＴ結果の前半を格納する際、ブ
ロック２に、予め図４（ａ）の配置で帯域合成サンプル
が格納されていた場合、新しいデータの配置では第２の
アドレス生成回路４０を選択し、図４（ｂ）の配置で帯
域合成サンプルを上書きする。
ック２に１６回目のＤＣＴ結果の前半を格納する際、ブ
ロック２に、予め図４（ａ）の配置で帯域合成サンプル
が格納されていた場合、新しいデータの配置では第２の
アドレス生成回路４０を選択し、図４（ｂ）の配置で帯
域合成サンプルを上書きする。
【００６４】この後のＤＣＴで、このブロックを上書き
するときは、再び第１のアドレス生成回路３９を選択
し、図４（ａ）の配置となる。なお、ｐｃｍ17［０］の
計算には最も古いブロックのｓｙｎ2［１６］を必要と
するが、ｓｙｎ2［１６］の格納されているブロック２
はｐｃｍ17［０］の計算をするときには、既に上書きが
始まっているが、上書きするアドレスは、書き込まれて
いるデータのアドレスとは異なるため、ｐｃｍ17［０］
の計算時には、まだ保存されているため使用できる。こ
のため、ｓｙｎ2［１６］を格納するためのメモリを備
える必要はなく、メモリ容量を削減できる。
するときは、再び第１のアドレス生成回路３９を選択
し、図４（ａ）の配置となる。なお、ｐｃｍ17［０］の
計算には最も古いブロックのｓｙｎ2［１６］を必要と
するが、ｓｙｎ2［１６］の格納されているブロック２
はｐｃｍ17［０］の計算をするときには、既に上書きが
始まっているが、上書きするアドレスは、書き込まれて
いるデータのアドレスとは異なるため、ｐｃｍ17［０］
の計算時には、まだ保存されているため使用できる。こ
のため、ｓｙｎ2［１６］を格納するためのメモリを備
える必要はなく、メモリ容量を削減できる。
【００６５】このように、従来技術においては、帯域合
成メモリ１８は３２サンプルのブロックを１６ブロック
必要あったが、本実施例では、帯域合成メモリ８は３２
サンプルのブロックは１５ブロックとなり、上記従来技
術と比べて６．２５％削減できる。
成メモリ１８は３２サンプルのブロックを１６ブロック
必要あったが、本実施例では、帯域合成メモリ８は３２
サンプルのブロックは１５ブロックとなり、上記従来技
術と比べて６．２５％削減できる。
【００６６】帯域合成メモリ８は、このような音声信号
処理回路で用いられるメモリの中では最も容量が大き
く、帯域合成メモリの容量を削減することにより、ＬＳ
Ｉのチップ面積を削減し、低価格化を図ることができ
る。
処理回路で用いられるメモリの中では最も容量が大き
く、帯域合成メモリの容量を削減することにより、ＬＳ
Ｉのチップ面積を削減し、低価格化を図ることができ
る。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
信号処理回路のメモリ容量の削減を達成し、コストを低
減するという効果を奏する。
信号処理回路のメモリ容量の削減を達成し、コストを低
減するという効果を奏する。
【００６８】その理由は、従来技術においては、例えば
５１２サンプル分必要であったメモリが、本発明によれ
ば４８０サンプルで済むようになり、メモリが削減され
たことにより、回路規模が削減されることによる。
５１２サンプル分必要であったメモリが、本発明によれ
ば４８０サンプルで済むようになり、メモリが削減され
たことにより、回路規模が削減されることによる。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における帯域合成メモリの使
われ方を説明するための図である。
われ方を説明するための図である。
【図３】本発明の一実施例における処理動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の一実施例で用いられる帯域合成メモリ
への書き込みの２種類の配置を示す図である。
への書き込みの２種類の配置を示す図である。
【図５】従来技術の構成を示す図である。
【図６】従来技術における帯域合成メモリの使われ方を
説明するための図である。
説明するための図である。
【図７】従来技術の処理動作を説明するためのタイミン
グチャートである。
グチャートである。
１ 入力サブバンドサンプル ２ 逆量子化サンプル ３ ＤＣＴサンプル ４ ＤＣＴメモリ ５ ＤＣＴサンプル ６ ＤＣＴ回路 ７ 帯域合成サンプル ８ 帯域合成メモリ ９ 帯域合成サンプル １０ 帯域合成回路 １１ 出力音声サンプル １２ 逆量子化回路 １３ ＤＣＴサンプル １４ ＤＣＴメモリ １５ ＤＣＴサンプル １６ ＤＣＴ回路 １７ 帯域合成回路 １８ 帯域合成メモリ １９ 帯域合成サンプル ２０ 帯域合成回路 ２１ 帯域合成メモリ ２２ １６回目のＤＣＴ結果の後半 ２３ 帯域合成メモリ ２４ １６回目のＤＣＴ結果の前半 ２５ 帯域合成メモリ ２６ １回目のＤＣＴ結果 ２７ １６回目のＤＣＴ結果 ２８ 帯域合成メモリ ２９ １７回目のＤＣＴ結果 ３０ １６回目のＤＣＴ結果 ３１ 逆量子化処理 ３２ ｓｙｎ16［１６］〜ｓｙｎ16［３１］の計算 ３３ ＤＣＴ回路の待機 ３４ ｓｙｎ16［０］〜ｓｙｎ16［１５］の計算 ３５ ｐｃｍ16［０］の計算 ３６ 逆量子化処理 ３７ ｓｙｎ17［０］〜ｓｙｎ17［０］の計算 ３８ 制御回路 ３９ アドレス生成回路１ ４０ アドレス生成回路２ ４１ アドレス選択回路 ４２ ＤＣＴ待機信号 ４３ 制御回路 ４４ アドレス生成回路
Claims (6)
- 【請求項１】予め各周波数帯域毎に分割され量子化され
た入力サブバンドサンプルに信号処理を施して出力音声
サンプルを得る音声信号処理回路において、 Ｎ（但し、Ｎは４倍数）サンプルの前記入力サブバンド
サンプルに、逆量子化を施してＮサンプルのＤＣＴサン
プルを出力する逆量子化回路と、 前記逆量子化回路から出力されたＮサンプルの前記ＤＣ
Ｔサンプルを格納するＤＣＴメモリと、 前記ＤＣＴメモリに格納されたＮサンプルの前記ＤＣＴ
サンプルに対して、離散コサイン変換（Ｄiscrete Ｃos
ine Ｔransform；「ＤＣＴ」という）を施し帯域合成サ
ンプルを算出するＤＣＴ回路と、 前記ＤＣＴ回路から出力された前記帯域合成サンプルを
Ｎサンプル格納することができるブロックをＭ−１（但
し、Ｍは２以上の整数）個有する帯域合成メモリと、前記ＤＣＴ回路から出力される前記帯域合成サンプルを
前記帯域合成メモリに格納する際のアドレスとして、不
要な帯域合成サンプルを格納しないように、２種のデー
タ配置方式を実現する アドレスをそれぞれ生成する第１
及び第２のアドレス生成回路と、 前記第１及び第２のアドレス生成回路でそれぞれ生成さ
れたアドレスを交互に選択して前記帯域合成メモリに出
力するアドレス選択回路と、 サンプリング周期毎に前記帯域合成メモリに格納された
前記帯域合成サンプルをＭサンプル取り出し、１サンプ
ルの出力音声サンプルを算出する帯域合成回路と、 を備えたことを特徴とする音声信号処理回路。 - 【請求項２】前記ＤＣＴ回路が、前記帯域合成サンプル
のサンプルＮ／２〜サンプルＮ−１を計算し、前記帯域
合成メモリに格納した後、処理を中断し、前記帯域合成
メモリの前記ブロックの中で、最も以前にＤＣＴ結果が
格納された前記ブロック中の前記帯域合成サンプルで、
前記出力音声サンプルの計算に既に使用し今後使用しな
い不要帯域合成サンプルの個数が非零となった後に、処
理を再開し、 前記帯域合成サンプルのサンプル０〜サンプルＮ／２−
１を計算して、前記不要帯域合成サンプルが格納されて
いた領域に格納することを特徴とする請求項１記載の音
声信号処理回路。 - 【請求項３】前記ＤＣＴ回路が、前記帯域合成サンプル
のＮ／２〜サンプルＮ−１を計算する際に、サンプルＮ
／２を最初に計算することを特徴とする請求項１記載の
音声信号処理回路。 - 【請求項４】前記第１のアドレス生成回路が、ｎ回目の
ＤＣＴ結果のＮサンプルのうち、サンプル０〜サンプル
Ｎ／２−１とｎ＋１回目のＤＣＴ結果のＮサンプルのう
ちのサンプルＮ／２〜サンプルＮ−１の計Ｎサンプルを
それぞれ第１〜第Ｎ／２、第Ｎ／２〜第Ｎ−１の所定ア
ドレスに格納する第１の配置方式を備え、 前記第２のアドレス生成回路が、前記第１〜第Ｎ／４の
所定アドレスと前記第３Ｎ／４＋１〜第Ｎの所定アドレ
スにｎ回目のＤＣＴ結果のサンプル０〜サンプルＮ／２
−１を格納し、かつ、前記第Ｎ／４＋１〜第Ｎ／２の所
定アドレスおよび前記第Ｎ／２＋１〜第３Ｎ／４の所定
アドレスにｎ＋１回目のＤＣＴ結果のサンプルＮ／２〜
サンプルＮ−１が格納される第２の配置方式を備え、 前記アドレス選択回路は、前記帯域合成サンプルを前記
帯域合成メモリに格納する際に、前記第１の配置方式と
前記第２の配置方式のうち、格納するブロックに前回書
き込まれたときの配置方式とは異なる配置方式を選択
し、前記帯域合成メモリに出力する、ことを特徴とする
請求項１記載のの音声信号処理回路。 - 【請求項５】予め各周波数帯域毎に分割され量子化され
た入力サブバンドサンプルに信号処理を施して出力音声
サンプルを得る音声信号処理回路において、 前記入力サブバンドサンプルに、逆量子化を施してなる
ＤＣＴサンプルをＤＣＴメモリに格納し、 前記ＤＣＴメモリに格納された前記ＤＣＴサンプルに対
して、離散コサイン変換（Ｄiscrete Ｃosine Ｔransfo
rm；「ＤＣＴ」という）を施し帯域合成サンプルを算出
するＤＣＴ回路を備え、 前記ＤＣＴ回路から出力される前記帯域合成サンプルを
帯域合成メモリに格納する際に、不要な帯域合成サンプ
ルを格納しないように、２種のデータ配置方式を実現す
る第１、第２のアドレス生成回路のアドレス出力を交互
に切替え制御する、ことを特徴とする音声信号処理回
路。 - 【請求項６】予め各周波数帯域毎に分割され量子化され
たＮ（Ｎは４の倍数）個の入力サブバンドサンプルに逆
量子化を施してＮ個のＤＣＴサンプルを出力する逆量子
化回路と、前記Ｎ個のＤＣＴサンプルを格納するＤＣＴメモリと 、前記ＤＣＴメモリに格納された前記Ｎ個のＤＣＴサンプ
ルに対して離散コサイン変換を施して１組がＮ個のサン
プルからなる帯域合成サンプルを出力するＤＣＴ回路
と 、前記ＤＣＴ回路から出力された前記帯域合成サンプルを
格納する帯域合成メモリと 、サンプリング周期毎に前記帯域合成メモリに格納された
帯域合成サンプルをＭ（Ｍは２以上の整数）組の各組か
らそれぞれ１サンプルづつ取り出して１サンプルの出力
音声サンプルを出力する帯域合成回路を備えた音声信号
処理回路において 、前記帯域合成メモリはＮ×（Ｍ−１）サンプル分のメモ
リ容量を持つことを特徴とする音声信号処理回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22776096A JP3255034B2 (ja) | 1996-08-09 | 1996-08-09 | 音声信号処理回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22776096A JP3255034B2 (ja) | 1996-08-09 | 1996-08-09 | 音声信号処理回路 |
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Family
ID=16865954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22776096A Expired - Fee Related JP3255034B2 (ja) | 1996-08-09 | 1996-08-09 | 音声信号処理回路 |
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| EP (1) | EP0823792A3 (ja) |
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|---|---|---|---|---|
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| US5448706A (en) * | 1992-05-13 | 1995-09-05 | Sharp Microelectronics Technology, Inc. | Address generator for multi-channel circular-buffer style processing |
| JPH06112909A (ja) * | 1992-09-28 | 1994-04-22 | Sony Corp | 改良ｄｃｔの信号変換装置 |
| US5572691A (en) * | 1993-04-21 | 1996-11-05 | Gi Corporation | Apparatus and method for providing multiple data streams from stored data using dual memory buffers |
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| JP3511721B2 (ja) * | 1995-03-15 | 2004-03-29 | ソニー株式会社 | 情報処理方法及び装置 |
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| JPH09148937A (ja) * | 1995-11-21 | 1997-06-06 | Sony Corp | 符号化処理方法、復号化処理方法、符号化処理装置および復号化処理装置 |
| TW301103B (en) * | 1996-09-07 | 1997-03-21 | Nat Science Council | The time domain alias cancellation device and its signal processing method |
-
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- 1996-08-09 JP JP22776096A patent/JP3255034B2/ja not_active Expired - Fee Related
-
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- 1997-08-08 EP EP97113740A patent/EP0823792A3/en not_active Withdrawn
- 1997-08-11 US US08/907,869 patent/US6253303B1/en not_active Expired - Lifetime
Also Published As
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