JPH04220831A - 汎用型フォーマット同期装置 - Google Patents
汎用型フォーマット同期装置Info
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- JPH04220831A JPH04220831A JP2412261A JP41226190A JPH04220831A JP H04220831 A JPH04220831 A JP H04220831A JP 2412261 A JP2412261 A JP 2412261A JP 41226190 A JP41226190 A JP 41226190A JP H04220831 A JPH04220831 A JP H04220831A
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008676 import Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、リモート・センシング
画像等のフォーマット同期に関するものである。
画像等のフォーマット同期に関するものである。
【０００２】
【従来の技術】従来の技術では、それぞれの衛星等の伝
送フォーマットに対応したフォーマット同期装置を開発
し、コンピュータにデータ取込みを行っていた。従来の
技術の例を６０ビットの同期信号を持つ気象衛星ＮＯＡ
Ａの伝送フォーマットについてフォーマット同期装置を
開発した場合の具体例を図７に示す。
送フォーマットに対応したフォーマット同期装置を開発
し、コンピュータにデータ取込みを行っていた。従来の
技術の例を６０ビットの同期信号を持つ気象衛星ＮＯＡ
Ａの伝送フォーマットについてフォーマット同期装置を
開発した場合の具体例を図７に示す。
【０００３】図７において、４１はシフトレジスタ、４
２は一致回路、４３は同期パターン記憶部、４４はビッ
ト・スリップ制御部、４５はビット・カウンタ、４６は
シフトレジスタ、４７はシリアル・パラレル制御部をそ
れぞれ示している。
２は一致回路、４３は同期パターン記憶部、４４はビッ
ト・スリップ制御部、４５はビット・カウンタ、４６は
シフトレジスタ、４７はシリアル・パラレル制御部をそ
れぞれ示している。
【０００４】図７は、同期ビットが６０ビット固定、ビ
ット・スリップ幅が±３ビット固定、フレーム・ビット
長が１１０９００ビット固定、ワード長が１０ビット固
定のフォーマット同期装置の例を示すものである。
ット・スリップ幅が±３ビット固定、フレーム・ビット
長が１１０９００ビット固定、ワード長が１０ビット固
定のフォーマット同期装置の例を示すものである。
【０００５】図７のフォーマット同期装置の動作につい
て説明する。シフトレジスタ４１には、データとクロッ
クが入力される。一致回路４２は、シフトレジスタ４１
の内容と同期パターン記憶部４３の内容とを比較し、６
０ビットが全て一致したならば、一致信号をビット・ス
リップ制御部４４に送る。ビット・スリップ制御部４４
は、ビット・カウンタ４５の値が１１０９００±３の範
囲にあるときに一致信号が送られてきたならば、ビット
・カウンタ４５を初期値（オール０）に戻すと共に、シ
リアル・パラレル制御部４７に対してシリアル・パラレ
ル変換を指令する。シリアル・パラレル制御部４７は、
シリアル・パラレル変換指令を受け取ったならば、シフ
トレジスタ４１から出力されるシリアル・データをシフ
トレジスタ４６に取り込み、シフトレジスタ４６に１０
ビット格納される毎にシフトレジスタ４６の内容を並列
出力する。
て説明する。シフトレジスタ４１には、データとクロッ
クが入力される。一致回路４２は、シフトレジスタ４１
の内容と同期パターン記憶部４３の内容とを比較し、６
０ビットが全て一致したならば、一致信号をビット・ス
リップ制御部４４に送る。ビット・スリップ制御部４４
は、ビット・カウンタ４５の値が１１０９００±３の範
囲にあるときに一致信号が送られてきたならば、ビット
・カウンタ４５を初期値（オール０）に戻すと共に、シ
リアル・パラレル制御部４７に対してシリアル・パラレ
ル変換を指令する。シリアル・パラレル制御部４７は、
シリアル・パラレル変換指令を受け取ったならば、シフ
トレジスタ４１から出力されるシリアル・データをシフ
トレジスタ４６に取り込み、シフトレジスタ４６に１０
ビット格納される毎にシフトレジスタ４６の内容を並列
出力する。
【０００６】
【発明が解決しようとする課題】人工衛星の種類や搭載
されるセンサの種類などによって人工衛星からの伝送フ
ォーマットが相違する。従来の技術では、それぞれの衛
星等の伝送フォーマットに対応したフォーマット同期装
置を開発し、コンピュータにデータ取込みを行っていた
。従って、汎用性がなく、システムにおいてそのつどフ
ォーマット同期装置を開発する必要があった。
されるセンサの種類などによって人工衛星からの伝送フ
ォーマットが相違する。従来の技術では、それぞれの衛
星等の伝送フォーマットに対応したフォーマット同期装
置を開発し、コンピュータにデータ取込みを行っていた
。従って、汎用性がなく、システムにおいてそのつどフ
ォーマット同期装置を開発する必要があった。
【０００７】本発明は、上記の考察に基づくものであっ
て、種々の伝送フォーマットに対応できる汎用型フォー
マット同期装置を提供することを目的としている。
て、種々の伝送フォーマットに対応できる汎用型フォー
マット同期装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。図１に示すように、本発明の汎用型フォーマ
ット同期装置は、 ディジタル相関器と、 ビット・スリップ判定制御手段と、 ウインドウ生成手段と、 シリアル・パラレル変換手段と、 レジスタ更新手段と を具備する汎用型フォーマット同期装置であって、ディ
ジタル相関器は、データとクロックが入力されるデータ
・シフトレジスタと、同期パターンがセットされる同期
パターン・レジスタと、マスク・レジスタと、データ・
シフトレジスタの値とマスクされた同期パターン・レジ
スタの値が一致した時に同期指示信号を出力する比較同
期パターン一致部とを具備し、ウインドウ生成部は、１
フレームのビット数を設定するためのフレーム・ビット
長設定レジスタと、ビット・スリップ値を設定するため
のビット・スリップ値設定レジスタと、ビット数を計数
するカウンタとを有し、比較同期パターン一致部から同
期指示信号が出力された後のビット数をカウンタで計数
し、当該ビット計数値がフレーム・ビット長設定レジス
タ及びビット・スリップ値設定レジスタの値によって定
まる範囲になったときにウインドウを開くように構成さ
れ、ビット・スリップ判定制御手段は、ウインドウが開
いている状態の下において同期指示信号を受け、フレー
ム同期が掛かったときには、データ・シフトレジスタか
ら出力されるシリアル・データをシリアル・パラレル変
換手段に送出するように構成され、シリアル・パラレル
変換手段は、ワード長設定レジスタを有し、入力された
シリアル・データをワード長設定レジスタの値で指定さ
れた幅のパラレル・データに変換するように構成され、
レジスタ更新手段は、コンピュータの指示に従って、マ
スク・レジスタ，同期パターン・レジスタ，フレーム・
ビット長設定レジスタ，ビット・スリップ値設定レジス
タ及びワード長設定レジスタの値を更新できるように構
成されていることを特徴とするものである。
図である。図１に示すように、本発明の汎用型フォーマ
ット同期装置は、 ディジタル相関器と、 ビット・スリップ判定制御手段と、 ウインドウ生成手段と、 シリアル・パラレル変換手段と、 レジスタ更新手段と を具備する汎用型フォーマット同期装置であって、ディ
ジタル相関器は、データとクロックが入力されるデータ
・シフトレジスタと、同期パターンがセットされる同期
パターン・レジスタと、マスク・レジスタと、データ・
シフトレジスタの値とマスクされた同期パターン・レジ
スタの値が一致した時に同期指示信号を出力する比較同
期パターン一致部とを具備し、ウインドウ生成部は、１
フレームのビット数を設定するためのフレーム・ビット
長設定レジスタと、ビット・スリップ値を設定するため
のビット・スリップ値設定レジスタと、ビット数を計数
するカウンタとを有し、比較同期パターン一致部から同
期指示信号が出力された後のビット数をカウンタで計数
し、当該ビット計数値がフレーム・ビット長設定レジス
タ及びビット・スリップ値設定レジスタの値によって定
まる範囲になったときにウインドウを開くように構成さ
れ、ビット・スリップ判定制御手段は、ウインドウが開
いている状態の下において同期指示信号を受け、フレー
ム同期が掛かったときには、データ・シフトレジスタか
ら出力されるシリアル・データをシリアル・パラレル変
換手段に送出するように構成され、シリアル・パラレル
変換手段は、ワード長設定レジスタを有し、入力された
シリアル・データをワード長設定レジスタの値で指定さ
れた幅のパラレル・データに変換するように構成され、
レジスタ更新手段は、コンピュータの指示に従って、マ
スク・レジスタ，同期パターン・レジスタ，フレーム・
ビット長設定レジスタ，ビット・スリップ値設定レジス
タ及びワード長設定レジスタの値を更新できるように構
成されていることを特徴とするものである。
【０００９】
【作用】ディジタル相関器は、マスクされた同期パター
ン・レジスタの値とデータ・シフトレジスタの値とを比
較し、両者が一致した場合には、同期指示信号を出力す
る。ウインドウ生成部は、フレーム長およびビット・ス
リップ値を定めるための２個のレジスタを有している。 例えば、フレーム長は１１０９００ビットであり、ビッ
ト・スリップ値は±３である。ウインドウ生成部は、デ
ィジタル相関器によって同期信号が検出された後のビッ
ト数を計数する。そして、フレーム長は１１０９００ビ
ットであり、ビット・スリップ値が±３である場合には
、ビット計数値が１１０８９７〜１１０９０３の期間は
、ウインドウを開く。ビット・スリップ判定制御手段は
、ウインドウが開いている状態の下で同期指示信号が入
力された場合には、ロック信号をオンし、データ・シフ
トレジスタから出力されるシリアル・データをシリアル
・パラレル変換手段に送る。シリアル・パラレル変換手
段は、ワード長設定レジスタを有している。ワード長設
定レジスタが１ワードが例えば１０ビットであることを
示している場合には、シリアル・パラレル変換手段は、
入力されたシリアル・データを１０ビット幅のパラレル
・データに変換する。レジスタ更新手段は、コンピュー
タからの指示に従って、マスク・レジスタ，同期パター
ン・レジスタ，フレーム・ビット長設定レジスタ，ビッ
ト・スリップ値設定レジスタ，ワード長設定レジスタの
値を更新する。
ン・レジスタの値とデータ・シフトレジスタの値とを比
較し、両者が一致した場合には、同期指示信号を出力す
る。ウインドウ生成部は、フレーム長およびビット・ス
リップ値を定めるための２個のレジスタを有している。 例えば、フレーム長は１１０９００ビットであり、ビッ
ト・スリップ値は±３である。ウインドウ生成部は、デ
ィジタル相関器によって同期信号が検出された後のビッ
ト数を計数する。そして、フレーム長は１１０９００ビ
ットであり、ビット・スリップ値が±３である場合には
、ビット計数値が１１０８９７〜１１０９０３の期間は
、ウインドウを開く。ビット・スリップ判定制御手段は
、ウインドウが開いている状態の下で同期指示信号が入
力された場合には、ロック信号をオンし、データ・シフ
トレジスタから出力されるシリアル・データをシリアル
・パラレル変換手段に送る。シリアル・パラレル変換手
段は、ワード長設定レジスタを有している。ワード長設
定レジスタが１ワードが例えば１０ビットであることを
示している場合には、シリアル・パラレル変換手段は、
入力されたシリアル・データを１０ビット幅のパラレル
・データに変換する。レジスタ更新手段は、コンピュー
タからの指示に従って、マスク・レジスタ，同期パター
ン・レジスタ，フレーム・ビット長設定レジスタ，ビッ
ト・スリップ値設定レジスタ，ワード長設定レジスタの
値を更新する。
【００１０】
【実施例】図２は本発明の１実施例のブロック図である
。同図において、１はディジタル相関器、２はデータ・
シフトレジスタ、３は比較・同期パターン一致回路、４
はマスク・レジスタ、５は同期パターン・レジスタ、６
はビット・スリップ判定制御部、７はスリップ許容値レ
ジスタ、８は比較一致部、９はビット・スリップ・カウ
ンタ、１０はビット・カウント値設定レジスタ、１１は
比較一致部、１２はビット・カウンタ、１３はＡＮＤ回
路、１４はワード長設定レジスタ、１５はシリアル・パ
ラレル変換装置、１６は送出レジスタ、１７は汎用イン
タフェース用トランシーバＩＣ、１８は８ビット・レジ
スタをそれぞれ示している。
。同図において、１はディジタル相関器、２はデータ・
シフトレジスタ、３は比較・同期パターン一致回路、４
はマスク・レジスタ、５は同期パターン・レジスタ、６
はビット・スリップ判定制御部、７はスリップ許容値レ
ジスタ、８は比較一致部、９はビット・スリップ・カウ
ンタ、１０はビット・カウント値設定レジスタ、１１は
比較一致部、１２はビット・カウンタ、１３はＡＮＤ回
路、１４はワード長設定レジスタ、１５はシリアル・パ
ラレル変換装置、１６は送出レジスタ、１７は汎用イン
タフェース用トランシーバＩＣ、１８は８ビット・レジ
スタをそれぞれ示している。
【００１１】ディジタル相関器１は、同期信号の検出を
行うものである。ディジタル相関器１は、データ・シフ
トレジスタ２，比較・同期パターン一致回路３，マスク
・レジスタ４，同期パターン・レジスタ５から構成され
ている。データ・シフトレジスタ２，比較・同期パター
ン一致回路３，マスク・レジスタ４，同期パターン・レ
ジスタ５は、例えば６４ビット構成のものである。デー
タ・シフトレジスタ２には、データとクロックが入力さ
れる。同期パターン・レジスタ５には、同期パターンが
セットされる。マスク・レジスタ４は、同期パターン・
レジスタ５の不要な部分をマスクするものである。例え
ば、同期信号が６０ビットの場合には、マスク・レジス
タ４のビット０〜ビット３が０とされ、ビット４〜ビッ
ト６３が１とされる。
行うものである。ディジタル相関器１は、データ・シフ
トレジスタ２，比較・同期パターン一致回路３，マスク
・レジスタ４，同期パターン・レジスタ５から構成され
ている。データ・シフトレジスタ２，比較・同期パター
ン一致回路３，マスク・レジスタ４，同期パターン・レ
ジスタ５は、例えば６４ビット構成のものである。デー
タ・シフトレジスタ２には、データとクロックが入力さ
れる。同期パターン・レジスタ５には、同期パターンが
セットされる。マスク・レジスタ４は、同期パターン・
レジスタ５の不要な部分をマスクするものである。例え
ば、同期信号が６０ビットの場合には、マスク・レジス
タ４のビット０〜ビット３が０とされ、ビット４〜ビッ
ト６３が１とされる。
【００１２】比較・同期パターン一致回路３は、データ
・シフトレジスタ２のビットｎと同期パターン・レジス
タ５のビットｎとを比較する一致回路、この一致回路の
出力とマスク・レジスタのビットｎが入力されるＡＮＤ
ゲート、６４個のＡＮＤゲートの内で何個のＡＮＤゲー
トが１を出力しているかを計算する加算器を有している
。マスク・レジスタ４のビットの内で４個が０，他が１
の場合には、加算器が６０を計数した時に、Ｓｙｎｃ−
ＧＯ信号がビット・スリップ判定制御部６に送出される
。なお、ｎは０，１，…，６３である。
・シフトレジスタ２のビットｎと同期パターン・レジス
タ５のビットｎとを比較する一致回路、この一致回路の
出力とマスク・レジスタのビットｎが入力されるＡＮＤ
ゲート、６４個のＡＮＤゲートの内で何個のＡＮＤゲー
トが１を出力しているかを計算する加算器を有している
。マスク・レジスタ４のビットの内で４個が０，他が１
の場合には、加算器が６０を計数した時に、Ｓｙｎｃ−
ＧＯ信号がビット・スリップ判定制御部６に送出される
。なお、ｎは０，１，…，６３である。
【００１３】ビット・スリップ判定制御部６は、Ｓｙｎ
ｃ−ＧＯ信号が送られて来た時には、ビット・スリップ
・カウンタ９およびビット・カウンタ１２にオール０を
ロードする。また、ビット・スリップ判定制御部６は、
Ｓｙｎｃ−ＧＯ信号が送られて来た時に比較一致部８の
出力がオン（論理１）であれば、ＬＯＣＫ信号をオンに
する。
ｃ−ＧＯ信号が送られて来た時には、ビット・スリップ
・カウンタ９およびビット・カウンタ１２にオール０を
ロードする。また、ビット・スリップ判定制御部６は、
Ｓｙｎｃ−ＧＯ信号が送られて来た時に比較一致部８の
出力がオン（論理１）であれば、ＬＯＣＫ信号をオンに
する。
【００１４】スリップ許容値レジスタ７には、スリップ
許容値がセットされる。例えば±３のビット・スリップ
を許容する場合には、数値６がスリップ許容値レジスタ
７にセットされる。比較一致部８は、ビット・スリップ
・カウンタ９に対するイネーブル信号がオンであること
を条件として、ビット・スリップ・カウンタ９の値ｘが
０≦ｘ≦スリップ許容値である場合には出力をオンし、
そうでない場合には出力をオフするものである。
許容値がセットされる。例えば±３のビット・スリップ
を許容する場合には、数値６がスリップ許容値レジスタ
７にセットされる。比較一致部８は、ビット・スリップ
・カウンタ９に対するイネーブル信号がオンであること
を条件として、ビット・スリップ・カウンタ９の値ｘが
０≦ｘ≦スリップ許容値である場合には出力をオンし、
そうでない場合には出力をオフするものである。
【００１５】ビット・カウント値設定レジスタ１０には
、ビット・カウント値が設定される。例えば、１フレー
ムが１１０９００であり且つビット・スリップ値が±３
の場合には１１０８９７がビット・カウント値設定レジ
スタ１０にセットされる。比較一致部１１は、ビット・
カウント値設定レジスタ１０の内容とビット・カウンタ
１２の内容とを比較し、ビット・カウンタ１２の値がビ
ット・カウント値設定レジスタ１０の値以上になった場
合にはビット・スリップ・カウンタ９にイネーブル信号
を送る。ビット・カウンタ１２は、ビット数（クロック
数）を計数するものである。
、ビット・カウント値が設定される。例えば、１フレー
ムが１１０９００であり且つビット・スリップ値が±３
の場合には１１０８９７がビット・カウント値設定レジ
スタ１０にセットされる。比較一致部１１は、ビット・
カウント値設定レジスタ１０の内容とビット・カウンタ
１２の内容とを比較し、ビット・カウンタ１２の値がビ
ット・カウント値設定レジスタ１０の値以上になった場
合にはビット・スリップ・カウンタ９にイネーブル信号
を送る。ビット・カウンタ１２は、ビット数（クロック
数）を計数するものである。
【００１６】ＡＮＤ回路１３には、データ・シフトレジ
スタ２の出力とＬＯＣＫ信号とが入力される。ＬＯＣＫ
信号がオンすると、データ・シフトレジスタ２の出力は
、シリアル・パラレル変換装置１５に送られる。ワード
長設定レジスタ１４には、１ワードを構成するビット数
が設定される。シリアル・パラレル変換装置１５は、ワ
ード長設定レジスタ１４の内容を参照して、シリアル・
データをパラレル・データに変換する。シリアル・パラ
レル変換装置１５から出力されるパラレル・データは、
送出レジスタ１６を介してコンピュータ（図示せず）に
送られる。
スタ２の出力とＬＯＣＫ信号とが入力される。ＬＯＣＫ
信号がオンすると、データ・シフトレジスタ２の出力は
、シリアル・パラレル変換装置１５に送られる。ワード
長設定レジスタ１４には、１ワードを構成するビット数
が設定される。シリアル・パラレル変換装置１５は、ワ
ード長設定レジスタ１４の内容を参照して、シリアル・
データをパラレル・データに変換する。シリアル・パラ
レル変換装置１５から出力されるパラレル・データは、
送出レジスタ１６を介してコンピュータ（図示せず）に
送られる。
【００１７】マスク・レジスタ４，同期パターン・レジ
スタ５，ビット・カウント値設定レジスタ１０，スリッ
プ許容値レジスタ７，ワード長設定レジスタ１４は、８
個の直列入力・並列出力のシフトレジスタから構成され
る。マスク・レジスタ４の直列入力は８ビット・レジス
タ１８のビット０に接続され、同期パターン・レジスタ
５の直列入力は８ビット・レジスタ１８のビット１に接
続される。その他については図示の通りである。コンピ
ュータは、ＲＳ２３２Ｃ等のインタフェース及び汎用イ
ンタフェース用トランシーバＩＣ１７を介して８ビット
・レジスタ１８にデータを書き込むことが出来る。８ビ
ット・レジスタ１８に必要回数データを書き込むことに
よって、マスク・レジスタ４，同期パターン・レジスタ
５，ビット・カウント値設定レジスタ１０，スリップ許
容値レジスタ７，ワード長設定レジスタ１４にデータを
書き込むことが出来る。
スタ５，ビット・カウント値設定レジスタ１０，スリッ
プ許容値レジスタ７，ワード長設定レジスタ１４は、８
個の直列入力・並列出力のシフトレジスタから構成され
る。マスク・レジスタ４の直列入力は８ビット・レジス
タ１８のビット０に接続され、同期パターン・レジスタ
５の直列入力は８ビット・レジスタ１８のビット１に接
続される。その他については図示の通りである。コンピ
ュータは、ＲＳ２３２Ｃ等のインタフェース及び汎用イ
ンタフェース用トランシーバＩＣ１７を介して８ビット
・レジスタ１８にデータを書き込むことが出来る。８ビ
ット・レジスタ１８に必要回数データを書き込むことに
よって、マスク・レジスタ４，同期パターン・レジスタ
５，ビット・カウント値設定レジスタ１０，スリップ許
容値レジスタ７，ワード長設定レジスタ１４にデータを
書き込むことが出来る。
【００１８】マスク・パターン■及び同期パターン■は
、例えば６４ビット構成であり、指定できる項目は同期
ビットの指定範囲であり、指定可能可変範囲は１〜６４
ビットである。ビット・カウンタ値■は、例えば３２ビ
ットであり、指定できる項目は１フレームのビット長で
あり、指定可能可変範囲は１〜４Ｇビットである。ビッ
ト・スリップ値■は、例えば８ビット構成であり、指定
できる項目はビット・スリップ値許容値であり、指定可
能可変範囲は±０〜１２７である。ワード長■は、例え
ば６ビットであり、指定できる項目はワード長指定レジ
スタであり、指定可能可変範囲は１〜６４ビットである
。
、例えば６４ビット構成であり、指定できる項目は同期
ビットの指定範囲であり、指定可能可変範囲は１〜６４
ビットである。ビット・カウンタ値■は、例えば３２ビ
ットであり、指定できる項目は１フレームのビット長で
あり、指定可能可変範囲は１〜４Ｇビットである。ビッ
ト・スリップ値■は、例えば８ビット構成であり、指定
できる項目はビット・スリップ値許容値であり、指定可
能可変範囲は±０〜１２７である。ワード長■は、例え
ば６ビットであり、指定できる項目はワード長指定レジ
スタであり、指定可能可変範囲は１〜６４ビットである
。
【００１９】図３は同期検出とビット・スリップを判り
易く説明するための図、図４は動作を示すタイムチャー
トである。図３において、２０は同期信号検出部、２１
はリアルタイム同期検出部、２２は合致数判定＆極性判
定部、２３はビット・スリップ検出部、２４は１７ビッ
ト・カウンタ＆デコーダ、２５はロード・フリップ・フ
ロップ、２６はロック・フリップ・フロップ、２７は反
転フリップ・フロップ、２８はＥＯＲ回路、２９はＡＮ
Ｄ回路、３０はシフトレジスタ、３１はレジスタ、３２
はドライバをそれぞれ示している。
易く説明するための図、図４は動作を示すタイムチャー
トである。図３において、２０は同期信号検出部、２１
はリアルタイム同期検出部、２２は合致数判定＆極性判
定部、２３はビット・スリップ検出部、２４は１７ビッ
ト・カウンタ＆デコーダ、２５はロード・フリップ・フ
ロップ、２６はロック・フリップ・フロップ、２７は反
転フリップ・フロップ、２８はＥＯＲ回路、２９はＡＮ
Ｄ回路、３０はシフトレジスタ、３１はレジスタ、３２
はドライバをそれぞれ示している。
【００２０】同期信号検出部２０は、図２のディジタル
相関器１に相当する。ビット・スリップ検出部２３，フ
リップ・フロップ２５ないし２７及びＥＯＲ回路２８は
、図２のビット・スリップ判定制御部６に相当する。 １７ビット・カウンタ＆デコーダ２４は、図２の符号７
〜１２の部分に相当する。ＡＮＤ回路２９は、図２のＡ
ＮＤ回路１３に相当する。シフトレジスタ３０は、図２
のシリアル・パラレル変換装置１５に相当する。レジス
タ３１は図２の送出レジスタ１６に相当する。
相関器１に相当する。ビット・スリップ検出部２３，フ
リップ・フロップ２５ないし２７及びＥＯＲ回路２８は
、図２のビット・スリップ判定制御部６に相当する。 １７ビット・カウンタ＆デコーダ２４は、図２の符号７
〜１２の部分に相当する。ＡＮＤ回路２９は、図２のＡ
ＮＤ回路１３に相当する。シフトレジスタ３０は、図２
のシリアル・パラレル変換装置１５に相当する。レジス
タ３１は図２の送出レジスタ１６に相当する。
【００２１】図３の装置の動作について説明する。■
信号がデータ（クロック・サンプル）として入力され
る。■ 同期信号検出部２０において予めロードされ
ている同期パターンと比較を行う。データはシフトレジ
スタ（６４ビット）の遅延を経て出力される。■ 比
較した後、合致したビット数の加算を行い、全て合致（
６０ビット）したら、Ｓｙｎｃ−ＧＯをビット・スリッ
プ検出部２３に送出する。■ Ｓｙｎｃ−ＧＯからＬ
ＯＡＤが生成され、１７ビット・カウンタに初期値がロ
ードされ、カウンタはオール０となる。■ その後、
１フレーム分（１１０９００）がカウントされ、次のＳ
ｙｎｃ−ＧＯが１１０９００±３ビットのウインドウに
入るか否かを検出する（図４のタイムチャートを参照）
。■ Ｓｙｎｃ−ＧＯが±３ビット内に来れば、再び
ロードされ、ロック・フリップ・フロップ２６がセット
される。 ■ ロック・フリップ・フロップ２６のセット信号に
よりＡＮＤ回路２９が開き、シフトレジスタ３０にデー
タが入力され、パラレル変換された後、レジスタ３１及
びドライバ３２を経てコンピュータに送出される。■
その後、この動作が信号の入力される限り繰り返され
、同期信号の検出とビット・スリップの検出が連続的に
実行される。■ Ｓｙｎｃ−ＧＯが±３ビットを越え
た場合はロック・フリップ・フロップ２６がリセットさ
れ、データは送出されなくなり、再び最初からカウント
を行い、同様に動作する。
信号がデータ（クロック・サンプル）として入力され
る。■ 同期信号検出部２０において予めロードされ
ている同期パターンと比較を行う。データはシフトレジ
スタ（６４ビット）の遅延を経て出力される。■ 比
較した後、合致したビット数の加算を行い、全て合致（
６０ビット）したら、Ｓｙｎｃ−ＧＯをビット・スリッ
プ検出部２３に送出する。■ Ｓｙｎｃ−ＧＯからＬ
ＯＡＤが生成され、１７ビット・カウンタに初期値がロ
ードされ、カウンタはオール０となる。■ その後、
１フレーム分（１１０９００）がカウントされ、次のＳ
ｙｎｃ−ＧＯが１１０９００±３ビットのウインドウに
入るか否かを検出する（図４のタイムチャートを参照）
。■ Ｓｙｎｃ−ＧＯが±３ビット内に来れば、再び
ロードされ、ロック・フリップ・フロップ２６がセット
される。 ■ ロック・フリップ・フロップ２６のセット信号に
よりＡＮＤ回路２９が開き、シフトレジスタ３０にデー
タが入力され、パラレル変換された後、レジスタ３１及
びドライバ３２を経てコンピュータに送出される。■
その後、この動作が信号の入力される限り繰り返され
、同期信号の検出とビット・スリップの検出が連続的に
実行される。■ Ｓｙｎｃ−ＧＯが±３ビットを越え
た場合はロック・フリップ・フロップ２６がリセットさ
れ、データは送出されなくなり、再び最初からカウント
を行い、同様に動作する。
【００２２】図５は汎用型フォーマット同期装置の使用
例を示す図である。本発明の汎用型フォーマット同期装
置は、図５（ａ），（ｂ）に示すように、人工衛星また
は他の飛翔体等から電波あるいは他の手段によって伝送
される大量の信号（ＰＣＭ情報）を受信し、その復調さ
れた信号から汎用型フォーマット同期装置により内部に
含まれる同期信号パターンを検出し、フレームのビット
・カウント，ビット・スリップ救済処理、ワード毎のシ
リアル・パラレル変換を行い、必要なデータをコンピュ
ータ・システムに高速転送し、画像表示等を行うもので
ある。
例を示す図である。本発明の汎用型フォーマット同期装
置は、図５（ａ），（ｂ）に示すように、人工衛星また
は他の飛翔体等から電波あるいは他の手段によって伝送
される大量の信号（ＰＣＭ情報）を受信し、その復調さ
れた信号から汎用型フォーマット同期装置により内部に
含まれる同期信号パターンを検出し、フレームのビット
・カウント，ビット・スリップ救済処理、ワード毎のシ
リアル・パラレル変換を行い、必要なデータをコンピュ
ータ・システムに高速転送し、画像表示等を行うもので
ある。
【００２３】新しいタイプの人工衛星等に対応して受信
データを取込み可能とする場合には、図５（ｃ），（ｄ
）に示すように、先ずコンピュータ・システムにより初
期設定の情報を作成し、汎用フォーマット同期装置にロ
ードし、直ちに受信可能状態となり、システム運用でき
る。
データを取込み可能とする場合には、図５（ｃ），（ｄ
）に示すように、先ずコンピュータ・システムにより初
期設定の情報を作成し、汎用フォーマット同期装置にロ
ードし、直ちに受信可能状態となり、システム運用でき
る。
【００２４】図６は本発明の汎用型フォーマット同期装
置の他の使用例を示す図である。図６に示すように、同
一の汎用型フォーマット同期装置を２組使用し、メイン
・フレームとサブ・フレームの同期ワードの検出を行う
ことができる。図６のシステムでは、汎用型フォーマッ
ト同期装置Ｄ１で主同期信号を検出し、同期装置Ｄ１か
らはＬＯＣＫ信号をコンピュータに通知する。汎用型フ
ォーマット同期装置Ｄ２で副同期信号を検出し、同様に
ＬＯＣＫ信号をコンピュータに通知し、メイン・フレー
ムの同期信号検出後のサブ・フレーム検出を可能としコ
ンピュータに取込みを可能にする。
置の他の使用例を示す図である。図６に示すように、同
一の汎用型フォーマット同期装置を２組使用し、メイン
・フレームとサブ・フレームの同期ワードの検出を行う
ことができる。図６のシステムでは、汎用型フォーマッ
ト同期装置Ｄ１で主同期信号を検出し、同期装置Ｄ１か
らはＬＯＣＫ信号をコンピュータに通知する。汎用型フ
ォーマット同期装置Ｄ２で副同期信号を検出し、同様に
ＬＯＣＫ信号をコンピュータに通知し、メイン・フレー
ムの同期信号検出後のサブ・フレーム検出を可能としコ
ンピュータに取込みを可能にする。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、各種同期パターンに対応して受信システムを
構築できる。また、ホスト・コンピュータからの初期パ
ターン設定により、本発明の汎用型フォーマット同期装
置を汎用的に使用することが出来る。
によれば、各種同期パターンに対応して受信システムを
構築できる。また、ホスト・コンピュータからの初期パ
ターン設定により、本発明の汎用型フォーマット同期装
置を汎用的に使用することが出来る。
【図１】本発明の原理説明図である。
【図２】本発明の１実施例のブロック図である。
【図３】ビット・スリップの検出と動作を説明するため
の図である。
の図である。
【図４】図３の動作を説明するためのタイムチャートで
ある。
ある。
【図５】本発明の汎用型フォーマット同期装置の使用例
を示す図である。
を示す図である。
【図６】本発明の汎用型フォーマット同期装置の他の使
用例を示す図である。
用例を示す図である。
【図７】従来のフォーマット同期装置を示す図である。
１ ディジタル相関器
２ データ・シフトレジスタ
３ 比較・同期パターン一致回路
４ マスク・レジスタ
５ 同期パターン・レジスタ
６ ビット・スリップ判定制御部
７ スリップ許容値レジスタ
８ 比較一致部
９ ビット・スリップ・カウンタ
１０ ビット・カウント値設定レジスタ１１ 比較
一致部 １２ ビット・カウンタ １３ ＡＮＤ回路 １４ ワード長設定レジスタ １５ シリアル・パラレル変換装置 １６ 送出レジスタ １７ 汎用インタフェース用トランシーバＩＣ１８
８ビット・レジスタ
一致部 １２ ビット・カウンタ １３ ＡＮＤ回路 １４ ワード長設定レジスタ １５ シリアル・パラレル変換装置 １６ 送出レジスタ １７ 汎用インタフェース用トランシーバＩＣ１８
８ビット・レジスタ
Claims (1)
- 【請求項１】 ディジタル相関器と、ビット・スリッ
プ判定制御手段と、 ウインドウ生成手段と、 シリアル・パラレル変換手段と、 レジスタ更新手段と を具備する汎用型フォーマット同期装置であって、ディ
ジタル相関器は、データとクロックが入力されるデータ
・シフトレジスタと、同期パターンがセットされる同期
パターン・レジスタと、マスク・レジスタと、データ・
シフトレジスタの値とマスクされた同期パターン・レジ
スタの値が一致した時に同期指示信号を出力する比較同
期パターン一致部とを具備し、ウインドウ生成部は、１
フレームのビット数を設定するためのフレーム・ビット
長設定レジスタと、ビット・スリップ値を設定するため
のビット・スリップ値設定レジスタと、ビット数を計数
するカウンタとを有し、比較同期パターン一致部から同
期指示信号が出力された後のビット数をカウンタで計数
し、当該ビット計数値がフレーム・ビット長設定レジス
タ及びビット・スリップ値設定レジスタの値によって定
まる範囲になったときにウインドウを開くように構成さ
れ、ビット・スリップ判定制御手段は、ウインドウが開
いている状態の下において同期指示信号を受け、フレー
ム同期が掛かったときには、データ・シフトレジスタか
ら出力されるシリアル・データをシリアル・パラレル変
換手段に送出するように構成され、シリアル・パラレル
変換手段は、ワード長設定レジスタを有し、入力された
シリアル・データをワード長設定レジスタの値で指定さ
れた幅のパラレル・データに変換するように構成され、
レジスタ更新手段は、コンピュータの指示に従って、マ
スク・レジスタ，同期パターン・レジスタ，フレーム・
ビット長設定レジスタ，ビット・スリップ値設定レジス
タ及びワード長設定レジスタの値を更新できるように構
成されていることを特徴とする汎用型フォーマット同期
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412261A JPH04220831A (ja) | 1990-12-20 | 1990-12-20 | 汎用型フォーマット同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2412261A JPH04220831A (ja) | 1990-12-20 | 1990-12-20 | 汎用型フォーマット同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220831A true JPH04220831A (ja) | 1992-08-11 |
Family
ID=18521118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2412261A Pending JPH04220831A (ja) | 1990-12-20 | 1990-12-20 | 汎用型フォーマット同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077125A (ja) * | 2006-09-19 | 2008-04-03 | Seiko Precision Inc | インターフェース回路。 |
| JP2013534383A (ja) * | 2010-07-28 | 2013-09-02 | クゥアルコム・インコーポレイテッド | インバンドモデムにおける同期トラッキングのためのシステムおよび方法 |
-
1990
- 1990-12-20 JP JP2412261A patent/JPH04220831A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077125A (ja) * | 2006-09-19 | 2008-04-03 | Seiko Precision Inc | インターフェース回路。 |
| JP2013534383A (ja) * | 2010-07-28 | 2013-09-02 | クゥアルコム・インコーポレイテッド | インバンドモデムにおける同期トラッキングのためのシステムおよび方法 |
| US8817934B2 (en) | 2010-07-28 | 2014-08-26 | Qualcomm Incorporated | System and method for synchronization tracking in an in-band modem |
| US8908819B2 (en) | 2010-07-28 | 2014-12-09 | Qualcomm Incorporated | System and method for synchronization tracking in an in-band modem |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980929 |