JPH02151453A - 熱履歴制御機能付きサーマルヘッド駆動回路 - Google Patents
熱履歴制御機能付きサーマルヘッド駆動回路Info
- Publication number
- JPH02151453A JPH02151453A JP30654188A JP30654188A JPH02151453A JP H02151453 A JPH02151453 A JP H02151453A JP 30654188 A JP30654188 A JP 30654188A JP 30654188 A JP30654188 A JP 30654188A JP H02151453 A JPH02151453 A JP H02151453A
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- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野ｊ
この発明は、熱、復層制御機能付きサーマルヘッド駆動
回路において、特にラッチ回路の簡略化に関するもので
ある。
回路において、特にラッチ回路の簡略化に関するもので
ある。
〔従来の技術ｊ
第４図は従来の熱ａｉ制御機能付きサーマルヘッド駆動
回路を示すブロック図である。図中、（１）は７２ビツ
トシフトレジスタ、（２）はデータ入力、（３）はデー
タ出力、（４）はクロック入力、（５）は７２ビットラ
ッチ回路、（６）はラッチ信号入力、（７）は印字履歴
保持回路、（８）は印字時間制御回路、（９）は制御信
号入力、（１０）はドライバ回路である。
回路を示すブロック図である。図中、（１）は７２ビツ
トシフトレジスタ、（２）はデータ入力、（３）はデー
タ出力、（４）はクロック入力、（５）は７２ビットラ
ッチ回路、（６）はラッチ信号入力、（７）は印字履歴
保持回路、（８）は印字時間制御回路、（９）は制御信
号入力、（１０）はドライバ回路である。
第５図は第４図の７２ビットラッチ回路（５）を印字履
歴保持回路（７）についてその１ピット分を表わした回
路図である。
歴保持回路（７）についてその１ピット分を表わした回
路図である。
図中、（１１）は遅延フリップフロップＣ以下ＤＨ’Ｆ
という） 、 （６）はラッチ信号入力である。
という） 、 （６）はラッチ信号入力である。
第７図は第６図のＤＨ’Ｆを示す回路図である。
上記回路は７２ピツト構成、現在の印字データ（７２ビ
ットラッチ回路（５）内のデータ）に対し、４サイクル
以前の印字データ（印字履歴）を保持する場合の例であ
る。
ットラッチ回路（５）内のデータ）に対し、４サイクル
以前の印字データ（印字履歴）を保持する場合の例であ
る。
次に動乍について説明する。
７２ビツトシフトレジスタは）内のデータは、ラッチ信
号入力（６）の立上りエツジによって７２ビットフツチ
回路（５）へ保持されると共に、以前の７２ビットラッ
チ回路（５）内のデータは印字履歴保持回路（７）内の
初段Ｄ ｗ Ｆ （ｌｘ）へ読み込まれる。これと同時
にそれ以前の印字データは印字履歴保持回路（７）内の
Ｄ ｒ ｒ （１１）の間でシフトされる。
号入力（６）の立上りエツジによって７２ビットフツチ
回路（５）へ保持されると共に、以前の７２ビットラッ
チ回路（５）内のデータは印字履歴保持回路（７）内の
初段Ｄ ｗ Ｆ （ｌｘ）へ読み込まれる。これと同時
にそれ以前の印字データは印字履歴保持回路（７）内の
Ｄ ｒ ｒ （１１）の間でシフトされる。
印字時間制御回路（８）は、印字履歴保持回路（７）内
各ＤＩｉ″Ｉｉ″（１１）のＱ出力と制御信号入力（９
）の論理演算により、対応するビットのドライバ回路（
１０）を所定の時間イネーブル状態として、その間に７
２ビットラッチ回路（５）内の印字データを出力する。
各ＤＩｉ″Ｉｉ″（１１）のＱ出力と制御信号入力（９
）の論理演算により、対応するビットのドライバ回路（
１０）を所定の時間イネーブル状態として、その間に７
２ビットラッチ回路（５）内の印字データを出力する。
［発明が解決しようとする課題ｊ
従来の熱履歴制御機能付きサーマルヘッド駆動回路は印
字履歴保持回路（７）をＤ ＦＦ （ｔｌ）で構成して
いたため、印字履歴保持サイクル数、ビット数の増加に
より、回路規模が非常に大きくなるという問題点があっ
た。
字履歴保持回路（７）をＤ ＦＦ （ｔｌ）で構成して
いたため、印字履歴保持サイクル数、ビット数の増加に
より、回路規模が非常に大きくなるという問題点があっ
た。
この発明は、以上のような問題点を解消するためになさ
れたもので、回路規模を小さくし、製造コスト低減を目
的とする。
れたもので、回路規模を小さくし、製造コスト低減を目
的とする。
〔課題を解決するための手段ｊ
この発明に係る熱履歴制御機能付きサーマルヘッド駆動
回路は、従来用いられていたＤＢ’ｒをラッチに置きか
えると共に、ラッチ信号入力のデコーダを設けた。
回路は、従来用いられていたＤＢ’ｒをラッチに置きか
えると共に、ラッチ信号入力のデコーダを設けた。
〔作用１
この発明によれば、外部から加えられたう、ツチ信号入
力パルス列がデコーダに加えられ、デコーダ出力が７２
ピットラッチ回路のラッチ信号入力となる。
力パルス列がデコーダに加えられ、デコーダ出力が７２
ピットラッチ回路のラッチ信号入力となる。
〔実施例ｊ
以下、この発明の一実施例を図を用いて説明する。第１
図は熱履歴制御機能付きサーマルヘッド駆動回路のブロ
ック図、第２図は第１図中の印字履歴保持回路を示す回
路図、第３図は第１図中のデコーダの動作タイミングを
示す波形図、第４図は第２図中のラッチ回路を示す回路
図である。図において（１）〜（１０）は第４図の従来
例で説明したものと同等であるので説明を省略する。（
１２）はデコーダ、（１３）はラッチである。
図は熱履歴制御機能付きサーマルヘッド駆動回路のブロ
ック図、第２図は第１図中の印字履歴保持回路を示す回
路図、第３図は第１図中のデコーダの動作タイミングを
示す波形図、第４図は第２図中のラッチ回路を示す回路
図である。図において（１）〜（１０）は第４図の従来
例で説明したものと同等であるので説明を省略する。（
１２）はデコーダ、（１３）はラッチである。
印字履歴保持回路（力は第２図に示すようにラッチ（１
３）により構成されている。ただし、これは１ビット分
の図である。
３）により構成されている。ただし、これは１ビット分
の図である。
ラッチ信号入力（６）に加えられる５個のパルスからＬ
Ｉ％Ｌ５を作り、Ｌｌ−％−Ｌ４を印字履歴保持回路（
７）内のラッチ（１３）へ、Ｌ５を７２ビットラッチ回
路（５）へそれぞれ加える。
Ｉ％Ｌ５を作り、Ｌｌ−％−Ｌ４を印字履歴保持回路（
７）内のラッチ（１３）へ、Ｌ５を７２ビットラッチ回
路（５）へそれぞれ加える。
次に動作について説明する。
ラッチ信号入力（６）のデコーダ（１２）出力Ｌ１〜Ｌ
３によって、印字履歴保持回路（７）内データは先の場
合と同様にシフトされ、Ｌ４によって７２ビットラッチ
回路（５）のデータが印字履歴保持回路（７）内の初段
ラッチ（１３）ヘシフトされる。７２ビツトシフトレジ
スタ（１）内データはＬ５により７２ビットラッチ回路
（５）ヘシフトされる。
３によって、印字履歴保持回路（７）内データは先の場
合と同様にシフトされ、Ｌ４によって７２ビットラッチ
回路（５）のデータが印字履歴保持回路（７）内の初段
ラッチ（１３）ヘシフトされる。７２ビツトシフトレジ
スタ（１）内データはＬ５により７２ビットラッチ回路
（５）ヘシフトされる。
印字時間制御回路（８）は印字ａ不保持回路（力内各ラ
ッチ（１３）のＱ出力と制御信号入力（９）の論理演算
により、対応するピットのドライバ回路（１０）を所定
の時間イネ−グル状態としてその間に７２ピットラッチ
回路（５）内印字データを出力する。
ッチ（１３）のＱ出力と制御信号入力（９）の論理演算
により、対応するピットのドライバ回路（１０）を所定
の時間イネ−グル状態としてその間に７２ピットラッチ
回路（５）内印字データを出力する。
なお、上記実施例ではビット数が７２、印字履歴保持サ
イクル数が４の場合について述べたが、これ以外の場合
についても全く同様に動作する。
イクル数が４の場合について述べたが、これ以外の場合
についても全く同様に動作する。
〔発明の効果ｊ
この発明により、７２ピットラッチ回路（５）、印字履
歴保持回路（力が従来の半分のゲートで構成することが
できるので、コスト低下を図ることが容易となる。
歴保持回路（力が従来の半分のゲートで構成することが
できるので、コスト低下を図ることが容易となる。
第１図はこの発明の一実施例による熱＃！！制御機能付
きサーマルヘッド駆動回路のブロック図、第２図は第１
因中の印字履歴保持回路を示す回路図、第３図は第１図
中のデコーダの動作タイミングを示す波形図、第４図は
従来の熱履歴制御機能付きサーマルヘッド駆動回路のブ
ロック図、第５図は第４図の７２ビットワット回路と印
字履歴保持回路を示す回路図、 図において、（１）は７２ビツトシフトレジスタ、（２
）はデータ入力、（３）はデータ出力、（４）はクロッ
ク入力、（５）は７２ビットラッチ回路、（６）はラッ
チ信号入力、（７）は印字履歴保持回路、（８）は印字
時間制御回路、（９）は制御信号入力、（ｌＯ）はドラ
イバ回路、（１２）はデコーダ、（１３）はラッチであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
きサーマルヘッド駆動回路のブロック図、第２図は第１
因中の印字履歴保持回路を示す回路図、第３図は第１図
中のデコーダの動作タイミングを示す波形図、第４図は
従来の熱履歴制御機能付きサーマルヘッド駆動回路のブ
ロック図、第５図は第４図の７２ビットワット回路と印
字履歴保持回路を示す回路図、 図において、（１）は７２ビツトシフトレジスタ、（２
）はデータ入力、（３）はデータ出力、（４）はクロッ
ク入力、（５）は７２ビットラッチ回路、（６）はラッ
チ信号入力、（７）は印字履歴保持回路、（８）は印字
時間制御回路、（９）は制御信号入力、（ｌＯ）はドラ
イバ回路、（１２）はデコーダ、（１３）はラッチであ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 印字履歴データを保持するラッチ回路において、ラッチ
信号を、外部より加えられる信号をデコーディングして
得ることを特徴とする熱履歴制御機能付きサーマルヘッ
ド駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654188A JPH02151453A (ja) | 1988-12-02 | 1988-12-02 | 熱履歴制御機能付きサーマルヘッド駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30654188A JPH02151453A (ja) | 1988-12-02 | 1988-12-02 | 熱履歴制御機能付きサーマルヘッド駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151453A true JPH02151453A (ja) | 1990-06-11 |
Family
ID=17958280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30654188A Pending JPH02151453A (ja) | 1988-12-02 | 1988-12-02 | 熱履歴制御機能付きサーマルヘッド駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151453A (ja) |
-
1988
- 1988-12-02 JP JP30654188A patent/JPH02151453A/ja active Pending
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