JP2016029863A - レベルシフト回路 - Google Patents
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Description
まず、実施の形態と比較するため、関連技術について、説明する。高電圧を扱う製品(例えば、液晶ドライバ、フラッシュメモリ)では、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路を用いる方式が知られている。
図1に示すように、関連技術におけるラッチ型レベルシフト回路は、動作電圧Vp、Vnを受けて動作する4つのMOSトランジスタQ5、Q6、Q7、Q8からなるラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧Veにより開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とから構成される。
続いて、実施の形態1にかかるラッチ型レベルシフト回路について、図1の関連技術と比較しつつ説明する。
図3に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Vpが与えられる電圧端子と、所定のノード(N3)との間に、入出がクロスカップル接続された2つのインバータを含むラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧により開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とを含む。
次に、図面を用いて別の実施形態について、説明する。
実施の形態1と比較すると、実施の形態1では、MOSトランジスタQ9が、ラッチ部の反転動作時にオフにされることにより貫通電流を抑止するとともに、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとしても機能していた。実施の形態2では、電流電圧制御用MOSトランジスタとして、主として貫通電流抑止の役割を果たすMOSトランジスタと、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとを別に設けている。
以上の構成により、貫通電流を削減でき、各トランジスタの閾値や動作電圧等によっては、実施の形態1と比較して、プルダウントランジスタQ1、Q2のサイズをさらに小さくすることができる。
次に、図面を用いて別の実施形態について、説明する。
実施の形態1と比較すると、実施の形態3では、ラッチ部Q5、Q6、Q7、Q8に含まれる2つのインバータを、耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4が分割している点が異なる。ラッチ部に含まれる2つのインバータの一方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ5、Q7、Q3を含む。Nチャネル型MOSトランジスタQ3は、電圧クランプによりラッチ部への耐圧緩和動作を実現するためのものである。ラッチ部に含まれる2つのインバータの他方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ6、Q8、Q4とを含む。Nチャネル形MOSトランジスタQ3、Q4は、制御電圧Vfをゲート端子に受けて動作する。実施の形態3のラッチ型レベルシフト回路では、耐圧緩和用MOSとして機能するMOSトランジスタQ3、Q4のゲート端子に所定電圧を印加することで、電圧クランプにより耐圧緩和動作を実施する。このように、実施の形態3では、主に電流電圧制御用のMOSトランジスタとして、Q3、Q4、Q9があり、MOSトランジスタQ3、Q4が、主に耐圧緩和用のMOSトランジスタとして機能する。また、MOSトランジスタQ9が、主に貫通電流防止用のトランジスタとして機能する。
制御電圧Vfに正電圧(図10の例では、制御電圧Vf=5V)を印加した場合、ラッチ部に含まれる2つのインバータのうち、ノードN1、N2には、動作電圧Vpがそのまま印加される。一方、ノードN5、N6は、制御電圧Vfによってクランプされた電圧が印加される。図10の例では、ノードN5、N6には、(5V−Vth)の電圧が印加される。図10に示す耐圧緩和動作時において、動作電圧Vpを高電圧(例えば、動作電圧Vp=11V)に上昇させる場合、ノードN5またはN6には、Nチャネル形MOSトランジスタQ3、Q4によりクランプされた電圧が印加される。図10の例では、ノートN5またはN6に、クランプされた電圧(5V−Vth)が印加される。
次に、図面を用いて別の実施形態について、説明する。
実施の形態2の構成に対し、実施の形態3で説明した耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4を付加したものである。実施の形態4における、耐圧緩和のための動作例は、実施の形態3で説明した制御電圧Vfの印加によるものと同様となる。実施の形態4において、MOSトランジスタQ3、Q4、Q9、Q10、Q11、Q12が、電流電圧制御用MOSトランジスタとして機能する。これら電流電圧制御用MOSトランジスタのうち、貫通電流抑止の役割を果たすのは、MOSトランジスタQ11、Q12である。また、耐圧緩和用MOSトランジスタとして機能するのは、MOSトランジスタQ10、Q9、Q3、Q4である。MOSトランジスタQ13、Q14は、ラッチ部のラッチ反転動作の補助的役割をする。
このように、各実施の形態について説明してきたが、これら各実施の形態に示されるラッチ型レベルシフト回路の実装例について、説明する。
図13に示すように、フラッシュモジュール2は、外部の機器とデータやコマンドを送受信するための入出力回路21と、フラッシュモジュール2内の各回路を制御する制御回路22と、メモリアレイ30へアクセスするためのアドレスを保持するアドレスバッファ23と、フラッシュモジュール2内の各回路へ電圧を供給する電源回路24と、メモリアレイ30へアクセスするためのアドレスをプリデコードするプリデコーダ25と、行アドレスをデコードしてワード線を駆動するための行デコーダ・ドライバ26と、メモリアレイ30への書き込みデータを保持する書き込みラッチ27と、信号を増幅するためのセンスアンプ回路28と、列アドレスをデコードするための列デコーダ29と、メモリアレイ30と、ソース線を駆動するためのソースデコーダ・ドライバ31とを含む。
以下、関連技術におけるラッチ型レベルシフト回路と、各実施の形態のラッチ型レベルシフト回路とのレイアウトの例を示すことにより、レイアウト面積を比較する。
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。また、各実施の形態では、電流の削減を、動作電圧Vnと、ラッチ回路の所定ノードとの間に設けたNチャネル形MOSトランジスタ(実施の形態1のQ9等)で実施したが、NMOSトランジスタに限らず、各MOSトランジスタのタイプを、Pチャネル形のものはNチャネル形へ、Nチャネル形のものはPチャネル形へ変更してもよい。また、動作電圧Vnと動作電圧Vpとを入れ替えた構成としてもよい。
Claims (7)
- 動作電圧が印加されるラッチ回路と、
入力信号がゲート端子に入力され、前記ラッチ回路を駆動する第1のMOSトランジスタと、
前記入力信号の反転信号がゲート端子に入力され、前記ラッチ回路を駆動する第2のMOSトランジスタと、
前記ラッチ回路と前記第1のMOSトランジスタとの間に配置され、第1の制御電圧をゲート端子で受け開閉動作を行う第3のMOSトランジスタと、
前記ラッチ回路と前記第2のMOSトランジスタとの間に配置され、前記第1の制御電圧をゲート端子で受け開閉動作を行う第4のMOSトランジスタと、
前記ラッチ回路に接続し第2の制御電圧をゲート端子で受ける電流電圧制御用MOSトランジスタと、を備え、
前記電流電圧制御用MOSトランジスタは、前記入力信号に基づく反転動作時にオフにされる、レベルシフト回路。 - 前記ラッチ回路は、
第1のインバータ回路と、
第2のインバータ回路と、を備え、
前記第1のインバータ回路および前記第2のインバータ回路は、入出力端子がそれぞれクロスカップル接続されている、請求項1に記載のレベルシフト回路。 - 前記電流電圧制御用MOSトランジスタと前記ラッチ回路とはノードを介して接続され、
前記第1のインバータ回路は、前記動作電圧が与えられる第1の電圧端子と前記ノードとの間に直列接続された第5及び第7のMOSトランジスタを備え、
前記第2のインバータ回路は、前記第1の電圧端子と前記ノードとの間に直列接続された第6及び第8のMOSトランジスタを備えた、請求項2に記載のレベルシフト回路。 - 前記電流電圧制御用MOSトランジスタは、第9のMOSトランジスタ及び第10のMOSトランジスタを含み、
前記第10のMOSトランジスタと前記ラッチ回路とは第1のノードを介して接続され、
前記第9のMOSトランジスタと前記ラッチ回路とは第2のノードを介して接続され、
前記第1のインバータ回路は、前記動作電圧が与えられる第1の電圧端子と前記第1のノードとの間に直列接続された第5及び第7のMOSトランジスタを備え、
前記第2のインバータ回路は、前記第1の電圧端子と前記第2のノードとの間に直列接続された第6及び第8のMOSトランジスタを備え、
前記第1のインバータ回路は、前記第5及び第7のMOSトランジスタの間に直列接続されて配置され、ゲート端子が前記第2のノードと接続された第13のMOSトランジスタを含み、
前記第2のインバータ回路は、前記第6及び第8のMOSトランジスタの間に直列接続されて配置され、ゲート端子が前記第1のノードと接続された第14のMOSトランジスタを含み、
前記レベルシフト回路は、さらに、
前記入力信号がゲート端子に入力され、前記ラッチ回路と前記第1のノードを介して接続される第11のMOSトランジスタと、
前記入力信号の反転信号がゲート端子に入力され、前記ラッチ回路と前記第2のノードを介して接続される第12のMOSトランジスタとを備える、請求項2に記載のレベルシフト回路。 - 動作電圧が印加されるラッチ回路と、
入力信号がゲート端子に入力され、前記ラッチ回路を駆動する第1のMOSトランジスタと、
前記入力信号の反転信号がゲート端子に入力され、前記ラッチ回路を駆動する第2のMOSトランジスタと、
前記ラッチ回路に含まれる2つのインバータ回路を分割するように配置され、第1の制御電圧をゲート端子で受け開閉動作を行う第3および第4のMOSトランジスタと、
前記ラッチ回路に接続し、第2の制御電圧をゲート端子で受ける電流電圧制御用MOSトランジスタと、を備え、
前記電流電圧制御用MOSトランジスタは、前記入力信号に基づく反転動作時にオフにされる、レベルシフト回路。 - 前記ラッチ回路は、
第1のインバータ回路と、
第2のインバータ回路と、を備え、
前記第1のインバータ回路および前記第2のインバータ回路は、入出力端子がそれぞれクロスカップル接続されており、
前記電流電圧制御用MOSトランジスタと前記ラッチ回路とはノードを介して接続され、
前記第1のインバータ回路は、前記動作電圧が与えられる第1の電圧端子と前記ノードとの間に直列接続された第5及び第7のMOSトランジスタを備え、
前記第2のインバータ回路は、前記第1の電圧端子と前記ノードとの間に直列接続された第6及び第8のMOSトランジスタを備え、
前記第3のMOSトランジスタは、前記第5及び第7のMOSトランジスタの間に直列接続されて配置され、
前記第4のMOSトランジスタは、前記第6及び第8のMOSトランジスタの間に直列接続されて配置されている、請求項5に記載のレベルシフト回路。 - 前記ラッチ回路は、
第1のインバータ回路と、
第2のインバータ回路と、を備え、
前記第1のインバータ回路および前記第2のインバータ回路は、入出力端子がそれぞれクロスカップル接続されており、
前記電流電圧制御用MOSトランジスタは、第9のMOSトランジスタ及び第10のMOSトランジスタを含み、
前記第10のMOSトランジスタと前記ラッチ回路とは第1のノードを介して接続され、
前記第9のMOSトランジスタと前記ラッチ回路とは第2のノードを介して接続され、
前記第1のインバータ回路は、前記動作電圧が与えられる第1の電圧端子と前記第1のノードとの間に直列接続された第5及び第7のMOSトランジスタを備え、
前記第2のインバータ回路は、前記第1の電圧端子と前記第2のノードとの間に直列接続された第6及び第8のMOSトランジスタを備え、
前記第3のMOSトランジスタは、前記第5及び第7のMOSトランジスタの間に直列接続されて配置され、
前記第4のMOSトランジスタは、前記第6及び第8のMOSトランジスタの間に直列接続されて配置され、
前記第1のインバータ回路は、前記第5及び第7のMOSトランジスタの間に直列接続されて配置され、ゲート端子が前記第2のノードと接続された第13のMOSトランジスタを含み、
前記第2のインバータ回路は、前記第6及び第8のMOSトランジスタの間に直列接続されて配置され、ゲート端子が前記第1のノードと接続された第14のMOSトランジスタを含み、
前記レベルシフト回路は、さらに、
前記入力信号がゲート端子に入力され、前記ラッチ回路と前記第1のノードを介して接続される第11のMOSトランジスタと、
前記入力信号の反転信号がゲート端子に入力され、前記ラッチ回路と前記第2のノードを介して接続される第12のMOSトランジスタとを備える、請求項5に記載のレベルシフト回路。
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WO2020100681A1 (ja) * | 2018-11-14 | 2020-05-22 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路、及び電子機器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202650A (ja) * | 1993-12-28 | 1995-08-04 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
JPH0851351A (ja) * | 1994-08-09 | 1996-02-20 | Toshiba Corp | レベル変換回路 |
JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202650A (ja) * | 1993-12-28 | 1995-08-04 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
JPH0851351A (ja) * | 1994-08-09 | 1996-02-20 | Toshiba Corp | レベル変換回路 |
JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020100681A1 (ja) * | 2018-11-14 | 2020-05-22 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路、及び電子機器 |
US11476853B2 (en) | 2018-11-14 | 2022-10-18 | Sony Semiconductor Solutions Corporation | Level shift circuit and electronic apparatus |
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