CN116264214A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

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Abstract

实施方式提供能够降低与多个导电层连接的接触部的接触电阻的半导体存储装置以及半导体存储装置的制造方法。实施方式的半导体存储装置具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括多个第1导电层被加工为阶梯状的阶梯部；柱，其在从阶梯部在与层叠体的层叠方向交叉的第1方向上分离的层叠体内沿着层叠方向延伸，在与多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于阶梯部，与多个第1导电层中的一个第1导电层连接，接触部具有从阶梯部的上方向一个第1导电层延伸且与一个第1导电层一体化了的第2导电层。

Description

半导体存储装置及半导体存储装置的制造方法
本申请享受以日本特许申请2021-201619号(申请日：2021年12月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置以及半导体存储装置的制造方法。
背景技术
在三维非易失性存储器中，例如在层叠多个导电层而形成的层叠体中以三维的方式配置存储单元。另外，通过将这些多个导电层加工为阶梯状，并分别连接接触部，能够将多个导电层电引出。
发明内容
本发明要解决的课题在于，提供能够降低与多个导电层连接的接触部的接触电阻的半导体存储装置以及半导体存储装置的制造方法。
实施方式的半导体存储装置具备：层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延伸，在与所述多个第1导电层的至少一部分的交叉部分别形成存储单元；以及接触部，其配置于所述阶梯部，与所述多个第1导电层中的一个连接，所述接触部具有从所述阶梯部的上方向所述一个第1导电层延伸且与所述一个第1导电层一体化了的第2导电层。
附图说明
图1A～图1E是表示实施方式涉及的半导体存储装置的结构的一个例子的剖视图。
图2A～图2C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图3A～图3C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图4A～图4C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图5A～图5C是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图6A～图6D是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图7Aa～图7Bc是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图8A～图8D是依次例示实施方式涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
图9A～图9H是依次例示实施方式的变形例涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。
标号说明
1半导体存储装置；22导电层；23、56衬里层；51、51a、NL、STPn绝缘层；BLK阻挡层；BM势垒金属层；CC、CCm接触部；CN沟道层；CR芯层；HL接触孔；LM、LMg、LMs层叠体；ME存储层；OL绝缘层；PL柱；SGD、SGS选择栅极线；SL源极线；STD、STS选择栅极；WL字线。
具体实施方式
以下，参照附图，对本发明进行详细的说明。此外，并不是通过下述的实施方式限定本发明。另外，下述实施方式中的构成要素包括本领域技术人员能够容易地想到的构成要素或者实质上相同的构成要素。
(半导体存储装置的结构例)
图1A～图1E是表示实施方式涉及的半导体存储装置1的结构的一个例子的剖视图。图1A是包括半导体存储装置1的存储区域MR和阶梯区域SR的沿着X方向的剖视图。图1B是包括半导体存储装置1的存储区域MR的沿着Y方向的剖视图。
图1C和图1D是半导体存储装置1的柱PL的一部分放大剖视图，图1C是选择栅极线SGD、SGS的高度位置处的柱PL的放大图，图1D是任意字线WL的高度位置处的柱PL的放大图。
图1E是半导体存储装置1的阶梯部SP中的沿着X方向的一部分放大剖视图。
此外，在本说明书中，X方向和Y方向都是沿着后述的字线WL的面的方向的方向，X方向和Y方向相互正交。另外，有时将后述的字线WL的电引出方向称为第1方向，该第1方向是沿着X方向的方向。另外，有时将与第1方向交叉的方向称为第2方向，该第2方向是沿着Y方向的方向。但是，半导体存储装置1可能包含制造误差，因此，第1方向和第2方向不一定正交。
如图1A和图1B所示，半导体存储装置1具备源极线SL、层叠体LM、绝缘层51～53、插塞CH、V0、位线BL以及上层布线MX。此外，在本说明书中，将相当于源极侧的朝向源极线SL的方向作为半导体存储装置1的下方向，将相当于漏极侧的朝向位线BL的方向作为半导体存储装置1的上方向。
源极线SL例如为导电性的多晶硅层等。或者，源极线SL例如也可以是硅基板等的半导体基板的一部分。在该情况下，源极线SL可以是在半导体基板的表层扩散了掺杂剂的导电性层。
在源极线SL上配置有层叠体LM。在层叠体LM上，例如作为氧化硅层等的绝缘层52～54按该顺序来层叠。
层叠体LM具有多条字线WL以及选择栅极线SGD、SGS和多个绝缘层OL一层一层地交替层叠而成的结构。在最上层的字线WL的更上层配置有一条以上的选择栅极线SGD，在最下层的字线WL的更下层配置有一条以上的选择栅极线SGS。
作为多个第1导电层的字线WL和作为多个导电层的选择栅极线SGD、SGS例如为钨层或者钼层等。作为多个第1绝缘层的绝缘层OL例如为氧化硅层等。
此外，在图1A和图1B的例子中，层叠体LM包括8条字线WL。另外，层叠体LM包括选择栅极线SGD、SGS各一条。但是，字线WL和选择栅极线SGD、SGS的层数与图1A和图1B的例子无关而是任意的。
层叠体LM具有配置有多个柱PL的存储区域MR、和包括多条字线WL等被加工为了阶梯状的阶梯部SP的阶梯区域SR。
从层叠体LM的层叠方向观察，多个柱PL例如具有圆形、椭圆形、或者小金币形(卵形)的剖面形状，呈交错状分散地配置于存储区域MR。
各个柱PL将层叠体LM贯通而到达源极线SL。另外，柱PL从柱PL的外周侧起依次具有存储层ME和沟道层CN。沟道层CN也配置于柱PL的底面。在沟道层CN的内侧填充有芯层CR。在沟道层CN上的绝缘层52中配置有盖层(cap layer)CP。
如图1C和图1D所示，存储层ME具有从柱PL的外周侧起依次层叠了阻挡绝缘层BK、电荷蓄积层CT以及隧道绝缘层TN的层叠构造。如上述那样，柱PL例如具有圆形等的剖面形状，在X方向或者Y方向等的任意剖面中观察都具有大致相同的形状。因此，在图1C和图1D中没有示出剖面方向。
阻挡绝缘层BK、隧道绝缘层TN以及芯层CR例如为氧化硅层等。电荷蓄积层CT例如为氮化硅层等。沟道层CN和盖层CP为多晶硅层或者无定形硅层等的半导体层。
通过这样的层构造，沟道层CN的下端部与源极线SL电连接，沟道层CN的上端部与盖层CP电连接。盖层CP经由配置在绝缘层52、53中的插塞CH，与配置在绝缘层54中的位线BL电连接。
如图1D所示，在柱PL与多条字线WL的交叉部分别形成有存储单元MC。通过经由字线WL施加预定电压等，从而对存储单元MC进行数据的写入以及读出。这样，半导体存储装置1例如作为以三维的方式配置了存储单元MC的三维非易失性存储器来构成。
如图1C所示，在柱PL与选择栅极线SGD、SGS的交叉部分别形成有选择栅极STD、STS。通过经由选择栅极线SGD、SGS施加预定电压，选择栅极STD、STS导通(ON)或者截止(OFF)，那些选择栅极STD、STS所属于的柱PL的存储单元MC成为选择状态或者非选择状态。
如图1A所示，阶梯区域SR例如配置在层叠体LM的X方向单侧的一端部或者两端部。阶梯区域SR具有字线WL、选择栅极线SGD、SGS以及绝缘层OL等的层叠体LM的各层被加工为了阶梯状的阶梯部SP。换言之，对于层叠体LM的X方向单侧的一端部或者两端部，层叠体LM的各层被加工为阶梯状而形成终端。
阶梯部SP由作为氧化硅层等的绝缘层51覆盖。作为第2绝缘层的绝缘层51至少到达层叠体LM的最上层的高度。将层叠体LM覆盖的绝缘层52～54也将阶梯部SP上的绝缘层51覆盖。
在阶梯部SP配置有将绝缘层52、51贯通而分别与多条字线WL和选择栅极线SGD、SGS连接的多个接触部CC。各个接触部CC具备衬里层56和导电层22。
作为第4绝缘层的衬里层56例如为氧化硅层等，被配置在接触部CC的侧壁部分。作为第2导电层的导电层22被填充在衬里层56的内侧。导电层22与成为接触部CC的连接对象的字线WL等同样地为钨层或者钼层等。
导电层22的下端部与连接对象的字线WL或者选择栅极线SGD、SGS电连接。导电层22的上端部经由配置在绝缘层53中的插塞V0而与配置在绝缘层54中的上层布线MX电连接。
上层布线MX与未图示的外围电路电连接。外围电路具备未图示的晶体管等，通过经由上层布线MX、插塞V0、字线WL以及选择栅极线SGD、SGS等而对存储单元MC和选择栅极STD、STS施加预定电压等，从而对存储单元MC和选择栅极STD、STS的动作起作用。
在此，将阶梯部SP中的字线WL和接触部CC等的详细结构表示于图1E。
如图1E所示，在将阶梯部SP覆盖的绝缘层51中，沿着阶梯部SP的形状而配置有绝缘层STPn。作为第1层的绝缘层STPn例如为氮化硅层等，隔着作为绝缘层51的一部分的绝缘层51a而配置在阶梯部SP的上方。第1层只要是不与其它导电体构造连接，则也可以不是绝缘体。在该情况下，第1层也可以是多晶硅层等来代替氮化硅层。
接触部CC的导电层22将绝缘层STPn上方的绝缘层51、绝缘层STPn、以及作为绝缘层STPn下方的绝缘层51的绝缘层51a贯通，例如到达连接对象的字线WL。接触部CC的衬里层56从位于绝缘层52的上表面侧的接触部CC的上端部至少到达绝缘层STPn下方的绝缘层51a。但是，衬里层56也可以与导电层22同样地将绝缘层51a贯通。
在接触部CC的导电层22与衬里层56之间，从导电层22侧起依次夹有势垒金属层BM和阻挡层BLK。
作为第4导电层的势垒金属层BM例如为钛层、氮化钛层、钽层或者氮化钽层等，在衬里层56和阻挡层BLK的内侧，将导电层22的侧壁覆盖。
更具体而言，势垒金属层BM从位于绝缘层52上表面侧的接触部CC的上端部将绝缘层STPn上方的绝缘层51、绝缘层STPn以及作为绝缘层STPn下方的绝缘层51的绝缘层51a贯通。
另外，势垒金属层BM从导电层22的侧壁侧进一步连续地延伸到该接触部CC所连接的字线WL的上表面。更具体而言，势垒金属层BM除了字线WL上表面的与接触部CC的连接面之外，将字线WL整体覆盖。也即是，势垒金属层BM从导电层22的侧壁侧起连续地将字线WL的上表面、形成为阶梯状的终端的端面以及下表面覆盖。
作为含金属绝缘层的阻挡层BLK例如为氧化铝层等，在衬里层56的内侧，隔着势垒金属层BM而将导电层22的侧壁覆盖。
更具体而言，阻挡层BLK从位于绝缘层52的上表面侧的接触部CC的上端部将绝缘层STPn上方的绝缘层51、绝缘层STPn以及作为绝缘层STPn下方的绝缘层51的绝缘层51a贯通。
另外，阻挡层BLK从导电层22的侧壁侧进一步连续地延伸到该接触部CC所连接的字线WL的上表面。更具体而言，除了字线WL上表面的与接触部CC的连接面之外，阻挡层BLK隔着势垒金属层BM而将字线WL整体覆盖。也即是，阻挡层BLK隔着势垒金属层BM而从导电层22的侧壁侧连续地将字线WL的上表面、形成为阶梯状的终端的端面以及下表面覆盖。
在此，在接触部CC的导电层22与连接对象的字线WL之间的连接面，势垒金属层BM和阻挡层BLK都不存在。另外，在导电层22与字线WL之间的连接面，不存在表示导电层22与字线WL相接合的痕迹、导电层22与字线WL的界面等。
这样，接触部CC的导电层22与连接对象的字线WL一体化。
此外，在图1E中示出了任意的字线WL部分中的放大图，但在选择栅极线SGD、SGS部分中，与接触部CC的连接构造也与字线WL部分是同样的。
也即是，与选择栅极线SGD、SGS连接的接触部CC具备分别与选择栅极线SGD、SGS一体化了的导电层22。即，在导电层22与选择栅极线SGD、SGS之间不存在这些相互接合了的痕迹或者界面等。
另外，这些接触部CC具备分别连续地将导电层22的侧壁和选择栅极线SGD、SGS整体覆盖的势垒金属层BM。另外，这些接触部CC具备在势垒金属层BM的外侧分别连续地将导电层22的侧壁和选择栅极线SGD、SGS整体覆盖的阻挡层BLK。
另外，这些接触部CC具备在阻挡层BLK的外侧分别将导电层22的侧壁覆盖且至少到达绝缘层STPn下方的绝缘层51a中的深度位置的衬里层56。
如图1B所示，层叠体LM由多个板状接触部LI在Y方向上进行了分割。
多个板状接触部LI分别在层叠体LM内沿着层叠体LM的各层的层叠方向延伸，并且，在从存储区域MR到阶梯区域SR的层叠体LM内的区域中在沿着X方向的方向上延伸。也即是，多个板状接触部LI在Y方向上相互分离的位置将绝缘层52和层叠体LM贯通而到达源极线SL。
在板状接触部LI的侧壁配置有氧化硅层等的绝缘层55。在绝缘层55的内侧填充有钨层等的导电层21。板状接触部LI的导电层21通过未图示的插塞等而与上层布线电连接。另外，导电层21的下端部与源极线SL电连接。
通过以上的结构，板状接触部LI例如作为源极线接触部发挥功能。但是，也可以代替板状接触部LI而是没有作为源极线接触部的功能的绝缘层等在Y方向上对层叠体LM进行分割。
此外，上述的绝缘层STPn不配置在板状接触部LI的附近。
(半导体存储装置的制造方法)
接着，使用图2A～图8D对实施方式的半导体存储装置1的制造方法的例子进行说明。图2A～图8D是依次例示实施方式涉及的半导体存储装置1的制造方法的步骤的一部分的剖视图。
首先，示出在图2A～图2C形成阶梯部SP的状况。图2A～图2C是包含制造中途的阶梯区域SR的沿着X方向的剖视图。
如图2A所示，例如将导电性的多晶硅层等成膜，或者在半导体基板的表层扩散掺杂剂来形成源极线SL。
另外，在源极线SL上形成作为第1层叠体的层叠体LMs。层叠体LMs具有一层一层地交替层叠了多个绝缘层NL和多个绝缘层OL的结构。绝缘层NL例如为氮化硅层等的牺牲层。之后，绝缘层NL被置换为钨层或者钼层等，形成字线WL和选择栅极线SGD、SGS。在层叠体LMs上形成绝缘层51。
如图2B所示，将层叠体LMs的绝缘层NL、OL加工为阶梯状，在层叠体LMs的端部形成阶梯部SP。对于这样的阶梯部SP，通过在层叠体LMs上表面形成抗蚀剂层等的掩模层，在用氧等离子体等使掩模层变薄的同时，将一个绝缘层NL和一个绝缘层OL作为一组，反复加工这些绝缘层NL、OL，由此形成该阶梯部SP。
如图2C所示，形成将阶梯部SP覆盖且至少到达与未加工部分的层叠体LMs的最上层相同的高度的绝缘层51。此时，在绝缘层51中夹有绝缘层STPn(参照图1E)。但是，绝缘层STPn避开阶梯部SP中的之后形成板状接触部LI的区域来形成。
另外，形成将层叠体LM的未加工部分和阶梯部SP上的绝缘层51覆盖的绝缘层52。通过以上，包括由多个绝缘层NL、OL形成的阶梯部SP的阶梯区域SR的结构形成于层叠体LMs。
接着，在图3A～图5C中示出形成柱PL的状况。图3A～图5C是包含之后成为存储区域MR的区域的沿着Y方向的剖视图。
如图3A所示，在之后成为存储区域MR的区域形成将绝缘层52和层叠体LMs贯通而到达源极线SL的存储孔MH。
如图3B所示，形成将存储孔MH的侧壁覆盖的存储层ME。存储层ME通过依次层叠阻挡绝缘层BK、电荷蓄积层CT以及隧道绝缘层TN来形成(图1C和图1D)。此时，在绝缘层52的上表面也形成有存储层ME。从存储孔MH的底面除去了存储层ME。
如图3C所示，形成将存储孔MH的侧壁和底面覆盖的半导体层等的沟道层CN。在存储孔MH的侧壁，隔着存储层ME而形成有沟道层CN。此时，在绝缘层52的上表面也隔着存储层ME而形成有沟道层CN。
另外，在沟道层CN的内侧填充芯层CR。此时，在绝缘层52的上表面也隔着存储层ME和沟道层CN而形成有芯层CR。
如图4A所示，对芯层CR进行回蚀。此时，将沟道层CN作为蚀刻阻挡层，在维持与沟道层CN的选择性的同时，对芯层CR进行回蚀。由此，从绝缘层52的上表面和存储孔MH的上端部除去芯层CR，在存储孔MH内形成凹部DN。
如图4B所示，对沟道层CN进行回蚀。此时，将存储层ME作为蚀刻阻挡层，在维持与存储层ME的选择性的同时，对沟道层CN进行回蚀。由此，从绝缘层52的上表面和存储孔MH的上端部除去存储层CN。
另一方面，芯层CR为与存储层ME所包含的隧道绝缘层TN等相同种类的氧化硅层等。因此，芯层CR从在存储孔MH内的深度方向上进行了下挖的沟道层CN的上表面突出。
如图4C所示，对存储层ME进行回蚀。由此，从绝缘层52的上表面和存储孔MH的上端部除去存储层ME。
此时，通过至少在维持与沟道层CN的选择性的同时，对存储层ME进行回蚀，从而抑制存储孔MH内的沟道层CN被除去。此外，从沟道层CN的上表面突出了的芯层CR也为与存储层ME所包含的隧道绝缘层TN等相同种类的层，因此，被进行回蚀。由此，存储层ME、沟道层CN以及芯层CR各自的上端部的存储孔MH内的深度位置成为大致相等。
如图5A所示，在存储孔MH上端部的凹部DN填充半导体层等的盖层CP。
如图5B所示，对盖层CP的上表面以及绝缘层52的上表面整体进行回蚀。由此，绝缘层52和盖层CP的厚度减少。
如图5C所示，堆积增加绝缘层52。由此，盖层CP被埋没在绝缘层52中。通过以上来形成柱PL。
接着，在图6A～图6D中示出形成之后成为接触部CC的接触孔HL的状况。图6A～图6D是阶梯部SP的沿着X方向的一部分放大剖视图。
如图6A～图6D所示，在阶梯部SP上，在使作为氮化硅层等的绝缘层STPn沿着阶梯部SP的形状来存在的同时，形成了氧化硅层等的绝缘层51。
即，在绝缘层STPn的下方形成有沿着阶梯部SP的阶梯形状而将阶梯部SP覆盖的绝缘层51a的薄层。绝缘层STPn以沿着阶梯部SP的阶梯形状的方式隔着绝缘层51a而将阶梯部SP覆盖。在绝缘层STPn上形成有将阶梯部SP覆盖而到达层叠体LMs的最上层的高度的绝缘层51。
如图6A所示，形成将绝缘层STPn上方的绝缘层52、51贯通而到达绝缘层STPn的接触孔HL。此时，将绝缘层STPn作为蚀刻阻挡层，在维持与绝缘层STPn的选择性的同时，对绝缘层51进行干法蚀刻等。由此，各个接触孔HL分别到达绝缘层51中的深度位置不同的绝缘层STPn。
如图6B所示，进行将绝缘层STPn作为对象的干法蚀刻等，使接触孔HL下端部的绝缘层STPn贯通。由此，各个接触孔HL分别至少到达绝缘层STPn下方的绝缘层51a中不同的深度位置。
此时，优选接触孔HL的下端部切实地将绝缘层STPn贯通，并且，不到达绝缘层NL而停留在绝缘层51a中。为此，优选将绝缘层STPn下方的绝缘层51a作为蚀刻阻挡层，在维持与绝缘层51a的选择性的同时，进行将绝缘层STPn作为对象的干法蚀刻。
但是，不将接触孔HL下方的绝缘层NL贯通即可，例如接触孔HL的下端部也可以到达绝缘层NL的上表面。但是，优选接触孔HL的下端部不进入到绝缘层NL内。
如图6C所示，形成将接触孔HL的侧壁和底面覆盖的氧化硅层等的衬里层56。衬里层56也形成于绝缘层52的上表面。
如图6D所示，将接触孔HL底面的衬里层56和衬里层56下方的绝缘层51a除去。衬里层56也被从绝缘层52的上表面除去。此时，将绝缘层NL作为蚀刻阻挡层，在维持与绝缘层NL的选择性的同时，进行干法蚀刻等。
换言之，对衬里层56采用了相对于作为与绝缘层STPn同样的氮化硅层等的绝缘层NL而具有干法蚀刻的选择性的氧化硅层等。
由此，使接触孔HL底面的衬里层56和绝缘层STPn下方的绝缘层51a贯通，形成分别到达不同的深度位置的绝缘层NL的接触孔HL。
此外，接触孔HL例如成为直径从上端部向下端部变小的锥形状。或者，接触孔HL例如成为直径在上端部与下端部之间的预定深度处成为最大的凸肚形状。
另外，在接触孔HL的下端部附近，接触孔HL的直径也可以进一步减小与绝缘层STPn等的面方向上的衬里层56的厚度相应的量。在该情况下，接触孔HL的侧壁也可以在图6C的处理中的绝缘层51a中的到达位置具有高低差。
但是，在上述的图6B的处理中，在接触孔HL的下端部到达了绝缘层NL的上表面的情况下，在图6D的处理中，除去接触孔HL底面的衬里层56即可，由此，能够使绝缘层NL在接触孔HL的底面露出。
另外，在上述的图6B的处理中，在接触孔HL的下端部到达了绝缘层NL的上表面的情况下，接触孔HL侧壁的衬里层56的下端部会到达绝缘层NL的上表面。在该情况下，不通过图6D的处理对绝缘层51a进行追加蚀刻，因此，也可以是接触孔HL侧壁在绝缘层51a中没有高低差，另外接触孔HL下端部的直径也不会进一步变窄。
此外，在上述的图6B的处理中，将接触孔HL下端部至少保留在绝缘层NL上表面，不使之进入到绝缘层NL中，由此，能抑制将接触孔HL侧壁覆盖的衬里层56突出到绝缘层NL中。由此，能抑制突出至绝缘层NL中的衬里层56的下端部妨碍后述的字线WL的形成而字线WL局部地变薄、字线WL的电阻升高。
接着，在图7Aa～图7Bc中示出将多个绝缘层NL置换为多条字线WL等来形成层叠体LM的状况。图7Aa～图7Ac与上述的图3A～图5C同样地是包含存储区域MR的沿着Y方向的剖视图。图7Ba～图7Bc与上述的图2A～图2C同样地是包含阶梯区域SR的沿着X方向的剖视图。
如图7Aa所示，形成将绝缘层52和层叠体LMs贯通而到达源极线SL的多个缝隙ST。缝隙ST是如下结构：在层叠体LMs内也在沿着X方向的方向上从存储区域MR一直延伸到阶梯区域SR，之后成为板状接触部LI。
如图7Ba所示，在阶梯区域SR中，如上述的图6A～图6C所示那样，形成有将绝缘层52、51等贯通而分别到达多个绝缘层NL的多个接触孔HL。
如图7Ab和图7Bb所示，经由缝隙ST和接触孔HL，例如向层叠体LMs注入热磷酸等的药液，将层叠体LMs中的绝缘层NL除去。
在缝隙ST中，药液从缝隙ST的侧壁部分向层叠体LMs中的各个绝缘层NL侧进入，多个绝缘层NL被并行地进行除去。另一方面，在接触孔HL中，药液从各个接触孔HL的下端部向分别与各个接触孔HL连接的绝缘层NL侧进入，多个绝缘层NL被分别地进行除去。
由此，层叠体LMs中的多个绝缘层NL被除去，形成在多个绝缘层OL之间分别具有间隙层GP的作为第2层叠体的层叠体LMg。
如图7Ac和图7Bc所示，经由缝隙ST和接触孔HL，例如向层叠体LMg中注入导电材料的原料气体等，在层叠体LMg中的多个间隙层GP填充导电材料。
在缝隙ST中，原料气体从缝隙ST的侧壁部分向层叠体LMg中的各个间隙层NL内进入，多个间隙层GP被并行地由导电材料进行填充。此时，缝隙ST内的一部分或者全部也可以由导电材料进行填充。
另一方面，在接触孔HL中，原料气体从各个接触孔HL的下端部向分别与各个接触孔HL连接的间隙层GP内进入，多个间隙层GP分别由导电材料进行填充。此时，在接触孔HL内也填充有导电材料。
由此，形成一层一层地交替层叠了多条字线WL以及选择栅极线SGD、SGS和多个绝缘层OL的作为第3层叠体的层叠体LM。另外，形成衬里层56的内侧填充了导电层22而得到的接触部CC。
这样，并行地形成层叠体LM的多条字线WL以及选择栅极线SGD、SGS和接触部CC的导电层22。因此，在导电层22与字线WL以及选择栅极线SGD、SGS之间不形成界面等，而形成分别与字线WL以及选择栅极线SGD、SGS一体化了的导电层22。
此外，有时也将如图7Aa～图7Bc所示那样将层叠体LMs中的绝缘层NL除去、形成字线WL以及选择栅极线SGD、SGS的处理称为置换处理。
在此，在图8A～图8D中示出更详细的置换处理的状况。图8A～图8D与上述的图6同样地是阶梯部SP的沿着X方向的一部分放大剖视图。
如图8A所示，在阶梯部SP中也经由接触孔HL和缝隙ST(参照图7A)除去多个绝缘层NL。
此外，绝缘层STPn避开缝隙ST形成区域来形成。也即是，绝缘层STPn与缝隙ST不相接。另外，接触孔HL和绝缘层STPn由接触孔HL侧壁的衬里层56隔开。
因此，不从缝隙ST和接触孔HL中的任何一个向绝缘层STPn侧注入药液，作为与绝缘层NL相同种类的氮化硅层等的绝缘层STPn不被除去。
如图8B所示，经由接触孔HL和缝隙ST，例如注入阻挡层BLK的原料气体等。由此，在接触孔HL的侧壁、间隙层GP的层叠方向两侧相互相对向的绝缘层OL的面上以及间隙层GP终端部中的端面形成氧化铝层等的阻挡层BLK。
也即是，阻挡层BLK在除了接触孔HL的下端部之外的部分中，隔着衬里层56而将接触孔HL的侧壁覆盖。另外，阻挡层BLK在接触孔HL的下端部直接将接触孔HL的侧壁覆盖。另外，阻挡层BLK从接触孔的侧壁侧连续地延续到夹着间隙层GP而在层叠体LMg的层叠方向两侧相互相对向的绝缘层OL的面上。
另外，此时在多个绝缘层OL的缝隙ST侧壁中的端面也形成有阻挡层BLK。
如图8C所示，经由接触孔HL和缝隙ST，例如注入势垒金属层BM的原料气体等。由此，在接触孔HL的侧壁、间隙层GP的层叠方向两侧相互相对向的绝缘层OL的面上以及间隙层GP终端部中的端面，经由阻挡层BLK而形成氮化钛层等的势垒金属层BM。
也即是，势垒金属层BM在除了接触孔HL的下端部之外的部分中，隔着衬里层56和阻挡层BLK而将接触孔HL的侧壁覆盖。另外，势垒金属层BM在接触孔HL的下端部中，隔着阻挡层BLK而将接触孔HL的侧壁覆盖。另外，势垒金属层BM在阻挡层BLK的内侧从接触孔的侧壁侧连续地延伸到夹着间隙层GP而在层叠体LMg的层叠方向两侧相互相对向的绝缘层OL的面上。
另外，此时在多个绝缘层OL的缝隙ST侧壁中的端面也隔着阻挡层BLK而形成有势垒金属层BM。
势垒金属层BM在图8D所示的接下来的处理中，作为向接触孔HL内和层叠体LMg的间隙层GP内填充导电材料时的种层(seed layer)发挥功能。
如图8D所示，经由接触孔HL和缝隙ST，例如注入导电材料的原料气体等。由此，在层叠体LMg中的多个间隙层GP的势垒金属层BM的内侧填充导电材料，形成多条字线WL以及选择栅极线SGD、SGS。另外，在接触孔HL内的势垒金属层BM的内侧填充导电材料，形成与多条字线WL以及选择栅极线SGD、SGS分别一体化了的导电层22。
另外，此时缝隙ST内的一部分或者全部由导电材料填充。通过以上，置换处理完成。
然后，从缝隙ST内至少除去导电材料和势垒金属层BM。此时，也可以从缝隙ST内除去阻挡层BLK。但是，也可以在多个绝缘层OL的缝隙ST侧壁中的端面的一部分或者整体残留有阻挡层BLK。
另外，在缝隙ST的侧壁形成绝缘层55，在绝缘层55的内侧形成导电层21。由此，形成作为源极线接触部发挥功能的板状接触部LI。
此时，板状接触部LI的导电层21通过绝缘层55而与多条字线WL以及选择栅极线SGD、SGS绝缘。另外，从缝隙ST侧壁除去了导电材料和势垒金属层BM，因此，能抑制板状接触部LI对多条字线WL以及选择栅极线SGD、SGS的电特性产生影响。阻挡层BLK为氧化铝层等的绝缘层，因此，即使残留于板状接触部LI的侧壁，也不会对多条字线WL以及选择栅极线SGD、SGS的电特性产生影响。
但是，也可以在从缝隙ST内至少除去了导电材料和势垒金属层BM之后，向缝隙ST内填充绝缘层，不形成导电层21。在该情况下，被填充了绝缘层的缝隙ST不具有作为源极线接触部的功能，成为对半导体存储装置1的功能不起作用的构造物。
另外，在绝缘层52上形成绝缘层53，形成将绝缘层53贯通而与接触部CC的导电层22连接的插塞V0。另外，形成将绝缘层53、52贯通而与柱PL的盖层CP连接的插塞CH。另外，在绝缘层53上形成绝缘层54，在绝缘层54中形成与插塞V0连接的上层布线MX和与插塞CH连接的位线BL。
此外，插塞V0、CH、上层布线MX以及位线BL也可以使用双镶嵌(dual damascene)法等来一并形成。
通过以上，制造了实施方式的半导体存储装置1。
(概括)
在三维非易失性存储器等的半导体存储装置中，例如从一层一层地交替层叠了多个牺牲层和多个绝缘层而成的层叠体，经由缝隙进行置换处理，形成具有多个导电层的层叠体。然后，形成分别到达阶梯部中的多个导电层的接触孔，用导电层对接触孔内进行填充来形成接触部。由此，能够将各个导电层电引出。
然而，由于层叠体的多个导电层和接触部内的导电层通过不同工序来形成，因此，例如在形成接触孔等时，层叠体的多个导电层的露出面有时会在接触孔底面中被氧化。由此，接触部的接触电阻相对于层叠体的多个导电层有时会变高。
另外，近年来，为了使半导体存储装置的存储容量增大，具有层叠体的层叠数增加的倾向。在该情况下，多个导电层成为了阶梯状的阶梯部的长度、也即是作为从最上层的导电层到最下层的导电层为止的长度的阶梯长度会延长。因此，在经由缝隙进行置换处理时，难以将导电材料完全地填充到阶梯部的前端部分。
由此，有时会在层叠体的导电层内残留空洞部分，导电层的布线电阻会变高。另外，若导电层内空洞化，则在形成接触孔时，有时接触孔下端部会将连接对象的导电层贯通而到达下层的导电层。由此，有时接触部会与不为连接对象的导电层连接、会在层叠体的多个导电层间产生短路。
根据实施方式的半导体存储装置1，接触部CC具有从阶梯部SP的上方向一条字线WL延伸、与该字线WL一体化了的导电层22。由此，能够降低与多条字线WL等连接的接触部CC的接触电阻。
根据实施方式的半导体存储装置1，接触部CC的衬里层56为相对于绝缘层STPn和绝缘层NL而具有基于干法蚀刻的选择性的层。由此，能够抑制在使接触孔HL底面的衬里层56和下方的绝缘层51a贯通时将绝缘层NL贯通，并且，能够形成到达深度分别不同的多个接触孔HL。
根据实施方式的半导体存储装置1，接触部CC的势垒金属层BM在阻挡层BLK的内侧从导电层22的侧壁侧连续地延伸到接触部CC的连接对象的字线WL的上表面的、除了与接触部CC的连接面之外的面。这样，在接触部CC与字线WL的连接面不存在势垒金属层BM等，因此，能够进一步降低接触部CC的接触电阻。
根据实施方式的半导体存储装置1的制造方法，经由多个接触孔HL以及缝隙ST而将多个绝缘层NL除去，另外，经由多个接触孔HL以及缝隙ST而用导电材料对多个间隙层GP进行填充。
由此，能够更切实地进行层叠体LM的置换处理，能够充分地将导电材料填充到阶梯部SP的前端部分。因此，能抑制字线WL等空洞化、接触孔HL将连接对象的字线WL等贯通。由此，能够抑制接触部CC与不为连接对象的字线WL等连接、在多条字线WL间等产生短路。
根据实施方式的半导体存储装置1的制造方法，进行将多个绝缘层NL作为蚀刻阻挡层的干法蚀刻，使多个接触孔HL的底面的衬里层56和绝缘层STPn的下方的绝缘层51a贯通，使多个接触孔HL分别到达多个绝缘层NL。
这样，一边取得与绝缘层NL的选择比，一边除去衬里层56和绝缘层51a。换言之，通过将衬里层56例如设为相对于绝缘层NL而具有高选择比的氧化硅层等，能够在抑制将绝缘层NL贯通的同时，一并形成到达深度不同的接触孔HL。
(变形例)
接着，使用图9A～图9H，对实施方式的变形例的半导体存储装置进行说明。变形例的半导体存储装置的衬里层23的材质与上述实施方式不同。
图9A～图9H是依次例示实施方式的变形例涉及的半导体存储装置的制造方法的步骤的一部分的剖视图。在图9A～图9H中示出放大了阶梯部SP的沿着X方向的一部分而得到的剖面，示出了与上述的图6A～图6D以及图8A～图8D的处理相当的处理。此外，在图9A～图9H中，有时对与上述实施方式的半导体存储装置1同样的结构赋予了同样的标号，省略其说明。
图9A和图9B所示的处理是与上述实施方式的图6A和图6B所示的处理同样的。即，如图9A所示，将绝缘层STPn作为蚀刻阻挡层，形成将绝缘层STPn上方的绝缘层51贯通而到达绝缘层STPn的接触孔HL。另外，如图9B所示，进行将绝缘层STPn作为对象的干法蚀刻等，使接触孔HL下端部到达绝缘层51a中的预定的深度位置。
如图9C所示，在接触孔HL的侧壁和底面形成衬里层23。衬里层23也形成于绝缘层52的上表面。
作为第3导电层的衬里层23例如为钨层或者钼层等的包含金属的导电性层。这样，包含金属的衬里层23相对于作为氧化硅层等的绝缘层51a而具有基于湿法蚀刻的选择性。
如图9D所示，将接触孔HL底面的衬里层23除去。此时，将绝缘层STPn下方的绝缘层51a作为蚀刻阻挡层，在维持与绝缘层51a的选择性的同时，进行干法蚀刻等。由此，接触孔HL下端部将衬里层23贯通。此外，衬里层23也被从绝缘层52的上表面除去。
另外，将衬里层23下方的绝缘层51a除去。此时，将层叠体LMs的绝缘层NL作为蚀刻阻挡层，在维持与绝缘层NL的选择性的同时，进行湿法蚀刻等。在湿法蚀刻中，以各向同性的方式除去绝缘层51a。但是，接触孔HL的侧面由相对于绝缘层51a而具有选择性的衬里层23覆盖，因此，能抑制也会蚀刻到接触孔HL侧面的绝缘层51的情形。
由此，使接触孔HL底面的衬里层23和绝缘层STPn下方的绝缘层51a贯通，形成到达各自不同的深度位置的绝缘层NL的接触孔HL。
此外，通过湿法蚀刻以各向同性的方式除去绝缘层51a，由此，在接触孔HL下端部中，也可以成为接触孔HL的直径稍微扩张了的形状。
这以后，图9E～图9H所示的处理与上述的实施方式的图8A～图8D所示的处理是同样的。
如图9E所示，经由接触孔HL和缝隙ST(参照图7A)，除去多个绝缘层NL。
此外，如上述那样，绝缘层STPn避开缝隙ST形成区域来形成。另外，接触孔HL和绝缘层STPn由接触孔HL侧壁的衬里层23隔开。衬里层23对于除去绝缘层NL的药液等具有耐性。因此，作为氮化硅层等的绝缘层STPn不被除去。
如图9F所示，经由接触孔HL和缝隙ST，例如注入阻挡层BLK的原料气体等，在接触孔HL的侧壁、间隙层GP的层叠方向两侧相互相对向的绝缘层OL的面上以及间隙层GP终端部中的端面形成氧化铝层等的阻挡层BLK。
如图9G所示，经由接触孔HL和缝隙ST，例如注入势垒金属层BM的原料气体等，在接触孔HL的侧壁、间隙层GP的层叠方向两侧相互相对向的绝缘层OL的面上以及间隙层GP终端部中的端面，隔着阻挡层BLK而形成氮化钛层等的势垒金属层BM。
如图9H所示，经由接触孔HL和缝隙ST，例如注入导电材料的原料气体等，形成分别与多条字线WL以及选择栅极线SGD、SGS和多条字线WL以及选择栅极线SGD、SGS一体化了的导电层22。另外，形成包括多条字线WL以及选择栅极线SGD、SGS的层叠体LM、和具备导电层等的衬里层23的接触部CCm。
以上，对于变形例的半导体存储装置，除了图9A～图9H所示的处理之外，通过与上述的实施方式的半导体存储装置1中的处理同样的处理来进行制造。
根据变形例的半导体存储装置，接触部CCm的衬里层23是相对于绝缘层51a而具有基于湿法蚀刻的选择性的层。由此，能够对将绝缘层51a贯通而到达绝缘层NL的接触孔HL的形成使用湿法蚀刻。
一般而言，在湿法蚀刻中，能够在相对于作为氮化硅层等的绝缘层NL而维持干法蚀刻等中的更高的选择性的同时，除去作为氧化硅层等的绝缘层51a。由此，在变形例的半导体存储装置中，能够更切实地抑制各个接触孔HL将绝缘层NL贯通。由此，能够更进一步抑制接触部CCm与不为连接对象的字线WL等连接、在多条字线WL间等产生短路。
根据变形例的半导体存储装置，除此之外，能实现与上述实施方式的半导体存储装置1同样的效果。
(其它变形例)
在上述的实施方式以及变形例中，设为了阶梯部SP配置在层叠体LM的X方向上的端部。但是，多条字线WL等被加工为了阶梯状的阶梯部SP例如也可以被配置在层叠体LM的中央部。在该情况下，例如能够将层叠体LM的中央部加工为擂钵状，使之作为连接多个接触部CC、CCm的阶梯部SP发挥功能。
在上述的实施方式以及变形例中设为了交替层叠绝缘层NL、OL来形成层叠体LMs。但是，层叠体LMs可以分为多个级(Tier)来形成，在该情况下，柱PL和阶梯部SP可以按每形成1级量的层叠体LMs而阶段性地形成。由此，能够使字线WL的层叠数进一步增加。
在上述的实施方式以及变形例中设为了半导体存储装置1等具备对存储单元MC的动作起作用的外围电路。外围电路能够配置在层叠体的上方、下方、或者与层叠体相同的阶层。
例如在上述的源极线SL为半导体基板的一部分的情况下，外围电路能够配置在层叠体LM外侧的半导体基板上。另外，在上述的源极线WL为多晶硅层等的情况下，通过在半导体基板上形成外围电路，由层间绝缘层等进行覆盖，在层间绝缘层上形成源极线SL和层叠体LM，从而能够将外围电路配置在层叠体LM的下方。
或者，通过在支承基板上形成源极线SL和层叠体LM，使设置有外围电路的半导体基板贴合在层叠体LM的上方，从而能够将外围电路配置在层叠体LM的上方。
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (20)

1.一种半导体存储装置，具备：
层叠体，其通过将多个第1导电层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个第1导电层被加工为阶梯状的阶梯部；
柱，其在从所述阶梯部在与所述层叠体的层叠方向交叉的第1方向上分离的所述层叠体内沿着所述层叠方向延伸，在与所述多个第1导电层的至少一部分的交叉部分别形成存储单元；以及
接触部，其配置于所述阶梯部，与所述多个第1导电层中的一个第1导电层连接，
所述接触部具有从所述阶梯部的上方向所述一个第1导电层延伸且与所述一个第1导电层一体化了的第2导电层。
2.根据权利要求1所述的半导体存储装置，还具备：
第2绝缘层，其至少将所述阶梯部覆盖到所述层叠体的最上层的高度；和
第1层，其沿着所述阶梯部的形状配置在所述第2绝缘层中，种类与所述第2绝缘层不同，
所述接触部具有将所述第2导电层的侧壁覆盖且至少延伸到所述第1层的下方位置的衬里层。
3.根据权利要求2所述的半导体存储装置，
所述衬里层为相对于所述第1层具有干法蚀刻的选择性的层。
4.根据权利要求3所述的半导体存储装置，
所述衬里层为与所述第2绝缘层相同种类的第4绝缘层。
5.根据权利要求2所述的半导体存储装置，
所述衬里层为相对于所述第2绝缘层具有湿法蚀刻的选择性的层。
6.根据权利要求5所述的半导体存储装置，
所述衬里层为包含金属的第3导电层。
7.根据权利要求2所述的半导体存储装置，
所述接触部具有介于所述第2导电层与所述衬里层之间且在所述第2绝缘层内沿着所述层叠方向延伸的含金属绝缘层，
所述含金属绝缘层将所述第1层的下方的所述第2绝缘层贯通。
8.根据权利要求7所述的半导体存储装置，
所述含金属绝缘层从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。
9.根据权利要求8所述的半导体存储装置，
所述接触部具有介于所述第2导电层与所述含金属绝缘层之间且在所述第2绝缘层内沿着所述层叠方向延伸的第4导电层，
所述第4导电层将所述第1层的下方的所述第2绝缘层贯通。
10.根据权利要求9所述的半导体存储装置，
所述第4导电层在所述含金属绝缘层的内侧从所述第2导电层的侧壁侧连续地延伸到所述一个第1导电层的上表面的、除了与所述接触部连接的连接面之外的面。
11.一种半导体存储装置的制造方法，包括：
形成第1层叠体，所述第1层叠体通过将多个牺牲层和多个第1绝缘层一层一层地交替层叠而形成，包括所述多个牺牲层被加工为阶梯状的阶梯部；
形成具有半导体层和存储层的柱，所述半导体层在从所述阶梯部在与所述第1层叠体的层叠方向交叉的第1方向上分离的所述第1层叠体内沿着所述层叠方向延伸，所述存储层将所述半导体层的侧壁覆盖；
形成多个接触孔，所述多个接触孔配置于所述阶梯部，分别到达所述多个牺牲层；
经由所述多个接触孔除去所述多个牺牲层，形成具有分别配置在所述多个第1绝缘层之间的多个间隙层的第2层叠体；
用导电材料经由所述多个接触孔对所述多个间隙层和所述多个接触孔进行填充，形成将多个第1导电层和所述多个第1绝缘层一层一层地交替层叠而形成的第3层叠体，并且，形成分别与所述多个第1导电层连接的多个接触部。
12.根据权利要求11所述的半导体存储装置的制造方法，
还形成在所述第1层叠体内沿着所述层叠方向和所述第1方向延伸的缝隙，
在形成所述第2层叠体时，经由所述多个接触孔以及所述缝隙，将所述多个牺牲层除去，
在形成所述第3层叠体和所述多个接触部时，经由所述多个接触孔以及所述缝隙，用所述导电材料对所述多个间隙层进行填充。
13.根据权利要求11所述的半导体存储装置的制造方法，
在形成所述第3层叠体和所述多个接触部时，形成分别被填充到所述多个接触孔内且分别与所述多个第1导电层一体化了的第2导电层。
14.根据权利要求11所述的半导体存储装置的制造方法，
进一步以在第2绝缘层中沿着所述阶梯部的形状夹置种类不同于所述第2绝缘层的第1层的方式，形成至少将所述阶梯部覆盖到所述第1层叠体的最上层的高度的所述第2绝缘层，
在形成所述多个接触孔时，
进行将所述第1层作为蚀刻阻挡层的干法蚀刻，将所述第1层的上方的所述第2绝缘层贯通，使所述多个接触孔分别到达所述第2绝缘层内的深度位置不同的所述第1层，
在使所述多个接触孔到达所述第3绝缘层之后，进行将所述第1层作为对象的干法蚀刻，至少使所述接触孔分别到达所述第1层的下方的不同的深度位置。
15.根据权利要求14所述的半导体存储装置的制造方法，
在形成所述多个接触孔时，
形成将所述多个接触孔各自的侧壁和位于所述第1层的下方的不同的深度的所述多个接触孔各自的底面覆盖的衬里层，
进行将所述多个牺牲层作为蚀刻阻挡层的干法蚀刻，使得贯通所述多个接触孔的底面的所述衬里层和所述第1层的下方的所述第2绝缘层，使所述多个接触孔分别到达所述多个牺牲层。
16.根据权利要求15所述的半导体存储装置的制造方法，
所述衬里层为与所述第2绝缘层相同种类的第4绝缘层。
17.根据权利要求14所述的半导体存储装置的制造方法，
在形成所述多个接触孔时，
形成将所述多个接触孔各自的侧壁和位于所述第1层的下方的不同的深度的所述多个接触孔各自的底面覆盖的衬里层，
进行将所述第1层的下方的所述第2绝缘层作为蚀刻阻挡层的干法蚀刻，使得贯通所述多个接触孔的底面的所述衬里层，使所述多个接触孔分别到达所述第1层的下方的所述第2绝缘层，
进行将所述多个牺牲层作为蚀刻阻挡层的湿法蚀刻，使得贯通所述多个接触孔的底面中的所述第1层的下方的所述第2绝缘层，使所述多个接触孔分别到达所述多个牺牲层。
18.根据权利要求17所述的半导体存储装置的制造方法，
所述衬里层为包含金属的第3导电层。
19.根据权利要求11所述的半导体存储装置的制造方法，
在形成所述第3层叠体和所述多个接触部时，分别形成含金属绝缘层，所述含金属绝缘层分别将所述多个接触孔的至少下端部中的侧壁覆盖，并且，从所述多个接触孔的侧壁侧连续地延伸到夹着所述多个间隙层地在所述层叠方向上的两侧相互对向的所述多个第1绝缘层各自的面上。
20.根据权利要求19所述的半导体存储装置的制造方法，
在形成所述第3层叠体和所述多个接触部时，分别形成第4导电层，所述第4导电层隔着所述含金属绝缘层分别将所述多个接触孔的侧壁覆盖，并且，在所述含金属绝缘层的内侧从所述多个接触孔的侧壁侧连续地延伸到夹着所述多个间隙层地在所述层叠方向上的两侧相互对向的所述多个第1绝缘层各自的面上。
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