JP5518911B2 - 半導体材料製の多層構造を製造するための方法 - Google Patents

半導体材料製の多層構造を製造するための方法 Download PDF

Info

Publication number
JP5518911B2
JP5518911B2 JP2012014182A JP2012014182A JP5518911B2 JP 5518911 B2 JP5518911 B2 JP 5518911B2 JP 2012014182 A JP2012014182 A JP 2012014182A JP 2012014182 A JP2012014182 A JP 2012014182A JP 5518911 B2 JP5518911 B2 JP 5518911B2
Authority
JP
Japan
Prior art keywords
substrate
layer
insulating layer
charge
multilayer structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012014182A
Other languages
English (en)
Other versions
JP2012104855A (ja
Inventor
ジャン‐ピエール、ラスキン
ディミトリ、レドラー
フランソワ、ブリュニエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2012104855A publication Critical patent/JP2012104855A/ja
Application granted granted Critical
Publication of JP5518911B2 publication Critical patent/JP5518911B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/003—Coplanar lines
    • H01P3/006—Conductor backed coplanar waveguides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides

Description

本発明は、能動層と、支持層と、能動層と支持層の間の電気絶縁層とを備える、半導体材料製の多層構造を製造するための方法に関する。
また、本発明は、そのような方法を使用して得られる構造に関する。
本発明は、マイクロエレクトロニクス応用分野、光学応用分野、オプトロニクス応用分野に使用されるタイプの、ウェハの形態にある薄い構造に適用可能である。
本明細書の残りの部分では、「本発明が関する構造」という全体的な表現を使用し、上述のもののような構造、すなわち能動層と、支持層と、能動層と支持層の間の電気絶縁層とを備える、半導体材料製の多層構造タイプのものを示すことになる。
多層構造は、いくつかの層を組み合わせるものであり、そのいくつかは、異なる材料からできている。
したがって、本発明の一応用例は、ＳＯＩ（シリコン・オン・インシュレータ）タイプの構造の製造である。
したがって、このタイプのＳＯＩは、通常、
・（数Ω・ｃｍ程度の）低い抵抗率を有する単結晶シリコン製の能動層と、
・支持層は、典型的には１０００Ω・ｃｍを超える著しく（significantly）高い抵抗率を有するシリコン製とすることができる、
・これら２つの層間の電気絶縁層、たとえばＳｉＯ２層を備える。
いわゆる「能動」層は、構成部品、典型的には電子構成部品またはオプトロニクス構成部品が配置されることになるため、このように名付けられている。
本発明が関する多層構造は、可能な限り低い電気的損失に関連することが望ましい。
本明細書では、「損失」は、構造支持層内の電気的損失を指し、前記損失は、能動層上で作製された構成部品の分極動作（polarised operation）から生じることに留意されたい。
これらの損失は、この構造の電気効率に影響を及ぼし、（特に、非常に高い周波数の応用例について、換言すれば、典型的には１０ＧＨｚを超える周波数について）能動層内で信号品質に影響を及ぼすノイズを生成する可能性があるので不都合である。
したがって、本発明が適用可能である構造は、通常、
・その能動層上で取り付けられた構成部品の良好な相互作用を可能にするために、その層部で（５から３０Ω・ｃｍ程度の）低い電気抵抗率と、
・構造内の電気的損失を回避するために、この能動層を支持する層部ではるかに高い抵抗率とを有する。これを達成するために、本発明に関する構造（必ずしもそれだけではないが、典型的にはＳＯＩ）内の支持層は、典型的には、（たとえば、１０００Ω・ｃｍを超える）能動層よりはるかに高い抵抗率を有することになる。
したがって、これらの構造の能動層を支持する層の高い抵抗率は、構造に関する損失を低減するように設計される。
本発明の一目的は、損失が可能な限り低いものである、本明細書の始めに述べたタイプの構造を作製することである。
非常に高い周波数の応用例では、その構造の能動層内で生成された電気信号は、その構造の絶縁層の電気絶縁効果にもかかわらず、この層を通過することができることに留意されたい。これは、上述のように、望ましくない損失に対応する。
したがって、上述したものよりさらに正確には、本発明の他の目的は、損失が最小限に抑えられる上述のもののような構造を作製することが可能であることであり、これは非常に高い周波数の応用例についても同様である。
これらの目的を達成するために、本発明は、能動層と、支持層と、能動層と支持層の間の電気絶縁層とを備える、半導体材料製の多層構造を作製する方法であって、構造支持層内の電気的損失を最小限に抑えるために、キャリア・トラップ（carrier traps）の密度および／または電気絶縁層内の電荷を修正することを含む方法を提案する。
そのような方法の他の好ましい、しかし非限定的な態様は、以下のようなものである。すなわち、
・前記修正は、構造絶縁層と構造支持層の間の界面でキャリア・トラップの密度を増大することが意図され、
・前記修正は、構造の電気絶縁層内の電荷を減少させるように設計され、
・能動層は、支持層よりはるかに低い抵抗率を有するように選択され、
・本方法は、構造能動層を備える第１の基板と、構造支持層を備える第２の基板とを接着することを含み、
・前記第１の基板は、絶縁層を備え、
・第１の基板の前記絶縁層は、構造の絶縁層に相当し、
・構造支持層内の電気的損失を最小限に抑えるために、前記第１の基板と前記第２の基板が接着される前に、キャリア・トラップの密度が修正され、
・構造支持層内の電気的損失を最小限に抑えるために、前記接着される２枚の基板間に中間層を挿入することによってキャリア・トラップの密度が修正され、中間層は、第２の基板の支持層と接触することになり、前記中間層の材料は、前記支持層内の材料と関係（相関）付けられることによりキャリア・トラップの密度を増大するように選択され、
・前記中間層は、第１と第２の基板の前記接着の前に、前記第２の基板上で堆積され、
・前記支持層はシリコン製であり、前記中間層内で使用される材料は、窒化酸化物（nitrided oxide）であり、
・キャリア・トラップの密度は、前記支持層内の材料と関係付けられることによりキャリア・トラップの密度を増大し、構造支持層内の電気的損失を最小限に抑える傾向がある、前記第１と第２の基板を接着するための少なくとも１つの材料を使用して修正され、
・構造支持層内の電気的損失を最小限に抑えるために、前記第１と第２の基板が接着される前に、第２の基板の表面領域に、ある処理を適用することによってキャリア・トラップの密度が修正され、
・第２の基板の表面領域の前記処理は、第２の基板の表面状態の制御された劣化を含み、
・構造支持層内の電気的損失を最小限に抑えるために、前記第１と前記第２の基板が接着される前に、前記第１の基板内で行われる注入の特性を調整することによって、電荷が電気絶縁層内で修正され、
・前記注入のドーズ量が、電気絶縁層内の電荷を修正するように調整され、
・前記注入が、ＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスの弱化注入（weakening implantation）に相当し、
・構造支持層内の電気的損失を最小限に抑えるために、電気絶縁層内の電荷が、前記第１の基板上で行われる熱酸化のパラメータを調整し、その表面上で構造絶縁層を作成することによって修正され、
・前記パラメータは、温度および／または温度変動、ガス組成、アニール時間などを含み、
・構造支持層内の電気的損失を最小限に抑えるために、電気絶縁層内の電荷が、構造が形成された後で前記構造に適用される加熱処理のパラメータを調整することによって修正され、
・前記加熱処理のサーマル・バジェット（thermal budget）が、その構造の電気絶縁層内の電荷を減少させるように調整され、
・前記構造がＳＯＩであり、
・本方法は、ＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスにおける諸ステップを使用する。
本発明の他の態様、目的、利点は、添付の図面を参照して、本発明の以下の説明を読んだ後で明らかとなるであろう。
次に、本明細書の導入で述べたような多層構造のための、本発明のいくつかの実施形態について述べる。
この構造は、特にＳＯＩタイプの構造とすることができる（が、これに限られない）ことに留意されたい。
概して、本発明に関する構造は、典型的には、能動層の電気抵抗率が、構造支持層の抵抗率より著しく低い構造である。
また、下記で述べられる方法は、多層構造を製造するためのＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスの実施のより一般的な状況で使用することができることに留意されたい。
しかし、本発明による方法を、ＳＭＡＲＴＣＵＴ（登録商標）プロセスと異なる多層構造を製造するための方法の一般的な状況で実施することができることは全く可能である。
具体的には、本方法は、２枚の基板を接着するステップを実施する多層構造を作製するための、ＳＭＡＲＴＣＵＴ（登録商標）プロセスと異なるプロセス（たとえば、ＥＬＴＲＡＮタイプ・プロセスなど）の一般的な状況で使用することができる。
例示としてＳＯＩタイプ構造例を使用して、本発明は、
この構造に関連する損失を最小限に抑えるために、
・その構造の電気絶縁層内の電荷、
・および／または、（典型的には、絶縁層と構造支持層の間の界面で）キャリア・トラップの密度を修正する。
出願人らは確かに、シミュレーションおよび実験的な観察を実施した後で、以下によってその構造に関連する損失を低減することが可能であると決定した。すなわち、
・その構造の電気絶縁層内の電荷を減少させること。この点に関して、出願人らは、その構造の絶縁層（換言すれば、ＳＯＩの場合には、埋込み酸化物層）に関連する電荷に対応するパラメータＱＢＯＸの値によって損失がどのように影響を受けるかという実証を使用した。
・および／または、キャリア・トラップの密度を、より具体的には、その構造の絶縁層とその支持層の間の界面で増大すること。この点に関して、出願人らは、キャリア・トラップの密度に対応するパラメータＤｉｔの値によって損失がどのように影響を受けるかという実証を使用した。
混乱を回避するために、称される「キャリア・トラップ（carrier traps）」（または「キャリア(carriers)」）は、構造内に存在する固定電荷によって運動させられている電荷を捕らえようとする電気的なトラップであることが指定される。この点に関して、キャリア・トラップは、特に物理的な不純物など諸要素をゲッタリングしようとするゲッタリング手段(gettering means)と異なる（そのような不純物は、たとえば重金属からの、たとえば金属イオンなどとすることができる）。
本発明は、上述の２つの影響の実証、すなわちパラメータＤｉｔおよびＱＢＯＸの値を使用する。
この実証の追跡として、出願人らは、上述の、また本発明に関するタイプの異なる構造に対して、一連の観察を実施した。
したがって、これらの観察は、パラメータＤｉｔおよびＱＢＯＸの異なる値が関連する、また損失が測定される異なる構造に関するものであった。
より正確には、出願人らは、これらの構造のそれぞれについて、
・第１に、その構造の絶縁層内の電荷と、
・第２に、絶縁層と構造支持層の間の界面でのキャリア密度とを選択的に修正した。
これらの修正を行う手段について、より詳しく論じる。
数値シミュレーションの、また出願人らによって実施された実験の結果を提示する前に、これらのシミュレーションおよび実験の状況で使用された、損失を測定する方法において必要とされる原理を簡単に要約する。
この損失測定方法は、通常、共平面ラインによる損失測定（loss measurement by coplanar lines）と呼ばれる。
この損失測定方法は、支持層内における電磁場の広がりの関数として、ある深さまで損失を測定する手段を提供する。この深さは、導体間の間隔、支持層の周波数および抵抗率、ならびに酸化物の厚さによって決まる。
したがって、この測定方法は、特徴付けるべき各構造について以下のステップを使用する。
・以下による構造の準備、すなわち、
→ エッチング深さを埋込み酸化物絶縁層部で停止して、その構造の能動層の選択エッチング（この説明で論じられる諸例は、ＳＯＩに関することを銘記されたい）、
→ 導電金属を用いた埋込み酸化物の上方の、構造上のソリッド・プレート金属堆積（solid plate metallic deposit）。したがって、１ミクロン厚のアルミニウムを堆積することができる、
→ テスト・パターン、実際には（導波路を形成する）並列導電金属化ライン（parallel conducting metallised lines）を形成するように、堆積後金属のドライおよび選択エッチング。
・金属化ラインの１本に対する電気信号の印加。この信号ＶＡは、ＤＣ電圧ＶＤＣおよび低振幅ＡＣ電圧ＶＡＣの重畳からなる。これは、前記ラインに印加され、以下を修正することができる。すなわち、
→ ＤＣ成分ＶＤＣの振幅
→ ＡＣ成分ＶＡＣの周波数
・導波路の端部での放射、伝送、反射された電力の測定を利用して、損失の計算（α＝導体内の損失αＣＯＮＤ＋エッチングによって除去される前の能動層の下方に位置する層内の損失αＳＵＢ）。
→ αＳＵＢは、αと、印加信号の所与の周波数について固定であると考えられるαＣＯＮＤの推定値との値から抽出される。
この方法の原理は、特に損失が特徴付けられる構造の異なる領域内で作成された導波路を示す図３に示されている（電圧ＶＡは、各共平面ラインの中央導体に印加される）。
測定中にＤＣ成分をＡＣ成分上に重畳することの利点は、本発明に関する構造内の絶縁／支持層界面下の抵抗が低い層の損失に対する、かなりの効果を実証することである。
本明細書の残りの部分で、より詳しく述べるように、この低抵抗層は、導波路の中央導体の下でＤＣ成分を印加することによって生成される。
また、これは、パラメータＱＢＯＸおよびＤｉｔによって強く影響される。したがって、この低抵抗層内のキャリアの濃度と、（特にその厚さによって制御される）その全体的な量（global volume）とは、ＱＢＯＸとＤｉｔが損失に対して影響を有する理由である。
この方法の実施中に測定された損失を使用し、その構造の有効抵抗率を抽出する（この有効抵抗率は、損失に直接関係する）。
上述のように、また、詳しく示されることになるように、出願人らは、本発明の状況内で、構造損失に対する以下の実証された影響を使用する。すなわち、
・埋込み酸化物絶縁層の（すなわち内の）電荷ＱＢＯＸ
・キャリア・トラップの密度Ｄｉｔ
したがって、結果が図１および図２に示されているシミュレーションは、本発明が関する構造に関連する損失に対するパラメータＱＢＯＸ（図１）およびＤｉｔ（図２）の対応する影響を実証する。
これら２つの図の曲線は、構造上で作製された共平面導波路（coplanar wave guides）の並列線形コンダクタンス（parallel linear conductance）（ＧＥＦＦ）を計算するシミュレーション・モデルから導出される。
図３は、構造上で作製された共平面導波路、および（図の右部の）等価分布回路を示す。
共平面導波路に関する伝播指数γは、
Figure 0005518911
 の形態にある。
その構造内の支持層に関する損失αＳＵＢは、高い周波数でＧＥＦＦに直接比例する。
損失αＳＵＢは、［０．５＊ＧＥＦＦ（Ｌｅｆｆ／Ｃｅｆｆ）０．５］に等しく、ただし、ＬｅｆｆおよびＣｅｆｆは、それぞれ図３に示されている共平面導波路の線形インダクタンスおよびキャパシタンスを示す。
したがって、所与の構造について、その構造に関する損失は、パラメータＧＥＦＦの値と共に増大する（また逆も同様である）。
使用されたモデルは、Ｓｉｌｖａｃｏ ＣｏｍｐａｎｙのＡｔｌａｓソフトウェア（登録商標）によって実施されている。このモデルは、共平面導波路の異なる寸法パラメータ、すなわち、
・損失を測定するためにその構造上で形成された金属化ラインの幾何形状、
・その構造の埋込み酸化物層（絶縁層）の厚さ、
・金属化ライン上で印加された電圧ＶＡ（考慮された分極電圧および周波数）、を考慮するために活動化される。
さらに、このモデルは、ＧＥＦＦの計算の際に、パラメータＤｉｔおよびＱＢＯＸを考慮する。
図１は、パラメータＱＢＯＸの４つの異なる値に関係付けられる４つの異なる構造に対応する４つの曲線１１、１２、１３、１４を示す。
これらの曲線のそれぞれは、上述の損失測定方法の状況でその構造の導体に印加されることになる電圧ＶＡの関数として、（上述のように損失に直接関係するパラメータＧＥＦＦを介して）基準点に対する構造損失の相対変動を示す。
基準点は、ＶＤＣ＝ＱＢＯＸ＝Ｄｉｔ＝０で得られるＧＥＦＦの値に固定される。
曲線１１は、値ＱＢＯＸがゼロである構造に対応する。
曲線１２、１３、１４は、絶縁層が、曲線１２の構造から（絶縁層の電荷が１０１１ｃｍ−２に等しい）曲線１４の構造にかけて増大する非ゼロ値のＱＢＯＸを有する３つの構造に対応する。
この図の矢印は、異なる曲線における構造間のＱＢＯＸの増大を示す。
この図は、ＱＢＯＸの値の増大が構造損失の増大を引き起こすことを示す。
パラメータＱＢＯＸのこの影響、したがって電気絶縁層の電荷について、以下のように述べることができる。
この電荷は正電荷であり、したがって、移動できる負電荷（電子）を、絶縁層と（きわめて抵抗性の）支持層の間の界面に引き付ける傾向がある。
これらの電子の超過分は、前記界面に集まり、次いで抵抗が低い表面層を形成し、したがって、支持層内の全体的な損失を増大させる。
上述の損失測定方法の実施中には、わずかに負の電圧ＶＡを中央導体に印加し、一時的にのみ、これらの電子を中央導体の下に押し動かすことができ、次いで電子は、界面から移動する。すなわち、界面のこの部分は、そして、より抵抗性となり、測定損失が低減される。
次に、ＶＡの値がさらに低減された場合、正の移動電荷は、界面に向かって引き付けられることになり、そして、局所的にその抵抗率を減少させる。
したがって、損失は、負電圧ＶＯＰＴについて最小である。最小損失のこのシフトが、図１に示されている。
したがって、ＱＢＯＸの値が増大するにつれて、ＶＯＰＴの値が負の値に向かってシフトする。
同様に、ＱＢＯＸの値について、埋込み酸化物絶縁層と支持層の間の界面での電子の存在は、（上述のように絶縁／支持層に引き付けられた電子が、電圧ＶＡが印加される中央導体の下に存在せず、その界面の他の場所に存在する電圧であるＶＯＰＴにおいてすら）損失を増大することになる。
したがって、図１でわかるように、２つの同一の構造間での値ＱＢＯＸの増大は、損失の増大と、損失が最小であるＶＡの値ＶＯＰＴの、負電位に向かうシフトを誘起する。
同様に、図２は、３つの異なる構造に対応する３つの曲線２１、２２、２３を示す。
各構造は、その電気絶縁層とその支持層の間の界面で、Ｄｉｔの異なる値に関係付けられる。
これらの３つの曲線のそれぞれは、横座標でゼロ・ボルトに近い最小を有する（したがって、ほとんど同一の値ＶＯＰＴに対応する）。
曲線２１は、ゼロのＤｉｔ値に関係する構造に対応する。
曲線２２から曲線２４は、非ゼロかつ（曲線２２から曲線２４にかけて）増大するＤｉｔを有する構造に対応し、曲線２４の構造に関連するＤｉｔは、１０１２＃／ｃｍ２／ｅＶである。
３つの曲線の最小の各側の２つの矢印は、３つの構造間でのＤｉｔのこの増大を表す。
Ｄｉｔの増大により、その構造に関する損失が減少することがわかる。
また、Ｄｉｔの増大により、その構造の中央金属化ライン（central metallised line）に印加された定電圧ＶＤＣのＤＣ成分の影響が減少することがわかる。
パラメータＤｉｔの、損失に対するこの影響について、次のように述べることができる。
このパラメータは、鋭い縁部、汚染物質、または、その構造の絶縁層と支持層の間の界面で正もしくは負の移動できる電荷（電子、または材料の結晶格子内の空いている空間である正孔）を捕らえることができる任意の他のトラップの密度を特徴付ける。
この界面部の高密度は、絶縁層の電荷を増大させる傾向に関して上述した影響に逆らう傾向がある。
高密度は、前記界面に到達し、そこで表面層を形成する、またその構造の抵抗率を低減する（したがって、損失を増大する）効果を有するいくつかの電子の吸収を引き起こす。
この効果は、密度が増大するにつれて増大する（したがって、損失を低減する傾向がある）。
さらに、（電圧ＶＡの符号に応じて）電子または正電荷を前記界面に引き付ける電圧ＶＡの効果は、より高いキャリア・トラップ密度によって減衰される。すなわち、この場合には、電圧ＶＡによって界面に向かって引き付けられたいくつかの移動電荷は、捕らえられ、したがって損失に対して影響がないように中和される。
したがって、キャリア・トラップの密度の増大は、正または負の電圧ＶＡについて同じ形で適用可能であることに留意されたい。
図４におけるグラフは、損失αに対するパラメータＤｉｔの変動の効果を示す。
このグラフは、２つの異なる構造に対応する２つの曲線を含む。すなわち、
・（ＳＭＡＲＴＣＵＴ（登録商標）プロセスの後で）どの特定の処理もなしに出願人らによって得られたＳＯＩ構造（実線で示されている、曲線４１）。
・その構造の埋込み酸化物絶縁層と支持層の間の界面でパラメータＤｉｔの値を減少させることに向けられた特定の処理にかけられた同様の構造（破線、曲線４２）。この処理は、４３２℃程度の温度で３０分間の、水素５％および窒素９５％からなる混合物下でのアニールであり得る。
本明細書の残りの部分では、パラメータＤｉｔのこの減少を得るために使用された特別な処理に戻る。
したがって、図４は、その構造の絶縁層と支持層の間の界面でのＤｉｔの減少が、その構造を介して損失を増大することを示す。
それに対応して、図５は、損失αに対するＱＢＯＸの値の修正の影響を示す。
したがって、図５は、２つの異なる構造、すなわち、
・ＱＢＯＸが低い、たとえば１．５×１０１０ｃｍ−２程度の構造（それ自体ＳＭＡＲＴＣＵＴ（登録商標）プロセスで知られるやり方で得られたＳＯＩに対応する曲線５１）、
・および、ＱＢＯＸがより高い、６×１０１０ｃｍ−２程度の構造（汚染物質、たとえば金属汚染物質を含む炉内での酸化された高抵抗率Ｓｉウェハに対応する曲線５２）について、損失の特徴付け中に印加された定電圧の関数としてこれらの損失の変動を表す。
すでに上述したように、パラメータＱＢＯＸの増大により損失が増大することになることに留意されたい。
Ｄｉｔのレベルは、曲線５１と曲線５２にそれぞれ対応する構造間で修正されていないことに留意されたい。
図７における曲線は、ＱＢＯＸおよびＤｉｔの異なる値を有する、ＳＭＡＲＴＣＵＴ（登録商標）プロセスによって得られた３つのＳＯＩ構造について、周波数の関数としてＶＤＣ＝０Ｖについての損失の変動を示す。
以下の表は、これらの３つの構造ＳＬ１、ＳＬ２、ＳＨ１のそれぞれについて、ＱＢＯＸおよびＤｉｔの値を提供する。
Figure 0005518911
破線の曲線は、同一の構造上で作製された共平面導波路のシミュレーションによる損失に対応し、ただし１００Ω・ｃｍ（上端曲線）から５０００Ω・ｃｍ（下端曲線−支持層の抵抗率値は、矢印の方向で増大する）に変わる、これらの対応する構造の支持層の抵抗率ρｅｆｆを除く。
図は、この抵抗率ρｅｆｆが増大するにつれて理論損失は減少することを示す。
これらの理論損失は、ラインの金属導体に関連する損失（連続線で示されている、図７における最も低い曲線に対応する）と、支持層内の損失とを含むことに留意されたい。
図７は、Ｄｉｔの最も高い値を有する構造が、最も損失の低い構造であることを示す。この構造の損失は、４０００Ω・ｃｍ程度の有効抵抗率に対応し、この有効抵抗率により、支持層に関連する損失は、金属導体に関連する損失に比べて無視してよいものになる（αＳＵＢがゼロに向かう傾向があるとき、総損失αは、損失αＣＯＮＤとαＳＵＢの和に等しいため、αは、αＣＯＮＤに等しくなる）。
ＱＢＯＸの値は低いが、Ｄｉｔの値は無視してよい構造は、３００および５００Ω・ｃｍに等しい支持層の抵抗率値に対応する損失だけ有する。
したがって、本発明の場合には、キャリア・トラップの密度の値、および／または本発明に関する構造の電気絶縁層内の電荷の値が、この構造の電気抵抗率を最大にするために修正される。
本明細書でさらに述べられるように、キャリア・トラップの密度は、埋込み層（たとえば、ＳＯＩの埋込み酸化物）と、下にある支持層との間の界面で修正される。
上述のように、本発明は、（その構造の能動層を備える）第１の基板と（構造支持層を備える）第２の基板とを接着する状況で実施することができる。
この場合には、その構造の能動層を含む第１の基板はまた、その構造の絶縁層をも含むことができる。
このタイプの接着を実行する前に、キャリア・トラップの密度をこの密度が増大するように修正することが可能であり、これは、上記でわかるように、その構造に関連する損失を低減することになる。
したがって、（単独で、または組合せで実施される）いくつかの変形形態を想定することができる。すなわち、
・第２の基板の支持層と接触するように設計された中間層を、接着される２枚の基板間に挿入することによるキャリア・トラップの密度の修正。前記中間層の材料は、支持層ができている材料と関係付けられることによりキャリア・トラップの密度の増大を容易にするように選択される。
＞ この場合には、前記中間層は、接着前に第２の基板上で堆積することができる。
＞ 本発明の一応用例では、支持層はシリコン製とすることができ、中間層材料は、窒化酸化物とすることができる。
・前記第１と第２の基板を接着するための少なくとも１つの材料を使用する、キャリア・トラップの密度の修正。これは、支持層ができている材料と関係付けられた結果として、キャリア・トラップの密度の増大を容易にする。
・前記第１と第２の基板が接着される前に、第２の基板の表面領域内で、ある処理を適用することによるキャリア・トラップの密度の修正。
＞ 第２の基板の表面領域の、このタイプの処理は、特に、この第２の基板の表面状態の制御された劣化（エッチングによるその粗さの劣化）を含むことができる。
上記で提示されている変形形態すべてにおいて、得られる構造内で、酸化物層と下にある支持層との間の界面でキャリア・トラップの密度が修正される。
さらに、上述のもののような接着と組み合わせて使用されたとき依然として本発明の状況内において、その構造の電気絶縁層内の電荷は、（やはり単独で、または組合せで適用される）異なる変形形態に従って、それを減少させるように修正することができる。
・接着前に前記第１の基板内で行われる注入の特性を調整することによる電荷の修正。
＞ この場合には、注入のドーズ量が、電気絶縁層内の電荷値を修正するように調整されることが好ましい。
＞ この注入はまた、弱化注入がＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスを使用して行われるステップに対応することができる。この場合には、第１の基板は、酸化表面を介して注入が行われる前に酸化される表面を有する単結晶シリコン基板とすることができ、第２の基板は、前記第１の基板に接着されることになる支持材または補強材に対応する−次いで、この第１の基板は、注入ステップで画定された厚さを有する弱化領域（weakening area）で分離され、所望の多層構造になる。
・その基板の絶縁層をその表面部で作成するために、接着前に第１の基板上で行われる熱酸化のパラメータを調整することによる、電気絶縁層内の電荷の修正。
＞ 処置がとられるパラメータは、特に、温度（絶対値）および／またはその変動（特に、温度上昇勾配の特性）、ガス組成、ならびにアニール時間を含む。
＞ この場合も、前記熱酸化は、酸化物層がＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスを使用して作成されるステップに対応することができる。
最後に、その構造の電気絶縁層内の電荷は、前記構造が形成された後でそこに適用される熱処理のパラメータを調整することによって修正することも可能である。この場合には、２枚の基板が事前に接着されているか否かは問題にならない。
また、そこ構造の電気絶縁層内の電荷の、このタイプの変形調整では、前記熱処理のサーマル・バジェットが、この絶縁層内の電荷を最小限に抑えるように調整される。
その構造の電気絶縁層内の電荷を修正することは、ある構造の層間のいくつかの界面で電荷の再分配に影響を及ぼすことと全く異なることに留意されたい（後者の技法は、たとえば、米国特許第６０９１１１２号によって開示されている）。
さらに、米国特許第６０９１１１２号に関して、この文書は、いずれにしても−本発明がそうであるように−支持層内の損失を最小限に抑えようとしておらず、むしろ、能動層内の空乏化を回避しようとする。この点に関して、この従来技術の文書は、能動層の特性に影響を及ぼすことを提案しており、（本発明の場合のように）埋込み絶縁層の特性ではない。
図６は、上述の２枚の基板ＡおよびＢについて接着ステップを示し、その場合において、基板Ａは、（特に、表面酸化物層Ａ１を作成するために）酸化されており、（基板Ａの厚さ内で能動層Ａ３を画定する弱化領域Ａ２を作成するための）注入であった。
基板Ｂは、必要とされる最終構造の支持層に相当する。
この場合は、特にＳＭＡＲＴＣＵＴ（登録商標）タイプ・プロセスの状況での本発明の使用に相当する。
本発明に関する異なる構造について、絶縁層の電荷の、異なる対応する値の関数としてその構造に関連する損失を表すパラメータＧＥＦＦの変動を示す、シミュレーションから導出されたグラフである。 本発明に関する異なる構造について、絶縁層と支持層の間の界面部でのキャリア・トラップの密度の、異なる対応する値の関数としてその構造に関連する損失を表す同じパラメータＧＥＦＦの変動を示す、図１に示されているもののような同じタイプの、同様にシミュレーションから導出されたグラフである。 本発明に関する構造など、ある構造内の電気的損失を測定するための方法の原理を示す図であり、前記構造は断面図で示されており、図の右部は、等価電気回路の表現を含む。 本発明に関する構造について測定された電気的損失に対する、本発明に関する絶縁層と支持層の間の界面部でキャリア・トラップの密度が減少することの影響を示す、実験的な測定から導出されたグラフである。 本発明に関する構造の電気絶縁層内の電荷に対する修正の、この構造について測定された電気的損失に対する影響を示す、図４に示されているものと同じタイプの、やはり実験的な測定から導出されたグラフである。 ２枚の基板を接着し、本発明に関する構造を構成することを示す概略図であり、２枚の基板の少なくとも１枚は、得られることになる構造に関連する損失を最小限に抑えるために、本発明の各実施形態の１つに従って特に処理されている。 パラメータＱＢＯＸおよびＤｉｔについて異なる値を有する異なる構造について、周波数の関数として測定損失を表す図である。

Claims (7)

  1. 能動層と、支持層と、前記能動層と前記支持層の間の電気絶縁層とを備える、半導体材料製の多層構造を製造するための方法であって、
    前記方法は、第１の基板と第２の基板とを接着することを含み、前記第１の基板は、前記能動層と前記電気絶縁層とを有し、前記第２の基板は、前記支持層を有し、
    前記方法は、前記支持層内の電気的損失を最小限に抑える修正を備え、
    前記修正は、
    前記多層構造の前記電気絶縁層内の電荷を減少させること、および、
    前記電気絶縁層と前記電気絶縁層の下の前記支持層との間の界面で、キャリア・トラップの密度を増大すること、を含み、
    前記キャリア・トラップは、前記多層構造に存在する固定電荷により運動させられている電荷を捕らえる電気的なトラップであり、
    前記キャリア・トラップの密度を増大させることは、前記第１と第２の基板が接着される前に、前記第２の基板の表面領域をエッチングすることにより、前記第２の基板の表面領域の粗さを劣化することを含む
    ことを特徴とする方法。
  2. 前記能動層が、前記支持層の抵抗率より低い前記抵抗率を有するように選択されることを特徴とする請求項１に記載の方法。
  3. 前記支持層がシリコン製であり、前記キャリア・トラップの密度を増大することは、前記第１の基板と前記第２の基板との接着の前に、窒化酸化物の中間層を前記第２の基板上に堆積する
    ことを特徴とする請求項１または２に記載の方法。
  4. 前記多層構造の前記電気絶縁層内の電荷を減少させることは、前記第１と第２の基板が接着される前に、前記第１の基板内で行われる注入のドーズ量を調整することを含む
    ことを特徴とする請求項１から請求項３のいずれか一項に記載の方法。
  5. 前記注入は、プロセスの弱化注入に相当し、前記プロセスにおいて、前記第１の基板は、酸化された表面を介して注入が行われる前に前記酸化された表面を有する単結晶シリコン基板であり、前記第２の基板は、前記第１の基板に接着される補強材になり、前記第１の基板は、前記注入で画定された厚さを有する弱化領域で分離され、結果として前記多層構造になり、
    前記電気絶縁層は、前記酸化された表面を含み、且つ、前記能動層は、前記分離後に前記第２の基板に接着された前記第１の基板の一部である
    ことを特徴とする請求項４に記載の方法。
  6. 前記多層構造の前記電気絶縁層内の電荷を減少させることは、前記第１の基板の表面上で前記電気絶縁層を作成するための、前記第１の基板上で行われる熱酸化の、温度および／または温度変動、ガス組成、アニール時間を調整することを含むことを特徴とする請求項１から請求項５のいずれか一項に記載の方法。
  7. 前記多層構造がＳＯＩであることを特徴とする請求項１から請求項６のいずれか一項に記載の方法。
JP2012014182A 2003-09-26 2012-01-26 半導体材料製の多層構造を製造するための方法 Active JP5518911B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0311347A FR2860341B1 (fr) 2003-09-26 2003-09-26 Procede de fabrication de structure multicouche a pertes diminuees
FR03/11347 2003-09-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006527512A Division JP2007507100A (ja) 2003-09-26 2004-09-27 半導体材料製の多層構造を製造するための方法

Publications (2)

Publication Number Publication Date
JP2012104855A JP2012104855A (ja) 2012-05-31
JP5518911B2 true JP5518911B2 (ja) 2014-06-11

Family

ID=34307223

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006527512A Withdrawn JP2007507100A (ja) 2003-09-26 2004-09-27 半導体材料製の多層構造を製造するための方法
JP2012014182A Active JP5518911B2 (ja) 2003-09-26 2012-01-26 半導体材料製の多層構造を製造するための方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006527512A Withdrawn JP2007507100A (ja) 2003-09-26 2004-09-27 半導体材料製の多層構造を製造するための方法

Country Status (7)

Country Link
US (1) US7585748B2 (ja)
EP (1) EP1665368A1 (ja)
JP (2) JP2007507100A (ja)
KR (1) KR100789527B1 (ja)
CN (1) CN100477152C (ja)
FR (1) FR2860341B1 (ja)
WO (1) WO2005031853A1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
CN101960604B (zh) 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
JP2009231376A (ja) 2008-03-19 2009-10-08 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
TWI484622B (zh) * 2009-09-08 2015-05-11 Soitec Silicon On Insulator 用以製造基材的方法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US9553013B2 (en) 2010-12-24 2017-01-24 Qualcomm Incorporated Semiconductor structure with TRL and handle wafer cavities
JP6004285B2 (ja) * 2010-12-24 2016-10-05 クォルコム・インコーポレイテッド 半導体デバイスのためのトラップリッチ層
US9754860B2 (en) 2010-12-24 2017-09-05 Qualcomm Incorporated Redistribution layer contacting first wafer through second wafer
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US9624096B2 (en) 2010-12-24 2017-04-18 Qualcomm Incorporated Forming semiconductor structure with device layers and TRL
JP5673170B2 (ja) * 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6102823B2 (ja) 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
JP6517360B2 (ja) * 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
FR3037438B1 (fr) 2015-06-09 2017-06-16 Soitec Silicon On Insulator Procede de fabrication d'un element semi-conducteur comprenant une couche de piegeage de charges
US9721969B2 (en) 2015-06-30 2017-08-01 Globalfoundries Singapore Pte. Ltd. Creation of wide band gap material for integration to SOI thereof
FR3058561B1 (fr) 2016-11-04 2018-11-02 Soitec Procede de fabrication d'un element semi-conducteur comprenant un substrat hautement resistif
FR3062238A1 (fr) 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
FR3064820B1 (fr) 2017-03-31 2019-11-29 Soitec Procede d'ajustement de l'etat de contrainte d'un film piezoelectrique
JP7230297B2 (ja) 2018-07-05 2023-03-01 ソイテック 集積された高周波デバイスのための基板及びそれを製造するための方法
FR3094573B1 (fr) 2019-03-29 2021-08-13 Soitec Silicon On Insulator Procede de preparation d’une couche mince de materiau ferroelectrique
FR3098642B1 (fr) 2019-07-12 2021-06-11 Soitec Silicon On Insulator procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
FR3113184B1 (fr) 2020-07-28 2022-09-16 Soitec Silicon On Insulator Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support
FR3121548B1 (fr) 2021-03-30 2024-02-16 Soitec Silicon On Insulator Procede de preparation d’un substrat avance, notamment pour des applications photoniques
JP2023535319A (ja) 2020-07-28 2023-08-17 ソイテック 電荷トラップ層が設けられたキャリア基板に薄層を転写するプロセス
FR3129028B1 (fr) 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129029B1 (fr) 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3137493A1 (fr) 2022-06-29 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3137490A1 (fr) 2022-07-04 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3956025A (en) * 1973-06-01 1976-05-11 Raytheon Company Semiconductor devices having surface state control and method of manufacture
US4883215A (en) * 1988-12-19 1989-11-28 Duke University Method for bubble-free bonding of silicon wafers
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP2806277B2 (ja) * 1994-10-13 1998-09-30 日本電気株式会社 半導体装置及びその製造方法
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
KR100218347B1 (ko) * 1996-12-24 1999-09-01 구본준 반도체기판 및 그 제조방법
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP3472171B2 (ja) * 1997-12-26 2003-12-02 キヤノン株式会社 半導体基材のエッチング方法及びエッチング装置並びにそれを用いた半導体基材の作製方法
JP3809733B2 (ja) * 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
TW444266B (en) * 1998-07-23 2001-07-01 Canon Kk Semiconductor substrate and method of producing same
JP2000100676A (ja) * 1998-07-23 2000-04-07 Canon Inc 半導体基板とその作製方法
JP4556255B2 (ja) * 1998-12-07 2010-10-06 株式会社デンソー 半導体装置の製造方法
JP2000353797A (ja) * 1999-06-11 2000-12-19 Mitsubishi Electric Corp 半導体ウエハおよびその製造方法
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6507046B2 (en) * 2001-05-11 2003-01-14 Cree, Inc. High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
KR20060118437A (ko) * 2003-09-26 2006-11-23 위니베르시트카솔리끄드루뱅 저항손을 감소시키는 다층 반도체 구조의 제조 방법

Also Published As

Publication number Publication date
US20060166451A1 (en) 2006-07-27
FR2860341B1 (fr) 2005-12-30
JP2007507100A (ja) 2007-03-22
JP2012104855A (ja) 2012-05-31
KR20060069496A (ko) 2006-06-21
EP1665368A1 (en) 2006-06-07
US7585748B2 (en) 2009-09-08
FR2860341A1 (fr) 2005-04-01
CN100477152C (zh) 2009-04-08
KR100789527B1 (ko) 2007-12-28
CN1860603A (zh) 2006-11-08
WO2005031853A1 (en) 2005-04-07

Similar Documents

Publication Publication Date Title
JP5518911B2 (ja) 半導体材料製の多層構造を製造するための方法
TWI544550B (zh) 具有減少的電損失的絕緣體上半導體型結構的製造方法及相應的結構
JP4718425B2 (ja) 複合基板の作製方法
US8765571B2 (en) Method of manufacturing a base substrate for a semi-conductor on insulator type substrate
US8236709B2 (en) Method of fabricating a device using low temperature anneal processes, a device and design structure
KR102172705B1 (ko) Rf 애플리케이션들을 위한 반도체 온 절연체 기판
KR20060118437A (ko) 저항손을 감소시키는 다층 반도체 구조의 제조 방법
US20090110898A1 (en) High resistivity soi base wafer using thermally annealed substrate
JPH07142567A (ja) Ｓｏｉ膜厚制御法
CN110190064A (zh) 包括设有富陷阱区域的衬底的集成电路以及制造工艺
KR20100027947A (ko) 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
KR20110055508A (ko) 접착 접합 계면을 안정화시키기 위한 이온 주입 단계를 포함하는 구조의 제조 방법
US6417030B1 (en) Leaky lower interface for reduction of floating body effect in SOI devices
US9754814B2 (en) Integrated passive device having improved linearity and isolation
JP4849419B2 (ja) 半導体ウェーハにおいてトラップ密度を減少させるための方法
CN105226067B (zh) 带有电荷陷阱和绝缘埋层的衬底及其制备方法
JP3660469B2 (ja) Ｓｏｉ基板の製造方法
US7504314B2 (en) Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom
JPH07169828A (ja) 絶縁体上のシリコンの基板内の漏れ電流の減少
US20240071755A1 (en) Support substrate made of silicon suitable for radiofrequency applications and associated manufacturing method
US20240128317A1 (en) Silicon on insulator device
Liu et al. Formation of Silicon on Insulator (Soi) With Separation by Plasma Implantation of Oxygen (Spimox)
Lagahe-Blanchard et al. New SOI devices transferred onto fused silica by direct wafer bonding
US20070298363A1 (en) Method for high-temperature annealing a multilayer wafer
JP2003258106A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140402

R150 Certificate of patent or registration of utility model

Ref document number: 5518911

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250