KR20060069496A - 반도체 재료로 제조되는 다층구조체 제조방법 - Google Patents

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KR20060069496A
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Abstract

본 발명은 반도체 재료로 제조되는, 활성층, 지지층 및 상기 활성층 및 지지층 사이의 전기적 절연층으로 구성된 다층구조체 제조방법에 다층구조체를 제조하는 방법에 있어서, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 전기적 절연층내에서 캐리어 트랩(carrier traps) 및/또는 전하(electrical charge) 밀도를 변경하는 것으로 구성되는 것을 특징으로 하는 방법에 관한 것이다.

Description

반도체 재료로 제조되는 다층구조체 제조방법{PROCESS FOR MANUFACTURING A MULTILAYER STRUCTURE MADE FROM SEMICONDUCTING MATERIALS}
본 발명은 반도체 재료로 제조되는, 활성층, 지지층 및 상기 활성층 및 지지층 사이의 전기적 절연층으로 구성된 다층구조체 제조방법에 관한 것이다.
본 발명은 또한 이러한 방법을 이용하여 얻어지는 구조체에 관한 것이다.
본 발명은 마이크로전자공학, 광학 및 광전자공학 응용에 적용되는 타입의 웨이퍼 형상의 얇은 구조체에 적용될 수 있다는 점에 주목된다.
본 명세서에서, '본 발명에 의한 구조체'라는 총괄적 표현은 상기 언급된 것, 반도체 재료로 제조되는, 활성층, 지지층 및 상기 활성층 및 지지층 사이의 전기적 절연층으로 구성된 다층구조체 타입과 같은 구조체를 지칭하는 것으로 사용될 것이다.
다층구조체는 여러 층들을 결합하며, 이들의 일부는 상이한 재료로 제조된다.
따라서, 본 발명의 하나의 응용은 SOI (실리콘 온 절연체) 타입 구조체의 제조에 관한 것이다.
따라서 이런 타입의 SOI는 일반적으로 :
● (수 Ohms.cm 정도의) 낮은 비저항(resistivity)을 가지는 단결정성 실리콘으로 제조되는 활성층(active layer),
● 통상적으로 1000 Ohms.cm 이상의 상당히 더 높은 비저항을 가지는 실리콘으로 제조될 수 있는 지지층(support layer),
● 및 이들 두 층 사이의, 예를 들면 SiO2 층인 전기적 절연층으로 구성된다.
소위 '활성층'은 전형적으로 전자공학적 또는 광전자공학적 구성(components)가 배치될 것이므로 이렇게 호칭된다.
본 발명에 의한 다층구조체는 바람직하게는 가능한 가장 낮은 전기적 손실(electrical loss)을 가지는 것과 관련된다.
본 명세서에서 '손실'은 구조체 지지층에서의 전기적 손실을 일컫는 것이고, 이러한 손실은 활성층 상에 제조된 구성들의 분극 작용 (polarised operation)에 기인된다.
이러한 손실은, 구조체의 전기적 효율에 영향을 미치며, 활성층에서의 신호품질에 영향을 미치는 노이즈를 발생시킬 수 있다는 (특히 매우 높은 주파수 응용분야에서-즉 전형적으로 10 GHz 이상의 주파수에서) 점에서 불리하다.
따라서 본 발명이 적용되는 구조체는 통상적으로:
● 활성층에서 이 층에 구현된 구성들의 양호한 상호작용이 가능하도록 (5 내지 30 Ω.cm 정도의) 낮은 전기적 비저항,
● 및 이러한 활성층을 지지하는 층들에서 구조체에서의 손실을 피하기 위하여 매우 더 높은 비저항을 가진다. 이것을 달성하기 위하여, 본 발명에 의한 구조체 (일반적으로, 그러나 필수적이지는 않지만 SOI)에서 지지층은 활성층보다 매우 더 높은 비저항 (예를 들면 1000 Ω.cm 이상)을 가진다.
이러한 구조체들의 활성층을 지지하는 층들의 높은 비저항은 따라서 구조체에 연관된 손실을 줄이도록 설계된다.
본 발명의 일 목적은 본 명세서 초두에 언급된 타입의 가능한 손실이 낮은 구조체를 제조하는 것이다.
매우 높은 주파수 응용분야에서, 구조체 활성층에서 발생된 전기적 신호들은 구조체 절연층의 전기적 절연효과에도 불구하고 절연층을 통과할 수 있다는 점에 주목된다. 이것은 상기 언급된 바와 같이 바람직하지 않은 손실에 해당된다.
따라서, 상기보다 더욱 정확하게는, 본 발명의 다른 목적은 손실이 최소화되는 상기 언급된 것들과 같은 구조체를 제조하는 것이, 이것은 또한 매우 높은 주파수 분야에 응용될 수 있다.
이러한 목적들을 달성하기 위하여, 본 발명은 반도체 재료로 제조되는, 활성층, 지지층 및 상기 활성층 및 지지층 사이의 전기적 절연층으로 구성된 다층구조체 제조방법에 다층구조체를 제조하는 방법에 있어서 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 전기적 절연층내에서 캐리어 트랩(carrier traps) 및/또는 전하(electrical charge) 밀도를 변경하는 것으로 구성된 방법을 특징으로 방법을 제안한다.
이러한 방법의 기타 바람직한 그러나 비-제한적 측면은 다음과 같다:
● 상기 변경은 구조체 절연층 및 구조체 지지층 사이의 인터페이스에서의 캐리어 트랩 밀도를 증가시키는 것이고,
● 상기 변경은 구조체의 전기적 절연층 내에서 전하를 감소시키는 것이고,
● 활성층은 지지층보다 상당히 더 낮은 비저항을 가지도록 선택되며,
● 상기 방법은 구조체 활성층을 포함한 제1 기판 및 구조체 지지층을 포함한 제2 기판을 결합하는 것을 포함하며,
● 상기 제1 기판은 절연층을 포함하며,
● 상기 제1 기판의 절연층은 구조체 절연층에 상당하며,
● 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 캐리어 트랩 밀도는, 상기 제1 기판 및 상기 제2 기판 결합 전에 변경되며,
● 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 캐리어 트랩 밀도는, 결합되는 상기 두 기판들 사이에 제2 기판의 지지층과 접촉하고 상기 지지층 재료와 회합(association)됨으로써 캐리어 트랩 밀도를 증가시키도록 재료가 선택되는 중간층을 삽입함으로써 변경되며,
● 상기 중간층은, 제1 및 제2 기판들의 상기 결합 전에 상기 제2 기판상에 증착되며,
● 상기 지지층은 실리콘으로 제조되며, 상기 중간층에 사용되는 재료는 질화산화물(nitrided oxide)이며,
● 캐리어 트랩 밀도는, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 상기 제1 및 제2 기판들을 결합하기 위한, 상기 지지층 재료와의 회합으로 인하여 캐리어 트랩 밀도를 증가시키는 경향을 가진 최소한 하나의 재료를 사용하여 변경되며,
● 캐리어 트랩 밀도는, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 상기 제 및 제2 기판들이 결합되기 전에, 제2 기판 표면영역에 처리를 적용하여 변경되며,
● 제2 기판 표면영역의 상기 처리는 제2 기판 표면조건의 제어된 열화(deterioration)를 포함하며,
● 구조체 지지층 내에서 전기적 손실을 최소화하기 위하여, 전하는, 상기 제1 및 제2 기판들이 결합되기 전에 상기 제1 기판에서 실행되는 임플란트 특성을 조정함으로써 전기적 절연층에서 변경되며,
● 상기 임플란트 주입량(dose)은 전기적 절연층에서 전하가 변경되도록 조정되며,
● 상기 임플란트는 SMARTCUT® 타입 방법의 연약 임플란트에 상응하며,
● 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 전기적 절연층 내에서의 전하는, 상기 제1 기판상에 구조체 절연층을 생성하기 위하여 제1 기판상에 실행되는 열산화 매개변수를 조정하여 변경되며,
● 상기 매개변수는 온도 및/또는 온도 변화(variation), 가스 조성, 아닐링 시간, 등을 포함하며,
● 전기적 절연층 내에서의 전하는, 구조체 지지층에서 전기적 손실을 최소화하기 위하여, 구조체가 형성되면 상기 구조체에 적용되는 열처리 매개변수를 조정하여 변경되며,
● 상기 열처리의 열적 수지(budget)는 구조체 전기적 절연층 내에서의 전하를 감소시키도록 조정되며,
● 상기 구조체는 SOI이며,
● 상기 방법은 SMARTCUT® 타입 방법에서의 단계들을 사용한다.
본 발명의 기타 측면들, 목적들 및 장점들은 첨부 도면들을 참조하여 하기 본 발명의 상세한 설명을 독취한 후 명백하여 질 것이며:
● 도 1은 시뮤레이션에서 얻어진 도표이고, 본 발명에 의한 상이한 구조체들에 대하여, 절연층 전하의 상이한 값의 함수로 구조체와 연관된 손실을 나타내는 매개변수 GEFE 변위를 보이고,
● 도 2는 도 1에 도시된 것과 동일한 종류의 도표이고, 또한 시뮤레이션에서 얻어진 것이며, 본 발명에 의한 상이한 구조체들에 대하여, 절연층 및 지지층 사이의 인터페이스에서 캐리어 트랩 밀도의 상이한 값의 함수로 구조체와 연관된 손실을 나타내는 동일한 매개변수 GEFE 변위를 보이고,
● 도 3은 본 발명에 의한 구조체와 같은 구조체에서의 전기적 손실을 측정하는 방법 원리를 도시한 도면이고, 상기 구조체는 단면으로 도시되며, 도면 오른 쪽 부분은 등가 전기회로가 표시되며,
● 도 4는 실험적 측정에서 얻어진 도표이고, 본 발명에 의한 절연층 및 구조체 지지층 사이의 인터페이스에서 캐리어 트랩 밀도 감소가 본 발명에 의한 구조체에 대하여 측정된 전기적 손실에 주는 영향을 도시한 것이고,
● 도 5는 도 4에 도시된 것과 동일한 종류의 도표이고, 또한 실험적 측정에서 얻어진 것이며, 본 발명에 의한 구조체의 전기적 절연층 내에서의 전하 변경이 이러한 구조체에 대하여 측정된 전기적 손실에 주는 영향을 도시한 것이고,
● 도 6은 본 발명에 의한 구조체를 구성하는 두 기판들의 결합을 도시한 것이고, 두 기판들 중 최소한 하나는, 얻어질 구조체와 연관된 손실을 최소화하기 위하여 본 발명 실시예의 하나에 의해 특정하게 처리되며,
● 도 7은 매개변수 QBOX 및 Dit에 대하여 상이한 값을 가지는 상이한 구조체에 대하여, 주파수 함수로서 측정된 손실을 나타낸다.
본 명세서 도입부에 언급된 것과 같은 다층구조체를 위한 발명의 여러 실시예들이 기술될 것이다.
이러한 구조체는 특히 SOI 타입 구조체일 수 있다 (이것에 한정적이지는 않다고 하여도)는 점에 주목된다.
일반적으로, 본 발명에 의한 구조체는 전형적으로 구조체 지지층 비저항보다 상당히 낮은 활성층 비저항을 가지는 구조체이다.
또한 하기 기술된 방법은 다층구조체 제조를 위하여 SMARTCUT® 타입 방법을 구현하는 더 일반적인 환경에서 적용될 수 있다는 것에 주목된다.
그러나, 본 발명에 의한 방법은 SMARTCUT® 방법과 다른 다층구조체 제조 방법의 일반적 환경에서 구현되는 것도 가능하다.
특히, 상기 방법은 SMARTCUT® 방법과 다르고, 두 기판들을 결합하는 단계를 구현하는 다층구조체를 제조하는 방법의 일반적 환경에서 적용될 수 있다 (예를 들면 ELTRAN 타입 방법 등).
예시로써 SOI 타입 구조체 예를 사용할 때, 본 발명은:
● 구조체의 전기적 절연층 내에서의 전하,
● 및/또는 (전형적으로 절연층 및 구조체 지지층 사이의 인터페이스에서의) 캐리어 트랩 밀도를, 이러한 구조체와 연관된 손실을 최소화하기 위하여 변경한다.
출원인은 시뮤레이션 및 실험적 관찰을 수행한 후, 하기에 의하여 구조체와 연관된 손실을 줄이는 것이 가능하다는 것을 알았다:
● 구조체의 전기적 절연층 내에서의 전하 감소. 이점에서, 출원인은 구조체 절연층 (즉 SOI 경우에는 매장된 산화층)과 연관된 전하에 상응되는 매개변수 QBOX 값에 의해 손실이 어떻게 영향받는지를 보았다.
● 및/또는 캐리어 트랩 밀도 증가, 더욱 상세하게는 구조체 절연층 및 지지층 사이의 인터페이스에서의 증가. 이점에서, 출원인은 캐리어 트랩 밀도에 상응되는 매개변수 Dit 값에 의해 손실이 어떻게 영향받는지를 보았다.
혼동을 피하기 위하여, 언급된 '캐리어 트랩' (또는 '캐리어')은 구조체에 존재하는 고정 전하에 의해 이동되는 전하들을 트랩할 목적의 전기적 트랩이라고 기술된다. 이점에서, 캐리어 트랩은 물리적 불순물 (이러한 불순물은 예로써 중금속 등의 예를 들면 금속성 이온일 수 있다)과 같은 성분들을 제거할 목적의 게터링(gettering) 수단과는 특히 차별된다.
본 발명은 상기 언급된 두개의, 즉 매개변수 Dit 및 QBOX 값의 영향을 논증한다.
이러한 논증을 따라, 출원인은 상기 언급된 타입 및 본 발명에 의한 상이한 구조체에 일련의 관찰을 수행하였다.
이러한 관찰은 따라서 매개변수 Dit 및 QBOX 상이한 값이 연관되는 상이한 구조체에 관한 것이었으며, 손실이 측정되었다.
더욱 정확하게는, 출원인은 이들 구조체 각각에 대하여 다음을 선택적으로 변경하였다:
● 우선, 구조체 절연층에서의 전하,
● 두번째, 절연층 및 구조체 지지층 사이의 인터페이스에서의 캐리어 밀도.
이들 변경을 위한 수단이 더욱 상세하게 설명될 것이다.
출원인에 의해 수치적 시뮤레이션 및 실험들 결과를 제시하기 전에, 이들 시뮤레이션 및 실험들 환경에서 적용된 손실 측정방법에 포함된 원리를 간단하게 정리할 것이다.
이들 손실 측정 방법은 통상적으로 동일평면 라인(coplanar lines)에 의한 손실 측정이라 칭한다.
이것은 지지층에 전자기장 전개(spreading) 함수에 따라 소정 깊이까지 손실을 측정하는 수단을 제공한다. 이러한 깊이는 두개의 도체들 사이의 간격(spacing), 주파수 및 지지층 비저항 및 산화물 두께에 의존된다.
따라서 이러한 측정 방법은 측정될 각각의 구조체에 대하여 다음 단계를 적용한다:
● 구조체 제조:
→ 구조체 활성층 선택적 에칭, 매장 산화 절연층 깊이에서 에칭 중지 (본 명세서에서 논의되는 예제는 SOI와 관련된다는 점을 상기)에 의함.
→ 상기 매장 산화층 상에 도전성 금속으로 고상의 판 금속성 증착. 따라서, 일(1)-마이크론 두께의 알루미늄이 증착될 수 있다.
→ 테스트 패턴, 실질적으로 평행 도전성 금속화된 라인(parallel conducting metallised lines) (웨이브 가이드(wave guides) 형성)을 형성하기 위하여 증착 금속의 건식 및 선택적 에칭.
● 금속화된 라인 중 하나에 전기적 신호 인가. 이 신호 VA는 DC 전압 VDC 및 저진폭 AC 전압 VAC 중첩(superposition)으로 이루어진다. 이것은 상기 라인에 적용되며, 다음과 같이 변경된다:
→ DC 요소 VDC의 진폭(amplitude).
→ AC 요소 VAC의 주파수,
● 웨이브 가이드 말단에서 방출되고(emitted), 전도되고(transmitted) 반사된(reflected) 파워 측정을 이용한, 손실 계산 (α=도체에서의 손실 αCOND +에칭에 의해 제거되기 전 활성층 아래에 위치된 층들에서의 손실 αSUB)
→αSUB는 α 및 적용 신호의 주어진 주파수에 대하여 고정된 것으로 고려되는 αCOND에서 추출됨.
도 3은 본 방법의 원리를 도시하며, 특히 손실이 측정되는 구조체의 상이한 영역에서 생성되는 웨이브 가이드를 도시한다 (전압 VA는 각 동일평면 라인의 중앙 도체에 인가된다).
측정 중 AC 요소(component)에 DC 요소를 중첩하는 장점은 본 발명에 의한 구조체의 절연/지지층 인터페이스 하에서의 낮은 저항을 가지는 층의 손실에 대한 상당한 효과를 보이는 것이다.
본 명세서에서 더욱 상세하게 설명되는 바와 같이, 이러한 낮은 저항 층은 웨이브 가이드의 중앙 도체 하에 DC 요소를 인가함으로써 형성된다.
이것은 또한 매개변수 QBOX 및 Dit에 의해 강하게 영향을 받는다. 따라서, 이러한 낮은 저항 층 및 광범위한 부피(특히 두께에 의해 제어되는)에서의 캐리어 농도는 QBOX 및 Dit 가 손실에 영향을 주는 이유이다.
이 방법이 구현되는 동안 측정된 손실은 구조체의 유효 비저항(이러한 유효 비저항은 손실과 직접과 관련됨)을 추출하기 위하여 사용된다.
상기 언급된 바와 같이, 그리고 더욱 상세하게 기술되는 바와 같이, 출원인은 다음:
● 매장 산화절연층 (즉, 내의) 전하 QBOX,
● 캐리어 트랩 농도 Dit가 본 발명의 환경내에서 구조체 손실에 주는 영향을 보였다.
도 1 및 2에 도시된 결과인 시뮤레이션은 매개변수 QBOX (도 1) 및 Dit (도 2)가 본 발명에 의한 구조체에 연관된 손실에 주는 영향을 보인다.
이들 두 도면에서의 곡선은 구조체에서 얻어진 동일평면 웨이브 가이드의 평행 선형 전도도(GEFF)를 계산한 시뮤레이션 모델로부터 유래된 것이다.
도 3은 구조체에서 얻어진 동일평면 웨이브 가이드 및 등가 분배회로 (도면 우측)를 보인다.
동일평면 웨이브 가이드와 연관된 전파지수 γ(propagation exponent )는 γ=(αcond +αSub)+Jβ =
Figure 112006019729132-PCT00001
형태이다.
구조체 지지층에 연관된 손실 αSUB는 고주파수에서 직접적으로 GEFE에 비례한다.
손실 αSUB 은 [0.5*GEFF(Leff/Ceff)0.5]와 동일하고, 여기서 Leff 및 Ceff는 각각 도 3에 도시된 동일평면 구조체의 인덕턴스 및 정전용량을 표시한다.
주어진 구조체에 대하여, 따라서 구조체와 연관된 손실은 매개변수 GEFF 값에 따라 증가된다 (및 역도 그러하다).
사용된 모델은 실바코사의 아크라스 소프트웨어 (등록상표)에 의해 구현된다. 이 모델은 동일평면 웨이브 가이드의 다른 차원의 매개변수들을 고려하도록 프로그램된다 (active):
● 손실 측정을 위하여 구조체에 형성된 금속화된 라인들의 기하학적 특성,
● 구조체의 매장 산화층 (절연층)의 두께,
● 금속화된 라인에 인가되는 전압 VA (분극 전압 및 주파수가 고려됨).
더욱이, 이 모델은 GEFF 계산에서 매개변수 Dit 및 QBOX를 고려한다.
도 1은 매개변수 QBOX의 네개의 상이한 값들과 연관된 네개의 상이한 구조체에 상응하는 4 곡선들 11, 12, 13 및 14를 도시한다.
이들 곡선의 각각은 비교 포인트에 대한 구조체 손실의 상대적 변화 (상기 언급된 바와 같이 손실과 직접 관련된 매개변수 GEFF를 통하여)를 상기 언급된 손실 측정 환경내에서 구조체의 도체에 인가될 전압 VA의 함수로써 도시한다.
비교 포인트는 VDC=QBOX=Dit=0 에 대하여 얻어진GEFF 값으로 고정된다.
곡선 11은 QBOX 값이 영인 구조체에 해당된다.
곡선 12, 13 및 14는 곡선 12의 구조체로부터 곡선 14 (절연층 전하는 1011 cm-2와 같다)의 구조체로 증가되는 영이 아닌 QBOX 값을 가지는 절연층들에 대한 세개의 구조체에 해당된다.
도면에서의 화살표는 상이한 곡선들에서 구조체 간의 QBOX 증가를 나타낸다.
이 도면은 QBOX 값의 증가는 구조체 손실 증가를 유발하는 것을 보인다.
매개변수 QBOX, 및 따라서 전기적 절연층 전하의 이러한 영향은, 다음과 같이 설명될 수 있다.
이 전하는 양전하이고, 따라서 절연층 및 지지층 사이의 인터페이스 (매우 저항성)로 이동성 음전하(전자)를 유인하는 경향이 있다.
이들 과잉 전자들이 상기 인터페이스에 집합되어 낮은 저항의 표면층을 형성하고, 따라서 지지층에 광범위한 손실을 증가시킨다.
상기 언급된 손실 측정방법이 구현되는 동안, 중앙 도체 하의 이들 전자를 단지 임시적으로 푸쉬(push)하기 위하여 약간의 음의 전압 VA이 중앙 도체에 인가될 수 있다 인터페이스 이 부분은 더욱 저항성이 되고, 측정된 손실은 감소된다.
만일 VA 값이 더욱 감소된다면, 양의 이동성 전하는 다시 인터페이스쪽으로 유인될 것이고 따라서 국부적으로 저항도를 감소시킨다.
손실은 따라서 임의 전압 VOPT에 대하여 최소이다. 최소 손실의 이러한 쉬프 트(shift)는 도 1에 도시된다.
따라서, QBOX 값이 증가되며, VOPT 값은 음의 값으로 쉬프트된다.
유사하게, 큰 QBOX 값에 대하여, 매장 산화 절연층 및 지지층 사이의 인터페이스에 전자가 존재하면 손실이 증가될 것이다 (상기 언급된 바와 같이 절연/지지층에 유인된 전자가 전압 VA가 인가되는 중앙 도체하에 존재하지 않으나, 인터페이스 기타 위치에 존재하는 VOPT 에서 조차)
따라서, 도 1에 도시된 바와 같이, 두개의 동일한 구조체 사이의 QBOX 값의 증가는 손실 증가 및 손실이 최소화되는 VA의 VOPT 값 음의 전압으로의 쉬프트를 유발시킨다.
유사하게, 도 2는 상이한 세개의 구조체에 해당되는 곡선 21, 22, 23을 보인다.
각각의 구조체는, 전기적 절연층 및 지지층 사이의 인터페이스에서의 상이한 Dit 값과 연관된다.
이들 세개의 곡선 각각은 영에 가까운 최소 횡좌표를 가진다 (따라서 거의 동일한 VOPT 값에 해당되는).
곡선 21는 Dit가 영 값인 구조체와 연관된다.
곡선 22 내지 24는 영이 아닌 (곡선 22에서 24로) 증가된 Dit 를 가지는 구조 체에 상응되며, 곡선 24의 구조체와 연관된 Dit 는 1012 #/cm2/eV 이다.
세개의 곡선들 최소 양측에서의 두개의 화살표는 세개의 구조체 사이의 Dit 증가를 나타낸다.
Dit 증가는 구조체와 연관된 손실을 감소시킨다는 것을 볼 수 있다.
Dit 증가는, 구조체 중앙 금속화된 라인에 인가되는 고정 전압의 DC 요소 VDC의 영향을 감소시킨다는 것을 볼 수 있다.
매개변수 Dit의 손실에 대한 영향은 다음과 같이 설명될 수 있다:
이러한 매개변수는, 구조체 절연 및 지지층 사이의 인터페이스에서의, 양의 또는 음의 이동 전하 (전자 또는 홀 재료 결정성 격자에서 빈 공간)를 트랩할 수 있는 가파른(sharp) 에지, 오염물와 같은 트랩 또는 기타 트랩 밀도를 기술한다.
이러한 인터페이스에서의 고밀도는 절연층의 전하를 증가시키는 경향과 관련되어 상기 언급한 영향에 대항하는 (counter) 경향이 있다.
고밀도는, 상기 인터페이스에 도착하여 표면층을 형성하고 구조체 저항도를 감소시키는 효과 (따라서 손실을 증가)를 가지는 전자의 병합(absorption)을 유발시킨다.
이러한 효과는 밀도가 증가할수록 증가된다 (따라서 손실을 감소).
더욱이, 상기 인터페이스에 전자 또는 양의 전하를 유인하는 전압 VA (전압의 부호에 의존하여) 효과는 더 높은 캐리어 트랩 밀도에 의해 감소된다: 이 경우, 전압 VA 에 의해 인터페이스로 유인된 이동 전하는 트랩되고, 따라서 무력화되어 (neutralized) 손실에 영향을 미치지 않는다.
캐리어 트랩 밀도 증가는 따라서 양의 또는 음의 전압 VA에 동일하게 적용될 수 있다는 것에 주목된다.
도 4는 매개변수 Dit 변화의 손실 α에 대한 영향을 도시한 것이다.
이 도표은 두개의 상이한 구조체에 상응하는 두개의 곡선들을 가진다:
● 출원인에 의해 (SMARTCUT® 공정 후) 어떠한 특별한 처리없이 얻어진 SOI 구조체 (실선으로 도시된, 곡선 41).
● 구조체 매장 산화절연층 및 지지층 사이의 인터페이스에서 매개변수 Dit 값을 감소시킬 목적의 소정의 처리가 행하여진 유사한 구조체 (점선, 곡선 42). 이러한 처리는 5% 수소 및 95% 질소로 구성된 혼합물에서, 432℃ 정도의 온도에서 30분동안의 아닐링일 수 있다.
본 명세서 나머지 부분에서, 매개변수 Dit의 이러한 감소를 얻기 위하여 적용된 특별한 처리로 다시 돌아갈 것이다.
따라서, 도 4는 구조체 절연층 및 지지층 사이의 인터페이스에서 Dit 감소는 구조체를 통하여 손실을 증가시키는 것을 보여준다.
상응되게, 도 5는 QBOX 값의 변경이 손실α에 주는 영향을 도시한다.
따라서, 도 5는 두개의 상이한 구조체에 대하여, 이들 손실 측정 동안 인가 된 고정 전압의 함수로써 손실 변동을 나타낸다:
● 예를 들면 1.5×1010cm-2 정도의 낮은 QBOX를 가지는 구조체 (그 자체는 SMARTCUT®공정으로 공지된 방법에서 얻어진 SOI 구조체에 해당되는 곡선 51);
● 6×1010cm-2 정도의 더 높은 QBOX를 가지는 구조체 (오염물-예를 들면 금속성 오염물-을 함유한 로에서의 산화 고 비저항 Si웨이퍼에 해당되는 곡선 52).
이미 상기 언급된 바와 같이, 매개변수 QBOX 의 증가는 손실을 증가시킬 것이라는 점에 주목된다.
Dit 레벨은 곡선 51 및 52 각각의 구조체 간에 변경되지 않았다는 점에 주목된다.
도 7에서의 곡선은, 상이한 QBOX 및 Dit 값을 가지는 SMARTCUT® 공정에 의해 얻어진 세개의 구조체에 대한, VDC=0 V에 대하여 주파수 함수로서의 손실 변화를 보여준다.
하기 표는 이들 세개의 구조체 SL1, SL2, SH1 각각에 대하여 QBOX 및 Dit 값들을 제공한다.
웨이퍼 명칭 QBOX [#/cm2] Dit [#/cm2/eV]
SL1 ~1e10 무시할 정도
SL2 ~1e10 ~1e11
SH1 ~1e10, 여기서 QBOX . SH1> QBOX . SL1 무시할 정도
점선 곡선들은, 100Ω.cm (맨위 곡선)에서 5000Ω.cm (바닥 곡선)으로 변화 되는 (지지층의 비저항값은 화살표 방향으로 증가) 상응되는 구조체 지지층의 비저항 ρeff를 제외하고는 동일한 구조체에서 얻어진 동일평면 웨이브 가이드의 모의실험된 손실에 해당된다.
도면은 이러한 비저항 ρeff가 증가할수록 이론적 손실이 감소되는 것을 보여준다.
이러한 이론적 손실은 라인의 금속성 도체와 연관된 손실 (연속선들로 도시된, 도 7에서 가장 낮은 곡선에 해당) 및 지지층에서의 손실을 포함한다.
도 7은 가장 높은 Dit 값을 가지는 구조체는 가장 낮은 손실을 가지는 구조체라는 것을 보인다.
이런 구조체에서의 손실은 4000Ω.cm 정도의 유효 비저항에 해당되고, 이것은 금속성 도체와 연관된 손실과 비교하여 지지층과 연관된 손실을 무시하게 한다 (총 손실 α는 손실 αCOND 및 αSUB 합과 같으므로 αSUB가 영으로 가는 경향이 있을 때, α는αCOND와 같게 되므로).
낮은 QBOX 값 그러나 무시할 Dit 값을 가지는 구조체들은 단지 300 및 500Ω.cm 와 같은 지지층 비저항값에 해당되는 손실을 가진다.
본 발명의 경우, 본 발명에 의한 구조체의 전기적 절연층 내에서의 캐리어 트랩의 밀도 값 및/또는 전하 값은, 이러한 구조체의 전기적 비저항을 최대로 하기 위하여, 변경된다.
본 명세서에서 설명되는 바와 같이, 캐리어 트랩의 밀도는 매장 층 (예를 들면 SOI 의 매장 산화물) 및 하부 지지층 사이의 인터페이스에서 변경된다.
상기한 바와 같이, 본 발명은 제1 기판 (구조체 활성층을 구성하는), 및 제2 기판 (구조체 지지층을 구성하는)을 결합하는 환경에서 구현될 수 있다.
이 경우, 구조체 활성층을 포함하는 제1 기판은 또한 구조체 절연층을 포함할 수 있다.
이런 타입의 결합을 수행하기 전에, 캐리어 트랩 밀도를 증가시키도록 변경할 수 있고, 이것은 상기한 바와 같이 구조체와 연관된 손실을 감소시킬 것이다.
결과적으로, 다양한 변형이 예상될 수 있다 (단독 또는 결합(combination) 구현):
● 제2 기판의 지지층과 접촉되도록 설계되는, 두개의 기판 사이에, 지지층이 제조되는 재료와의 회합에 의해 캐리어 트랩 밀도 증가가 용이하도록 선택되는 재료의 중간층을 삽입하여 캐리어 트랩 밀도를 변경;
〉이 경우, 상기 중간층은, 결합 전에, 제2 기판에 증착될 수 있고;
〉및 본 발명의 일 응용에서, 지지층은 실리콘으로 제조될 수 있으며, 중간층은 질화산화물일 수 있다;
● 지지층이 제조되는 재료와의 회합 결과 캐리어 트랩 밀도 증가가 용이하게 하는, 상기 제1 및 제2 기판 결합을 위한 최소한 하나의 재료를 사용하여, 캐리어 트랩 밀도를 변경;
● 상기 제1 및 제2 기판이 결합되기 전, 제2 기판 표면 영역에서 처리하여, 캐리어 트랩 밀도를 변경;
〉이런 타입의 제2 기판 표면 영역 처리는 특히 제2 기판 표면 조건의 제어된 열화를 포함할 수 있다 (에칭에 의한 거칠기 열화).
상기 제안된 모든 변형에서, 결과적인 구조체의, 산화층 및 하부 지지층 사이의 인터페이스에서 캐리어 트랩 밀도는 변경된다.
더욱이, 본 발명 내에서 상기 언급된 것과 같은 결합(bonding)들을 결합(combination)하여 사용할 때, 다른 변형 (단독 또는 결합하여 재 적용될 때)에 의해, 구조체의 전기적 절연층 내에서의 전하는 감소되도록 변경될 수 있다.
● 결합 전, 상기 제1 기판에 이루어진 임플란트 특성을 조정하여 전하를 변경;
〉이 경우, 임플란트 주입량은 바람직하게는 전기적 절연층에서 전하값을 변경시키도록 조정된다;
〉이러한 임플란트는 또한 SMARTCUT® 타입 공정을 사용하여 이루어지는 연약(weakening) 임플란트에서의 단계에 해당된다. 이 경우, 제1 기판은, 산화된 표면을 통해 임플란트가 이루어지기 전에 산화되는 표면을 가지는 단결정성 실리콘 기판일 수 있고, 제2 기판은 상기 제1 기판에 결합될 지지재 또는 보강재에 해당되며-이러한 제1 기판은, 결과적으로 바람직한 다층구조체에서, 연약영역에서 임플란트 단계에 의해 정의되는 두께를 가지고 분리된다.
● 결합 전, 제1 기판에 이루어진, 표면에 구조체 절연층을 생성하기 위한, 열산화 매개변수를 조정하여, 전기적 절연층에서 전하값을 변경;
〉작용 매개변수는 특히 온도 (절대값) 및/또는 변화(특히 온도상승기울기 특성), 가스 조성 및 아닐링 시간을 포함한다;
〉다시, 상기 열산화는 SMARTCUT® 타입 공정을 이용하여 산화층이 생성되는 단계에 해당될 수 있다.
마지막으로, 일단 형성된 상기 구조체에 적용되는 열처리 매개변수를 조정하여 구조체의 전기적 절연층 내에서의 전하 변경이 또한 가능하다. 이 경우, 두개의 기판이 이전에 결합되었는지의 여부는 중요하지 않다.
구조체의 전기적 절연층에 전하에 대한 변형 조정의 경우에 있어서, 상기 열처리의 열적 수지는 이러한 절연층 전하를 최소화시키도록 조정된다.
구조체의 전기적 절연층 내에서 전하를 변경하는 것은 구조체의 층들 사이의 인터페이스에서 전하 분배(repartition)에 영향을 주는 것과는 아주 차별된다는 것에 주목된다 (후자 기술은 예를 들면 US 6 091 112에 개시됨).
더욱이, US 6 091 112에 관하여는, 이 문서는 어떠한 경우에도 - 본 발명이 그러한 것과 같은, 지지층에서의 손실을 최소화할 목적이 아니고, 오히려 활성층에서의 소모(depletion)를 피하는 것이 목적이다. 이 점에서, 이러한 선행 문서는 활성층 특성에 영향을 주는 것을 제안하는 것이며, 매장 절연층 (본 발명의 경우와 같이)의 특성에 관한 것이 아니다.
도 6은 언급된 두개의 기판 A 및 B에 대한 결합 단계를 보이고 있고, 이 경우 기판 A는 산화되었고 (특히 표면 산화층 A1를 생성하기 위함), 임플란트 된다 (기판 A 두께층 내에서 활성층 A3를 정의하는 연약영역 A2를 생성하기 위함).
기판 B는 필수적인 최종 구조체의 지지층에 해당된다.
이 경우는 특히 SMARTCUT® 타입 공정 환경에서 본 발명을 사용하는 것에 해당된다.

Claims (23)

  1. 반도체 재료로 제조되는, 활성층, 지지층 및 상기 활성층 및 지지층 사이의 전기적 절연층으로 구성된 다층구조체 제조방법에 다층구조체를 제조하는 방법에 있어서, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 전기적 절연층내에서 캐리어 트랩(carrier traps) 및/또는 전하(electrical charge) 밀도를 변경하는 것으로 구성되는 것을 특징으로 하는, 방법.
  2. 선행 항에 있어서, 상기 변경은 구조체 절연층 및 하부의 구조체 지지층 사이의 인터페이스에서의 캐리어 트랩 밀도를 증가시키는 것을 특징으로 하는, 방법.
  3. 선행 항들 중 어느 하나의 항에 있어서, 상기 변경은 구조체의 전기적 절연층에서 전하를 감소시키는 것을 특징으로 하는, 방법.
  4. 선행 항들 중 어느 하나의 항에 있어서, 상기 활성층은 지지층보다 상당히 더 낮은 비저항을 가지도록 선택되는 것을 특징으로 하는, 방법.
  5. 선행 항들 중 어느 하나의 항에 있어서, 구조체 활성층을 포함한 제1 기판 및 구조체 지지층을 포함한 제2 기판을 결합하는 것을 포함하는 것을 특징으로 하 는, 방법.
  6. 선행 항에 있어서, 상기 제1 기판은 절연층을 포함하는 것을 특징으로 하는, 방법.
  7. 선행 항에 있어서, 상기 제1 기판의 절연층은 구조체 절연층에 상당하는 것을 특징으로 하는, 방법.
  8. 선행 세 항들 중 어느 하나의 항에 있어서, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 캐리어 트랩 밀도는, 상기 제1 기판 및 상기 제2 기판 결합 전에 변경되는 것을 특징으로 하는, 방법.
  9. 선행 항에 있어서, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 캐리어 트랩 밀도는, 결합되는 상기 두 기판들 사이에 제2 기판의 지지층과 접촉하고 상기 지지층 재료와 회합(association)됨으로써 캐리어 트랩 밀도를 증가시키도록 재료가 선택되는 중간층을 삽입함으로써 변경되는 것을 특징으로 하는, 방법.
  10. 선행 항에 있어서, 상기 중간층은, 제1 및 제2 기판들의 상기 결합 전에 상기 제2 기판상에 증착되는 것을 특징으로 하는, 방법.
  11. 선행 항에 있어서, 상기 지지층은 실리콘으로 제조되며, 상기 중간층에 사용되는 재료는 질화산화물(nitrided oxide)인 것을 특징으로 하는, 방법.
  12. 선행하는 네 항들 중 어느 하나의 항에 있어서, 캐리어 트랩 밀도는, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 상기 제1 및 제2 기판들을 결합하기 위한, 상기 지지층 재료와의 회합으로 인하여 캐리어 트랩 밀도를 증가시키는 경향을 가진 최소한 하나의 재료를 사용하여 변경되는 것을 특징으로 하는, 방법.
  13. 선행하는 다섯 항들 중 어느 하나의 항에 있어서, 캐리어 트랩 밀도는, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여 상기 제 및 제2 기판들이 결합되기 전에, 제2 기판 표면영역에 처리를 적용하여 변경되는 것을 특징으로 하는, 방법.
  14. 선행 항에 있어서, 제2 기판 표면영역의 상기 처리는 제2 기판 표면조건의 제어된 열화(deterioration)를 포함하는 것을 특징으로 하는, 방법.
  15. 선행하는 일곱 항들 중 어느 하나의 항에 있어서, 구조체 지지층 내에서 전기적 손실을 최소화하기 위하여, 전하는, 상기 제1 및 제2 기판들이 결합되기 전에 상기 제1 기판에서 실행되는 임플란트 특성을 조정함으로써 전기적 절연층에서 변경되는 것을 특징으로 하는, 방법.
  16. 선행 항에 있어서, 상기 임플란트 주입량(dose)은 전기적 절연층에서 전하가 변경되도록 조정되는 것을 특징으로 하는, 방법.
  17. 선행하는 두 항들 중 어느 하나의 항에 있어서, 상기 임플란트는 SMARTCUT® 타입 방법의 연약 임플란트에 상응하는 것을 특징으로 하는, 방법.
  18. 선행하는 열 항들 중 어느 하나의 항에 있어서, 구조체 지지층에서의 전기적 손실을 최소화하기 위하여, 전기적 절연층 내에서의 전하는, 상기 제1 기판상에 구조체 절연층을 생성하기 위하여 제1 기판상에 실행되는 열산화 매개변수를 조정하여 변경되는 것을 특징으로 하는, 방법.
  19. 선행 항에 있어서, 상기 매개변수는 온도 및/또는 온도 변화(variation), 가스 조성, 아닐링 시간을 포함하는 것을 특징으로 하는, 방법.
  20. 선행하는 항들 중 어느 하나의 항에 있어서, 전기적 절연층 내에서의 전하는, 구조체 지지층에서 전기적 손실을 최소화하기 위하여, 구조체가 형성되면 상기 구조체에 적용되는 열처리 매개변수를 조정하여 변경되는 것을 특징으로 하는, 방법.
  21. 선행 항에 있어서, 상기 열처리의 열적 수지(budget)는 구조체 전기적 절연층 내에서의 전하를 감소시키도록 조정되는 것을 특징으로 하는, 방법.
  22. 선행하는 항들 중 어느 하나의 항에 있어서, 상기 구조체는 SOI인 것을 특징으로 하는, 방법.
  23. 선행하는 항들 중 어느 하나의 항에 있어서, SMARTCUT® 타입 방법에서의 단계들을 사용하는, 방법.
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